KR20090081648A - 고속의 데이터 및 신호 송수신 장치 및 방법 - Google Patents

고속의 데이터 및 신호 송수신 장치 및 방법 Download PDF

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Abstract

본 발명은 반도체, 전자 장치 및 시스템 내에서 신호의 전달 속도를 높이기 위해 신호를 전달하기 위한 연결부가 임의의 설정된 범위 내 전압레벨을 갖도록 안정적으로 조정한다. 이를 위해, 본 발명에 따른 반도체 메모리 장치는 데이터를 전달하는 데이터 전달부, 제어신호에 대응하여 데이터를 데이터 전달부에 인가하는 메인 드라이버, 및 제어신호의 활성화 시점에 앞서 데이터 전달부가 일정한 범위 내 전위를 가지도록 조정하기 위한 선행 드라이버를 포함한다. 따라서, 본 발명은 동작시간의 오차와 프로세스, 온도, 및 전압 등의 환경변화에 따른 구동부를 구성하는 모스 트랜지스터의 구동능력 변화에 따라 연결부가 필요 이상 혹은 이하로 전위가 상승하거나 하강하는 것을 방지할 수 있는 장점이 있다.
문턱 전압, 반도체, 메모리 장치, 데이터 전달부, 메인 드라이버, 리시버

Description

고속의 데이터 및 신호 송수신 장치 및 방법{APPARATUS AND METHOD FOR TRANSMITTING DATA AND SIGNAL IN HIGH SPEED}
본 발명은 신호를 고속으로 송수신하기 위한 장치 및 그 방법에 관한 것으로, 특히 반도체 메모리 장치 내 신호 및 반도체 메모리 장치를 포함하는 시스템에서 신호 및 데이터를 고속으로 송수신할 수 있는 장치 및 방법에 관한 것이다.
복수의 반도체 장치들로 구성된 시스템에서 반도체 메모리 장치는 데이터를 저장하기 위한 것이다. 데이터 처리 장치(예를 들면, 중앙처리장치(CPU)) 등에서 데이터를 요구하게 되면, 반도체 메모리 장치는 데이터를 요구하는 장치로부터 입력된 어드레스에 대응하는 데이터를 출력하거나, 그 어드레스에 대응하는 위치에 데이터 요구 장치로부터 제공되는 데이터를 저장한다.
반도체 장치들로 구성된 시스템의 동작속도가 빨라지고 반도체 집적회로에 관한 기술이 발달하면서, 반도체 메모리 장치는 보다 빠른 속도로 데이터를 출력하거나 저장하도록 요구받아 왔다. 반도체 메모리 장치가 보다 빠른 속도로 안전하게 동작하기 위해서는 반도체 메모리 장치 내 여러 회로들이 고속으로 동작할 수 있어야함은 물론 여러 회로들 간 신호 혹은 데이터를 빠른 속도로 전달할 수 있어야 한다.
실제로, 반도체 메모리 장치에는 단위셀에 저장된 데이터를 읽어내거나, 외부에서 입력되는 데이터를 단위셀에 전송하기 위한 여러 제어회로 및 이 데이터를 전달하기 위한 연결선 및 연결 장치가 존재한다. 이들 연결 장치 중에는 반도체 메모리 장치 내 곳곳에 데이터를 전달하기 위한 데이터 버스도 포함된다. 데이터 버스는 다수개의 뱅크를 포함한 반도체 메모리 장치 구석구석에 데이터를 전달하는 역할로 인해 다른 데이터 및 제어 신호들을 전달하기 위한 다른 배선보다 길게 형성되어 있을 수 있다. 안정적인 동작을 위해 여러 개의 데이터 및 신호를 전달하는 데이터 버스나 배선에 반도체 메모리 장치 내 여러 회로들로 인한 간섭 현상이 일어나는 것을 방지하기 위한 별도의 수단들이 반도체 메모리 장치에 구비되기도 하지만, 전술한 데이터 버스는 일반적으로 큰 부하를 가지므로 데이터를 빠르게 전달하는 데 있어 장애가 되고 있다.
데이터 전달을 위한 배선과 같은 데이터 및 신호의 전달을 담당하는 여러 버스 및 연결선의 전달 속도를 빠르게 진행시킬수록 반도체 메모리 장치의 동작 속도를 더 빠르게 할 수 있다. 특히, 외부 장치로부터 명령어가 입력된 후 반도체 메모리 장치가 단위셀의 데이터를 출력하는 동작(일반적으로 메모리동작에서의 Read동작)이 빠르면 빠를수록 동작 성능은 좋아지는 데, 이와 관련된 것이 반도체 메모리 장치의 스펙에 기술된 카스 레이턴시(CAS latency)라고 일컬어 지는 지표이다. 이 카스 레이턴시는 외부에서 읽기(READ)명령이 입력되고 나서 명령에 대응되는 단위셀의 데이터가 얼마 후에 반도체 메모리 장치의 외부로 출력이 되는가를 의미하는 것이다. 외부에서 읽기(READ)명령이 입력된 후 명령에 대응되는 데이터가 빨리 출력될수록 반도체 메모리 장치의 데이터 처리 속도는 빠를 수 있다는 것이고 반도체 메모리 장치의 동작 성능은 우수하다고 평가될 수 있다.
일반적으로 외부에서 읽기명령이 인가되면, 반도체 메모리 장치는 입력되는 주소신호에 의해 다수개의 단위셀 중 해당되는 단위셀을 인식한다. 이때 그 단위셀을 선택하는 과정 동안 일정부분의 지연시간이 발생한다. 이후, 선택된 단위셀에 저장되어 있던 데이터가 데이터 전달부를 통해 출력 드라이버로 전달되고, 전달된 데이터는 출력 버퍼를 거쳐 반도체 메모리 장치의 외부로 출력된다. 여기서, 데이터가 데이터 전달부를 통해 전달되는 과정은 읽기명령이 입력된 후 데이터가 출력되는데 필요한 시간 중 상당한 부분을 소요할 수 있으며 소요시간을 줄이는 것은 반도체 메모리 장치의 동작 속도를 높이는 데 크게 기여할 수 있다.
도 1은 종래의 반도체 메모리 장치를 설명하고 있는 블록도이다.
도시된 바와 같이, 반도체 메모리 장치는 타이밍 제어부(110), 메인 드라이버(120), 데이터 버스(130), 리시버(140), 제어부(150), 및 선행드라이버(160)를 포함하고 있다.
타이밍 제어부(110)는 인에이블신호(EN)을 입력받아 메인 드라이버(120)을 제어하기 위한 제어신호(DRVON)을 출력한다. 인에이블신호(EN)는 데이터의 출력 과정에서 외부로부터 입력된 읽기 명령의 입력에 대응하여 데이터(DATA)를 송수신하 기 위한 회로들을 활성화하기 위한 것이다. 타이밍 제어부(110)는 인에이블신호(EN)를 입력받아 일정시간을 지연시키는 방법 등을 사용하여 메인 드라이버(120)가 데이터(DATA)를 전송하는 데 필요한 시간 동안 활성화되도록 한다. 타이밍 제어부(110)는 필요한 시간만큼만 메인 드라이버(120)을 활성화시키므로서 반도체 메모리 장치에 불필요한 전력소비를 줄일 수 있다.
타이밍 제어부(110)에 의해 제어되는 메인 드라이버(120)은 데이터(DATA)를 입력받아 데이터 버스(130)에 전달한다. 데이터 버스(130)을 통해 전달된 데이터는 리시버(140)에서 인식된 후 인식된 데이터는 출력 버퍼(미도시) 등을 통해 반도체 메모리 장치의 외부로 출력된다. 전술한 과정을 통해 반도체 메모리 장치의 외부에서는 명령어에 대응되는 출력데이터(OUT)을 얻을 수 있다.
데이터 버스(130)는 반도체 메모리 장치 내 여러 영역들(예컨데, 다수개의 단위셀을 포함하고 있는 여러 뱅크들)과 연결되어 있는 것으로, 대표적인 예로 반도체 메모리 장치 내 글로벌 데이터 라인을 들 수 있다. 또한, 디지털 값을 가지는 데이터를 전달하기 위한 메인 드라이버(120)은 논리하이(H) 및 논리로우(L) 중 하나의 값을 가지는 데이터를 전달하거나, 유효하지 않은 데이터의 전달을 차단할 수 있어야 한다.
또한, 반도체 메모리 장치는 데이터 전달부를 통해 데이터 전달에 걸리는 지연시간(tD)를 줄이기 위해 제어부(150)와 선행드라이버(160)를 구비한다. 도시된 바와 같이, 타이밍제어부에서 출력된 제어신호(DRVON)는 제어부(150)로 입력되고 제어부(150)는 지연된 인에이블신호(EN_d)와 제어신호(DRVON)를 이용하여 선행제어 신호(PDRVON)를 생성한다. 지연된 인에이블신호(EN_d)는 인에이블신호(EN)를 일정 지연시간동안 지연한 것으로, 도시되지 않은 별도의 지연부를 통해 생성될 수도 있고 타이밍제어부(110) 내에 포함된 지연요소들을 활용하여 생성될 수도 있다. 제어신호(DRVON)가 활성화되어 메인드라이버(120)가 데이터(DATA)를 전달하기 이전에 선행드라이버(160)는 제어부(150)에서 출력된 선행제어신호(PDRVON)에 대응하여 일정한 전압을 데이터 버스(130)에 인가한다.
메인 드라이버(120)에 의해 유효한 데이터(DATA)가 전달되기 전에 데이터 버스(130)는 전원전압(VDD) 혹은 접지전압(VSS)의 전위를 유지하고 있을 수 있다. 데이터 버스(130)가 전원전압(VDD)의 전위를 유지하고 있는 경우, 논리하이(H) 레벨의 데이터(DATA)가 전달되면 데이터 버스(130)의 전위가 유지되고 논리로우(L) 레벨의 데이터(DATA)가 전달되면 데이터 버스(130)의 전위는 접지전압(VSS)의 전위로 하강한다. 반대로, 데이터 버스(130)가 접지전압(VSS)의 전위를 유지하는 경우에는 논리로우(L) 레벨의 데이터(DATA)가 전달되면 데이터 버스(130)의 전위가 유지되고 논리하이(H) 레벨의 데이터(DATA)가 전달되면 데이터 버스(130)의 전위는 전원전압(VDD)의 전위로 상승한다. 일반적으로, 데이터 버스(130)는 데이터가 전달되지 않을때, 접지전압(VSS)의 전위를 유지하고 있다. 데이터 버스(130)가 데이터의 전달이 없을 때에도 항상 전원전압(VDD)의 전위를 유지하는 것은 반도체 메모리 장치가 필요 이상으로 많은 전력을 소비하게 되기 때문이다.
데이터 버스(130)가 데이터의 전달이 없을 때 접지전압(VSS)의 전위를 유지하다가 논리하이(H) 레벨의 전위가 입력되면 데이터 버스(130)의 전위는 상승하고, 데이터 버스(130)의 전위가 리시버(140)가 논리값의 변화를 인식할 수 있는 레벨까지 상승하면 리시버(140)는 전달된 데이터를 다른 곳으로 출력할 수 있다. 여기서, 논리값의 변화를 인식할 수 있는 레벨을 논리 문턱 전압이라고 정한다. 구체적으로, 도1에 도시된 본 발명의 실시예에 따른 반도체 메모리 장치에서는 메인 드라이버(120) 및 리시버(140)의 구성 요소에 따라 결정될 수 있다. 즉, 리시버(140)가 데이터 버스(130)의 전위에 따라 턴온되는 모스 트랜지스터로 구성되어 있다면, 논리 문턱 전압은 모스 트랜지스터의 문턱 전압과 같아진다.
데이터가 전달되기 전에 만약 데이터 버스(130)가 리시버(140)의 논리 문턱 전압보다 낮은 전위를 유지하고 있다면, 메인 드라이버(120)가 전달하는 데이터가 더욱 빠른 속도로 리시버(140)로 전달될 수 있다. 논리하이(H) 레벨의 데이터가 전달되어도 데이터 버스(130)의 전위가 리시버(140)의 논리 문턱 전압보다 높은 전위로 높아지는 데 걸리는 시간이 줄어든다. 논리로우(L) 레벨의 데이터가 전달될 경우에는 데이터 버스(130)의 전위가 이미 리시버(140)의 논리 문턱 전압보다 낮게 유지되고 있기 때문에, 실질적으로 별도의 데이터 전송을 위한 시간이 들지 않는다. 또한, 논리하이(H) 레벨의 데이터가 전송된 직후 논리로우(L) 레벨의 데이터가 전달될 경우는, 유효한 다음 데이터를 전달하기 직전 데이터 버스(130)에 남겨져 있는 전압을 논리 문턱 전압 가까이 하강시켜 유효한 다음 데이터인 논리로우(L) 레벨의 전송을 위한 시간을 줄일 수 있다.
데이터의 전달 속도를 빠르게 하기 위해, 데이터 버스(130)에 접지전압(VSS)의 전위가 아닌 리시버(140)의 논리 문턱 전압보다 낮은 전압을 항상 유지하는 것 은 반도체 메모리 장치가 필요 이상의 전력을 소비하게 되는 것이므로 바람직한 실시예로 보기 어렵다. 따라서, 본 발명에 따른 반도체 메모리 장치에서는 유효한 데이터가 데이터 버스(130)에 전달되기 직전 일정한 전압을 데이터 버스(130)에 인가시킨다. 이러한 동작은 제어부(150)과 선행 드라이버(160)에 의해 이행된다. 일정한 전압의 인가는 선행 드라이버(160)를 제어하는 선행제어신호(PDRVON)에 의해 제어되어 인가된 전압 레벨 역시 선행제어신호(PDRVON)의 펄스 폭에 의해 결정된다. 그와 반대로 논리하이(H) 레벨을 가진 데이터 버스(130)를 다음 유효한 데이터의 전달 직전 하강시키는 것 역시 선행제어신호(PDRVON)에 의해 제어되고 하강하는 전압 레벨 역시 선행제어신호(PDRVON)의 펄스 폭에 의해 결정된다.
도 2는 도 1에 도시된 선행 드라이버(160)를 설명하고 있는 회로도이다.
도시된 바와 같이, 선행 드라이버(160)는 구동 제어부(210), 구동부(220) 및 상태 저장부(230)를 포함하고 있으며, 구동부(220)와 상태 저장부(230)는 데이터 버스(130) 내 하나의 노드(DB_NODE)와 연결되어 있다.
상태 저장부(230)는 데이터 버스(130)의 현재 전위 상태(전위에 따른 논리값)를 저장하기 위한 것이고, 구동 제어부(210)는 상태저장부(230)에 저장된 논리 값과 선행제어신호(PDRVON)에 대응하여 제 1 및 제 2 구동신호(PU, PD)를 구동부(220)로 출력한다. 제 1 및 제 2 구동신호(PU, PD)에 대응하여, 구동부(220)는 데이터 버스(130)의 전위를 상승시키거나 하강시켜 데이터 버스(130)가 일정한 전압을 유지하도록 한다.
구체적으로, 상태 저장부(230)는 선행제어신호(PDRVON)에 대응하여 데이터 버스(130)의 논리 값을 전달하는 전송 게이트 및 데이터 버스(130)의 논리 값을 저장하기 위한 래치부를 포함하고 있으며, 데이터 버스(130)의 논리 값을 반전한 값을 구동 제어부(210)로 출력한다. 래치부 내 노드(A)는 데이터 버스(130)의 현재 논리 값에 반전된 값을 저장한다.
구동 제어부(210)는 선행제어신호(PDRVON)와 상태 저장부(230)에서 출력된 데이터 버스(130)의 반전된 논리 값에 대응하여 제 1 구동신호(PU)를 생성하는 제 1 부정논리곱(NAND)게이트, 선행제어신호(PDRVON)를 반전시키기 위한 인버터 및 인버터의 출력과 데이터 버스(130)의 반전된 논리값에 대응하여 제 2 구동신호(PD)를 생성하는 제 2 부정논리합(NOR)게이트를 포함하고 있다.
데이터 버스(130)에 일정한 전압을 공급하기 위한 구동부(220)는 제 1 구동신호(PU)에 대응하여 동작하는 제 1 모스트랜지스터(MP0) 및 제 2 구동신호(PD)에 대응하여 동작하는 제 2 모스트랜지스터(MP1)를 포함하고 있다.
도 3a는 도 2에 도시된 선행 드라이버(160)의 정상 동작을 설명하고 있는 파형도이다.
먼저 데이터의 전달 없이 데이터 버스(130)가 접지전압(VSS)의 전위를 유지하고 있고, 선행제어신호(PDRVON)가 활성화되지 않은 상태이면, 선행 드라이버(160)에 포함된 상태 저장부(230) 내 노드(A)는 전원전압(VDD)의 전위가 된다. 선행제어신호(PDRVON)가 활성화되기 전 구동부(220)의 제 1 모스트랜지스터(MP0)와 제 2 모스트랜지스터(MP1)은 모두 턴오프되어 있다.
외부에서 읽기 명령이 입력된 후 선행제어신호(PDRVON)가 활성화되어 논리하 이(H) 레벨이 되면, 상태 저장부(230)의 전송 게이트는 비활성화되고 노드 A는 계속 전원전압(VDD)의 전위를 유지한다. 이때, 구동 제어부(210) 내에 제 1 부정논리곱게이트로 인해 제 1 구동신호(PU)가 논리로우(L) 레벨이 된다. 그 결과, 구동부(220)의 제 1 모스트랜지스터(MP0)는 턴온되어 데이터 버스(130)에 일정한 전압이 인가된다. 여기서, 구동부(220)의 제 2 모스트랜지스터(MP1)는 계속 턴오프 상태를 유지한다.
이후, 선행제어신호(PDRVON)가 비활성화되면 선행 드라이버(160)는 데이터 버스(130)의 일정한 전압 공급을 중단하고, 제어신호(DRVON)에 대응하여 메인 드라이버(120)는 유효한 데이터(DATA)를 데이터 버스(130)로 전달한다.
유효한 데이터(DATA)가 논리하이(H) 상태라면, 데이터 버스(130)는 논리 레벨을 천이하기 위한 메인 드라이버(220)의 구동 시간(tD)만큼 경과한 후 논리하이(H) 상태가 된다. 이후 다음 유효한 데이터가 전달되기 직전 상태 저장부(230)의 전송 게이트가 선행제어신호(PDRVON)에 의해 턴온되면 선행 드라이버(160) 내 상태 저장부(230)의 노드(A)는 논리로우(L)로 천이 된다. 그 결과 다음 유효한 데이터가 전달되기 직전 데이터 버스(130)은 일정 전압 레벨만큼 하강하게 되어 다음 유효한 데이터의 전달을 빠르게 할 수 있다.
결과적으로 이러한 동작을 통해 본 발명에서는 전달되는 데이터의 최대 스윙 폭을 줄여 데이터 버스(130)를 통해 유효한 데이터(DATA)가 더 빠르게 전달될 수 있을 뿐만 아니라, 리시버(140)는 데이터 버스(130)에 인가된 데이터(DATA)를 빨리 인지할 수 있다. 결과적으로 데이터 버스(130)를 통한 데이터의 송수신 속도가 증 가시킬 수 있다.
도 3b는 도 2에 도시된 선행 드라이버(160)의 비정상 동작을 설명하고 있는 파형도이다.
도시된 바와 같이, 선행 드라이버(160)의 구동 시간이 과도하게 길어지거나 선행 드라이버(160) 내 구동부(220)를 구성하는 트랜지스터의 동작에 변동으로 인해 데이터 버스(130)를 과도하게 구동하여 전압 레벨이 기 설정된 레벨 이상으로 상승할 수 있다. 도시되지 않았지만, 선행 드라이버(160)의 구동 시간이 지나치게 짧아지거나 구동부(220) 내 트랜지스터의 구동력이 떨어지는 경우 데이터 버스(130)가 기 설정된 레벨 이하를 유지하여 데이터 송수신 속도를 늦출 수도 있다.
구체적으로 살펴보면, 도 4b에 도시된 바와 같이 데이터 버스(130)로 연결된 노드(DB_NODE)의 전압 레벨이 기 설정된 레벨 이상으로 상승한 경우 논리로우(L) 레벨의 데이터를 전달하기 위해 메인 드라이버(120)가 데이터 버스(130)의 전위를 끌어내리는 시간이 필요하다. 이때, 선행 드라이버(160) 내 상태 저장부(230)의 노드(A)의 값은 요동칠 수도 있다. 이러한 경우, 메인 드라이버(120)의 구동 시간을 보다 늘려야 발생할 수 있는 오동작을 방지할 수 있다. 하지만, 메인 드라이버(120)의 구동 시간 및 데이터 전달에 걸리는 지연 시간(tD)을 줄여 보다 데이터를 빠르게 전달하고자 하는 목적과 달리 동작의 안정성을 위해 메인 드라이버(120)의 구동 시간을 늘리는 것은 반도체 메모리 장치의 동작 성능에 악영향을 미친다.
전술한 바와 같이, 종래의 반도체 메모리 장치에서는 선행 드라이버(160)의 구동 시간의 증가 혹은 감소 또는 구동부(220)의 구동 능력의 변화 등으로 인해 데 이터 버스(130)의 과도한 전위 상승 혹은 하강이 발생한다. 이로 인해, 데이터의 전달 능력을 향상시키려던 선행 드라이버(160)의 목적과 반대로 오히려 동작 속도가 느려질 수 있다. 이러한 현상은 모스(MOS) 트랜지스터가 가지는 프로세스, 온도, 전압 등의 환경 변수에 따라 구동 능력이 변화하는 일반적인 특징으로 인해 일어난다. 선행 드라이버(160) 내 구동부(220)도 피모스(PMOS) 및 앤모스(NMOS) 트랜지스터로 구성되어 있는 만큼 이들의 동작 역시 환경 변수에 의한 영향으로부터 독립적일 수 없어 보다 안정적으로 동작할 수 있는 선행 드라이버가 요구된다.
본 발명은 신호 전달 속도를 개선하기 위한 것으로, 반도체, 전자 장치 및 시스템 내에서 신호의 전달 속도를 높이기 위해 신호를 전달하기 위한 연결부가 임의의 설정된 범위 내 전압레벨을 갖도록 안정적으로 조정할 수 있는 구동 회로를 제공하는 데 그 특징이 있다.
본 발명은 데이터를 전달하는 데이터 전달부, 제어신호에 대응하여 데이터를 데이터 전달부에 인가하는 메인 드라이버, 및 제어신호의 활성화 시점에 앞서 데이터 전달부가 일정한 범위 내 전위를 가지도록 조정하기 위한 선행 드라이버를 구비하는 반도체 메모리 장치를 제공한다.
또한, 본 발명은 제어신호에 대응하여 신호를 전달하는 연결부 및 제어신호의 활성화 시점에 앞서 연결부가 접지 전압을 문턱 전압만큼 상승한 값부터 전원 전압을 문턱 전압만큼 차감한 값까지의 범위 내 전위를 가지도록 하는 선행 드라이버를 구비하는 신호 송수신 장치를 제공한다.
나아가, 본 발명은 제어신호에 대응하여 신호를 전달하는 연결부에 상기 제어신호의 활성화 시점에 앞서, 연결부가 접지 전압을 문턱 전압만큼 상승한 값부터 전원 전압을 문턱 전압만큼 차감한 값까지의 범위 내 전위를 가지도록 전하를 공급하는 단계를 포함하는 신호 송수신 방법을 제공한다.
본 발명은 데이터 버스, 배선 등을 포함한 신호 전달부를 통해 데이터 및 신호 등을 전달함에 있어, 데이터 및 신호의 논리 레벨을 신호 전달부로 인가하기 위한 구동부의 동작 구간을 줄여 데이터 및 신호의 전달 속도를 증가시킨다. 구체적으로, 신호 전달부에 데이터 및 신호가 인가되기 전 일정한 범위 내의 전위를 공급하여 이후 신호의 전달에 있어서 신호를 연결부로 전달하는 송신부의 동작과 연결부의 전압레벨을 인식하는 수신부의 동작을 더욱 빠르게 할 수 있다. 동작 속도가 빠른 시스템, 전자 장치 혹은 반도체 메모리 장치에서 송신부와 수신부를 연결하는 연결부가 큰 부하를 가져 신호의 전달이 지연되는 것을 방지하기 위해, 본 발명의 따른 시스템, 전자 장치 혹은 반도체 메모리 장치는 유효한 신호를 전달하기 전 연결부를 일정한 범위 내 전위를 앞서 인가할 수 있는 장치를 포함한다. 특히, 논리하이(H) 레벨의 신호를 처음 전달하는 경우, 논리로우(L) 레벨의 신호를 전달한 직후 논리하이(H) 레벨의 신호를 전달하는 경우 혹은 반대로 논리하이(H) 레벨의 신호를 전달한 직후 논리로우(L) 레벨의 신호를 전달하는 경우, 본 발명에 따른 장치는 신호를 전달하기 위한 송신부, 연결부 및 수신부의 동작을 빠르게 할 수 있다.
본 발명은 연결부의 구조나 연결부를 구성하는 물질 및 성분 등의 변화 없이 신호를 전달하기 전 신호를 전달하기 위한 연결부를 동작시점보다 앞서 일정 범위 내 전위로 구동하여 큰 부하를 가진 연결부로 인해 저하된 신호 전달 속도를 개선할 수 있는 장점이 있다.
특히, 본 발명은 신호 및 데이터를 전달하기 전 연결부의 전위를 일정한 범위 내에서 구동할 수 있도록 하여, 동작시간의 오차와 프로세스, 온도, 및 전압 등의 환경변화에 따른 구동부를 구성하는 모스 트랜지스터의 구동능력 변화에 따라 연결부가 필요 이상 혹은 이하로 전위가 상승하거나 하강하는 것을 방지함으로써 신호 전달 속도의 저하를 예방한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치 내 선행 드라이버를 설명하고 있는 회로도이다.
도시된 바와 같이, 선행 드라이버는 구동 제어부(410), 구동부(420), 및 상태 저장부(430)를 포함하고 있으며, 구동부(420)와 상태 저장부(430)는 데이터 버스(130) 내 하나의 노드(DB_NODE)와 연결되어 있다. 본 발명의 일 실시예에 따른 반도체 메모리 장치는 종래와 같이 데이터를 전달하는 데이터 버스, 제어신호에 대응하여 데이터를 데이터 버스에 인가하는 메인 드라이버, 데이터 버스에 인가된 데이터를 수신하기 위한 수신부, 및 메인 드라이버와 선행 드라이버를 제어하기 위한 제어부를 포함하지만, 종래의 반도체 메모리 장치와 동일한 구성과 기능을 가지는 데이터 버스, 메인 드라이버, 수신부, 및 제어부에 대한 자세한 내용에 대한 설명 은 여기서 생략하도록 한다.
도 3에서 설명한 선행 드라이버(160)와 달리, 본 발명의 일 실시예에 따른 선행 드라이버는 제어신호의 활성화 시점에 앞서 데이터 버스(130) 내 하나의 노드(DB_NODE)를 일정한 범위 내 전위를 가지도록 조정한다. 특히, 도 3에 도시된 기존의 선행 드라이버(160)에 전원 전압(VDD) 혹은 접지 전압(VSS)를 공급하던 구동부(220)와 달리, 본 발명에서는 전원 전압(VDD)을 전달하기 위해서 피모스(PMOS) 트랜지스터가 아닌 앤모스(NMOS) 트랜지스터(MN0)를 사용하고 접지 전압(VSS)을 전달하기 위해서 앤모스(NMOS) 트랜지스터가 아닌 피모스(PMOS) 트랜지스터(MP0)를 사용한다.
전원 전압(VDD)을 전달하는 데 피모스 트랜지스터가 아닌 앤모스 트랜지스터를 사용할 경우 일반적으로 앤모스 트랜지스터의 문턱 전압(threshold voltage, Vt)만큼의 손실이 발생하고, 접지 전압(VSS)을 전달하는 데 앤모스 트랜지스터가 아닌 피모스 트랜지스터를 사용할 경우 피모스 트랜지스터의 문턱 전압(Vt)만큼의 전위가 유지된다. 따라서, 도 4에 도시된 바와 같이, 구동부(420)가 앤모스 트랜지스터(MN0)를 사용하여 전원 전압(VDD)을 전달하는 경우, 데이터 버스(130) 내 하나의 노드(DB_NODE)에 전달되는 최고 전위는 전원 전압(VDD)이 전달되는 것이 아니라 앤모스 트랜지스터(MN0)의 문턱 전압(Vtn)만큼의 손실이 발생한 제 1 전압 레벨(VDD-Vtn)이 된다. 마찬가지로 피모스 트랜지스터(MP0)를 통해 접지 전압(VSS)을 사용한 풀다운(pull-down) 구동 동작을 하는 경우에도 데이터 버스(130) 내 하나의 노드(DB_NODE)에 전달되는 최소 전위는 접지 전압(VSS)이 전달되는 것이 아니라 피 모스 트랜지스터(MP0)의 문턱 전압(Vtp)만큼의 손실이 발생한 제 2 전압 레벨(VSS-Vtp)이 된다. 여기서, 앤모스 트랜지스터(MN0)의 문턱 전압(Vtn)은 양의 값을 가지고 피모스 트랜지스터(MP0)의 문턱 전압(Vtp)은 음의 값을 가지는 것은 당업자에게 이미 잘 알려진 것이므로 자세한 설명은 생략한다.
결과적으로, 동작시간의 오차와 프로세스, 온도, 및 전압 등의 환경변화에 따라 반도체 메모리 장치 내 선행 드라이버의 동작이 필요 이상으로 과도해지더라도, 데이터 버스(130) 내 하나의 노드(DB_NODE)는 제 2 전압 레벨(VSS-Vtp)에서 제 1 전압 레벨(VDD-Vtn) 사이의 전위를 유지할 수 있다. 이러한 일정 범위 내 전위를 데이터 버스(130)가 유지하는 경우 선행 드라이버의 동작 후 메인 드라이버의 동작이 진행된다면, 데이터의 전달이 보다 안정적으로 이루어질 수 있어 불필요하게 메인 드라이버의 동작이 길어질 필요가 없다.
반면, 종래와 달리 구동부(420)내 풀업(pull-up) 드라이버와 풀다운(pull-down) 드라이버의 구성이 바뀜에 따라 이를 활성화하기 위한 제 1 구동 신호(PUB)와 제 2 구동 신호(PDB)의 논리 레벨도 바뀌어야 한다. 이를 위해, 선행 드라이버 내 구동 제어부(410)와 상태 저장부(630)의 내부 구성 요소도 종래와 다른 구성을 가진다.
먼저, 상태 저장부(430)는 종래와 달리 데이터 버스(130) 내 하나의 노드(DB_NODE)의 논리 레벨을 그대로 저장하는 것이 아니라 반전하여 저장한다. 이를 위해 선행 구동 신호(PDRVON)가 비활성화되면 데이터 버스(130)에 인가된 논리 레벨을 반전하여 전달하기 위한 전송 인버터와 전송 인버터의 전달값을 래치하기 위 한 인버터 래치를 포함한다. 여기서 전송 인버터는 전원 전압(VDD)과 접지 전압(VSS) 사이 직렬로 연결된 4개의 트랜지스터로 구성되어 있으며, 구체적으로 논리 하이 레벨에 대응하는 전원 전압(VDD)을 전달하기 위한 두 개의 피모스 트랜지스터와 논리 로우 레벨에 대응하는 접지 전압(VSS)을 전달하기 위한 두 개의 앤모스 트랜지스터를 포함한다. 피모스 트랜지스터와 앤모스 트랜지스터로 구성된 한 쌍은 데이터 버스(130) 내 하나의 노드(DB_NODE)의 논리 레벨에 대응하여 턴온되며, 다른 한 쌍은 선행 구동 신호(PDRVON)와 선행 구동 신호(PDRVON)의 반전 값에 대응하여 턴온된다.
종래에는 인버터 래치의 제 1 노드(A)에 데이터 버스(130) 내 하나의 노드(DB_NODE)의 논리 레벨을 반전한 값을 임시 저장하고 있었으나, 본 발명의 일 실시예에 따른 상태 저장부(430) 내 인버터 래치의 제 1 노드(A)에는 데이터 버스(130) 내 하나의 노드(DB_NODE)의 논리 값을 저장한다. 이를 통해, 구동 제어부(410)는 상태 저장부(430)로부터 종래의 구동 제어부(210)와는 상보적인 논리 레벨을 입력받을 수 있다.
구동 제어부(410)는 선행제어신호(PDRVON)와 상태 저장부(230)에서 출력된 데이터 버스(130)의 논리 값에 대응하여 제 1 구동 신호(PUB)를 생성하는 제 1 부정 논리합(NOR) 게이트, 선행제어신호(PDRVON)를 반전시키기 위한 제 1 인버터, 및 제 1 인버터의 출력과 데이터 버스(130)의 논리값에 대응하여 제 2 구동 신호(PDB)를 생성하는 제 2 부정 논리곱(NAND) 게이트를 포함하고 있다.
도 5는 본 발명의 다른 실시예에 따른 선행 드라이버를 설명하고 있는 회로 도이다.
도시된 바와 같이, 선행 드라이버는 구동 제어부(510), 구동부(520), 및 상태 저장부(530)를 포함하고 있으며, 구동부(520)와 상태 저장부(530)는 데이터 버스(130) 내 하나의 노드(DB_NODE)와 연결되어 있다. 도 4에 도시된 선행 드라이버와 달리, 선행 드라이버 내 구동부(520)는 풀업 구동 동작을 위해 피모스 트랜지스터를 사용하고 풀다운 구동 동작을 위해 앤모스 트랜지스터를 사용한다. 하지만, 종래와 달리, 구동부(520)는 전원 전압(VDD)을 사용한 풀업 구동 동작을 위해 제 1 구동 신호(PU)에 대응하여 턴온되는 제 1 피모스 트랜지스터(MP0)와 다이오드 연결된 제 1 피모스 트랜지스터(MP1)를 포함하고, 접지 전압(VSS)을 사용한 풀다운 구동 동작을 위해 제 2 구동 신호(PD)에 대응하여 턴온되는 제 1 앤모스 트랜지스터(MN0)와 다이오드 연결된 제 2 앤모스 트랜지스터(MN1)을 포함한다.
도 4에 도시된 선행 드라이버는 구동부(420)를 앤모스 트랜지스터와 피모스 트랜지스터가 전원 전압(VDD)과 접지 전압(VSS)에 대해 가지는 전압 손실을 가지는 고유 특성을 이용하여 설계하였다면, 도 5에 도시된 선행 드라이버는 구동부(520)는 다이오드 연결된 앤모스 트랜지스터와 피모스 트랜지스터를 추가함으로써 다이오드의 동작을 위한 한계 전위인 문턱 전압(Vt)만큼의 전위를 차감하여 전달할 수 있도록 설계하였다.
제 1 구동 신호(PU)에 대응하여 제 1 피모스 트랜지스터(MP0)가 턴온되고 선행 드라이버의 동작으로 데이터 버스(130) 내 하나의 노드(DB_NODE)의 전위가 상승하여 (VDD+Vtp)의 레벨에 이르면 제 2 피모스 트랜지스터(MP1)는 더 이상의 전하 공급을 차단한다. 마찬가지로, 제 2 구동 신호(PD)에 대응하여 제 1 앤모스 트랜지스터(MN0)가 턴온되고 선행 드라이버의 동작으로 데이터 버스(130) 내 하나의 노드(DB_NODE)의 전위가 하강하여 Vtn의 레벨에 이르면 제 2 앤모스 트랜지스터(MN1)는 더 이상의 전하 흐름을 차단한다. 따라서, 선행 드라이버의 동작으로 인한 데이터 버스(130) 내 하나의 노드(DB_NODE)의 전위는 Vtn의 레벨에서 (VDD+Vtp)의 레벨 사이에 놓인다. 만약 앤모스 트랜지스터와 피모스 트랜즈시터의 문턱 전압(Vtn, Vtp)의 절대값(absolute value)이 동일하다고 가정하면, Vtn의 레벨은 전술한 제 2 전압 레벨(VSS-Vtp)과 동일하고, (VDD+Vtp)의 레벨은 전술한 제 1 전압 레벨(VDD-Vtn)과 동일하다.
도 6은 도 4 및 5에 도시된 선행 드라이버의 동작을 설명하고 있는 파형도이다. 외부 시스템 클럭에 동기하여 반도체 메모리 장치가 읽기 명령이 인식한 후 일정시간이 지나면 입력된 명령과 주소에 대응하는 데이터가 내부 단위셀에서 출력된다. 이러한 데이터를 효과적으로 전달하기 위해서는 메인 드라이버를 구동하기 위한 제어 신호(DRVON)가 활성화되기 전 선행 제어 신호(PDRVON)를 활성화한다.
종래와 달리, 본 발명의 실시예에 따른 선행 드라이버는 동작시간의 오차와 프로세스, 온도, 및 전압 등의 환경변화에 따라 구동시간 및 구동력이 변화하더라도, 데이터 버스(130) 내 하나의 노드(DB_NODE)의 전위가 항상 일정한 범위 내에 놓일 수 있도록 한다. 도시된 바와 같이, 본 발명에서는 데이터 버스(130) 내 하나의 노드(DB_NODE)에 인가되는 최고 전위(High Limit)는 제 1 전압 레벨(VDD-Vtn) 혹은 (VDD+Vtp)의 레벨이므로, 선행 드라이버의 구동 구간이 예상보다 길어지더라 도 데이터 버스(130) 내 하나의 노드(DB_NODE)의 전위는 최고 전위(High Limit) 이상으로 상승하지 못한다. 만약, 반대의 경우에도 데이터 버스(130) 내 하나의 노드(DB_NODE)에 인가되는 최저 전위(Low Limit)는 제 2 전압 레벨(VSS-Vtp) 혹은 Vtn의 레벨이므로, 데이터 버스(130) 내 하나의 노드(DB_NODE)의 전위는 최저 전위(Low Limit) 이하로 하강하지 못한다
종래의 반도체 메모리 장치와 같이 선행 드라이버가 전원 전압(VDD) 및 접지 전압(VSS)의 레벨을 데이터 버스(130)에 공급하는 것과 달리, 본 발명에서는 선행 드라이버가 데이터 버스(130)에 공급할 수 있는 전위의 폭을 제한함으로써 보다 안정적으로 빠른 데이터 전달을 보장할 수 있다. 아울러, 일정한 범위의 전위만을 사용하여 선행 구동 동작을 수행함으로써 동작시간의 오차와 프로세스, 온도, 및 전압 등의 환경변화가 데이터 전달에 미치는 영향을 줄일 수 있다.
전술한 본 발명의 실시예에서는 반도체 메모리 장치 내, 특히 반도체 메모리 장치 내 각 뱅크들과 출력단을 연결하는 글로벌 데이터 라인에서의 데이터의 전달과정을 들어 본 발명의 내용을 구체적으로 설명하였다. 그러나, 반도체 메모리 장치 외에도 각종 전자 장치 및 시스템에서도 본 발명은 적용이 가능하다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 종래의 반도체 메모리 장치를 설명하고 있는 블록도이다.
도 2는 도 1에 도시된 선행 드라이버를 설명하고 있는 회로도이다.
도 3a는 도 2에 도시된 선행 드라이버의 정상 동작을 설명하고 있는 파형도이다.
도 3b는 도 2에 도시된 선행 드라이버의 비정상 동작을 설명하고 있는 파형도이다.
도 4는 본 발명의 일 실시예에 따른 선행 드라이버를 설명하고 있는 회로도이다.
도 5는 본 발명의 다른 실시예에 따른 선행 드라이버를 설명하고 있는 회로도이다.
도 6은 도 4 및 5에 도시된 선행 드라이버의 동작을 설명하고 있는 파형도이다.

Claims (21)

  1. 데이터를 전달하는 데이터 전달부;
    제어신호에 대응하여 상기 데이터를 데이터 전달부에 인가하는 메인 드라이버; 및
    상기 제어신호의 활성화 시점에 앞서, 상기 데이터 전달부를 일정한 범위 내 전위를 가지도록 조정하기 위한 선행 드라이버를 구비하는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 일정한 범위는 접지 전압을 문턱 전압만큼 상승한 값부터 전원 전압을 문턱 전압만큼 차감한 값까지인 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2항에 있어서,
    상기 선행 드라이버는 상기 제어신호보다 먼저 활성화되며 상기 제어신호가 활성화되면 상기 선행제어신호는 비활성화되는 선행제어신호에 의해 제어되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3항에 있어서,
    상기 선행 드라이버는
    상기 데이터 전달부의 논리상태를 저장하기 위한 상태저장부;
    상기 상태저장부의 저장된 값과 상기 선행제어신호에 대응하여 제 1 및 제 2 구동신호를 출력하기 위한 구동 제어부; 및
    상기 제 1 및 제 2 구동신호에 대응하여 상기 데이터 전달부에 상기 일정한 범위 내 전위를 가지는 전압을 공급하기 위한 구동부를 구비하는 반도체 메모리 장치.
  5. 제 4항에 있어서,
    상기 구동부는
    상기 제 1 구동신호에 대응하여 상기 전원 전압을 문턱 전압만큼 차감한 레벨을 전달하기 위한 제 1 앤모스 트랜지스터; 및
    상기 제 2 구동신호에 대응하여 상기 접지 전압에서 문턱 전압만큼 높은 레벨을 전달하기 위한 제 2 피모스 트랜지스터를 구비하는 반도체 메모리 장치.
  6. 제 5항에 있어서,
    상기 상태 저장부는
    상기 선행제어신호에 대응하여 상기 데이터 전달부의 논리값을 반전한 후 전달하는 전송 인버터; 및
    상기 전송 인버터의 출력을 저장하기 위한 래치부를 구비하는 반도체 메모리 장치.
  7. 제 6항에 있어서,
    상기 구동 제어부는
    상기 선행제어신호와 상기 래치부의 저장된 값에 대응하여 상기 제 1 구동신호를 생성하는 부정 논리합 게이트;
    상기 선행제어신호를 반전시키기 위한 인버터; 및
    상기 인버터의 출력과 상기 래치부의 저장된 값에 대응하여 상기 제 2 구동신호를 생성하는 부정 논리곱 게이트를 구비하는 반도체 메모리 장치.
  8. 제 4항에 있어서,
    상기 구동부는
    상기 전원 전압을 문턱 전압만큼 차감하기 위한 다이오드 연결된 제 1 피모스 트랜지스터;
    상기 제 1 구동신호에 대응하여 상기 제 1 피모스 트랜지스터의 출력을 전달 하기 위한 제 2 피모스 트랜지스터;
    상기 접지 전압을 문턱 전압만큼 상승시키기 위한 다이오드 연결된 제 1 앤모스 트랜지스터; 및
    상기 제 2 구동신호에 대응하여 상기 제 1 앤모스 트랜지스터의 출력을 전달하기 위한 제 2 앤모스 트랜지스터를 구비하는 반도체 메모리 장치.
  9. 제 8항에 있어서,
    상기 상태 저장부는
    상기 선행제어신호에 대응하여 상기 데이터 전달부의 논리값을 전달하는 전송게이트; 및
    상기 데이터 전달부의 논리값을 저장하기 위한 래치부를 구비하는 반도체 메모리 장치.
  10. 제 9항에 있어서,
    상기 구동 제어부는
    상기 선행제어신호와 상기 데이터 전달부의 논리값에 대응하여 상기 제 1 구동신호를 생성하는 부정 논리곱 게이트;
    상기 선행제어신호를 반전시키기 위한 인버터; 및
    상기 인버터의 출력과 상기 데이터 전달부의 논리값에 대응하여 상기 제 2 구동신호를 생성하는 부정 논리합 게이트를 구비하는 반도체 메모리 장치.
  11. 제 3항에 있어서,
    상기 선행 드라이버에 의해 상승 혹은 하강하는 상기 데이터 전달부의 전위의 차이는 선행 제어신호의 펄스 폭에 비례하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 1항에 있어서,
    상기 데이터 전달부는 반도체 메모리 장치 내 여러 뱅크들과 출력단을 연결하는 글로벌 데이터 라인인 것을 특징으로 하는 반도체 메모리 장치.
  13. 제어신호에 대응하여 신호를 전달하는 연결부; 및
    상기 제어신호의 활성화 시점에 앞서, 상기 연결부가 접지 전압을 문턱 전압만큼 상승한 값부터 전원 전압을 문턱 전압만큼 차감한 값까지의 범위 내 전위를 가지도록 하는 선행 드라이버를 구비하는 신호 송수신 장치.
  14. 제 13항에 있어서,
    상기 선행 드라이버는
    상기 연결부의 상태를 저장하기 위한 상태저장부;
    상기 상태저장부의 저장값과 선행제어신호에 대응하여 제 1 및 제 2 구동신호를 출력하기 위한 구동 제어부; 및
    상기 제 1 및 제 2 구동신호에 대응하여 상기 연결부에 상기 범위 내 전위를 가지는 전압을 공급하기 위한 구동부를 구비하는 신호 송수신 장치.
  15. 제 14항에 있어서,
    상기 구동부는
    상기 제 1 구동신호에 대응하여 상기 전원 전압을 문턱 전압만큼 차감한 레벨을 전달하기 위한 제 1 앤모스 트랜지스터; 및
    상기 제 2 구동신호에 대응하여 상기 접지 전압에서 문턱 전압만큼 높은 레벨을 전달하기 위한 제 2 피모스 트랜지스터를 구비하는 신호 송수신 장치.
  16. 제 14항에 있어서,
    상기 구동부는
    상기 전원 전압을 문턱 전압만큼 차감하기 위한 다이오드 연결된 제 1 피모스 트랜지스터;
    상기 제 1 구동신호에 대응하여 상기 제 1 피모스 트랜지스터의 출력을 전달하기 위한 제 2 피모스 트랜지스터;
    상기 접지 전압을 문턱 전압만큼 상승시키기 위한 다이오드 연결된 제 1 앤모스 트랜지스터; 및
    상기 제 2 구동신호에 대응하여 상기 제 1 앤모스 트랜지스터의 출력을 전달하기 위한 제 2 앤모스 트랜지스터를 구비하는 신호 송수신 장치.
  17. 제 13항에 있어서,
    상기 제어신호에 대응하여 상기 신호를 상기 연결부에 인가하는 송신부; 및
    상기 연결부를 통해 상기 신호를 전달받는 수신부를 추가로 구비하는 신호 송수신 장치.
  18. 제어신호에 대응하여 신호를 전달하는 연결부에 상기 제어신호의 활성화 시점에 앞서, 상기 연결부가 접지 전압을 문턱 전압만큼 상승한 값부터 전원 전압을 문턱 전압만큼 차감한 값까지의 범위 내 전위를 가지도록 전하를 공급하는 단계를 포함하는 신호 송수신 방법.
  19. 제 18항에 있어서,
    상기 제어신호에 대응하여 상기 신호를 상기 연결부에 인가하는 단계; 및
    연결부로부터 상기 신호를 전달받는 단계를 추가로 포함하는 신호 송수신 방법.
  20. 제 18항에 있어서,
    상기 연결부의 상태가 상승 혹은 하강시키는 단계는 상기 제어신호에 앞서 활성화되는 선행 제어신호에 의해 제어되며, 상태의 상승 혹은 하강 정도는 선행 제어신호의 펄스 폭에 비례하는 것을 특징으로 하는 신호 송수신 방법.
  21. 제 20항에 있어서,
    상기 전하를 공급하는 단계는
    상기 연결부의 상태를 저장하기 위한 단계;
    상기 저장된 값과 상기 선행제어신호에 대응하여 제 1 및 제 2 구동신호를 출력하기 위한 단계; 및
    상기 제 1 및 제 2 구동신호에 대응하여 상기 연결부에 상기 범위 내 전위를 가지는 전압을 공급하기 위한 단계를 포함하는 신호 송수신 방법.
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