KR20090069568A - 반도체소자 및 그 제조방법 - Google Patents

반도체소자 및 그 제조방법 Download PDF

Info

Publication number
KR20090069568A
KR20090069568A KR1020070137274A KR20070137274A KR20090069568A KR 20090069568 A KR20090069568 A KR 20090069568A KR 1020070137274 A KR1020070137274 A KR 1020070137274A KR 20070137274 A KR20070137274 A KR 20070137274A KR 20090069568 A KR20090069568 A KR 20090069568A
Authority
KR
South Korea
Prior art keywords
film
semiconductor device
impurity
arc
antireflection film
Prior art date
Application number
KR1020070137274A
Other languages
English (en)
Inventor
석장현
Original Assignee
주식회사 동부하이텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 동부하이텍 filed Critical 주식회사 동부하이텍
Priority to KR1020070137274A priority Critical patent/KR20090069568A/ko
Priority to US12/271,119 priority patent/US20090166874A1/en
Priority to JP2008307226A priority patent/JP2009158949A/ja
Priority to CNA2008101855711A priority patent/CN101471326A/zh
Publication of KR20090069568A publication Critical patent/KR20090069568A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Physical Vapour Deposition (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

실시예에 따른 반도체소자는 기판상에 형성된 층간절연층; 상기 층간절연층 상에 형성된 금속층; 및 상기 금속층 상에 형성된 임퓨어 반사방지막(Impuer ARC);을 포함하는 것을 특징으로 한다.
배선, 메탈보이드(Metal Void)

Description

반도체소자 및 그 제조방법{Semiconductor Device and Method for manufacturing the same}
실시예는 반소체소자 및 그 제조방법에 관한 것이다.
반도체소자에서 금속배선 상에 반사방지막을 형성한다.
한편, 종래기술에 의하면 금속배선 공정 후 소자의 성능개선을 위해 열처리에 의한 신터링공정(Sinter Process)이 진행된다.
그런데, 종래기술에 의하면 신터링을 진행하는 경우 Thermal Stress에 의해 , 도 1과 같이 금속배선과 층간절연층의 열팽창 계수 차이 또는 금속배선과 반사방지막의 계면반응에 의해 메탈보이드(Metal Void)(V)가 발생하는 문제가 있다. 이는 소자의 신뢰성을 저하하는 주요 요인으로 작용할 수 있다.
실시예는 신터링진행시 Thermal Stress에 의한 메탈 보이드를 방지할 수 있는 반도체소자 및 그 제조방법을 제공하고자 한다.
실시예에 따른 반도체소자는 기판상에 형성된 층간절연층; 상기 층간절연층 상에 형성된 금속층; 및 상기 금속층 상에 형성된 임퓨어 반사방지막(Impuer ARC);을 포함하는 것을 특징으로 한다.
또한, 실시예에 따른 반도체소자의 제조방법은 기판상에 층간절연층을 형성하는 단계; 상기 층간절연층 상에 금속층을 형성하는 단계; 상기 금속층 상에 임퓨어 반사방지막(Impuer ARC)을 형성하는 단계; 상기 금속층과 임퓨어 반사방지막을 선택적으로 식각하여 금속배선을 형성하는 단계; 및 상기 금속배선을 포함하는 기판에 신터링을 진행하는 단계;를 포함하는 것을 특징으로 한다.
실시예에 따른 반도체소자 및 그 제조방법에 의하면 금속층(Metal Layer) 증착시 인슈트 공정(in-situ Process)를 적용하여 임퓨어 반사방지막을 형성하여 신터링공정(Sinter Process)에 따른 Thermal Stress 변화를 최소화할 수 있으며, 이에 따라 이미지센서 제품의 Metal Void를 효과적으로 억제할 수 있다.
또한, 실시예에 의하면 SM(Stress Migration) 특성이 개선되기 때문에 Metal Process의 Margin 및 제품의 신뢰성을 향상할 수 있다.
이하, 실시예에 따른 반도체소자 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
실시예의 설명에 있어서, 각 층의 "상/아래(on/under)"에 형성되는 것으로 기재되는 경우에 있어, 상/아래는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.
본 발명은 이미지센서에 한정되는 것이 아니며, 반사방지막과 신터링공정이 필요한 모든 반도체소자에 적용이 가능하다.
(실시예)
도 2는 실시예에 따른 반도체소자의 금속배선의 단면도이다.
실시예에 따른 반도체소자는 기판(미도시)상에 형성된 층간절연층(미도시); 상기 층간절연층 상에 형성된 금속층(220); 및 상기 금속층(220) 상에 형성된 임퓨어 반사방지막(Impure ARC)(230);을 포함할 수 있다.
상기 임퓨어 반사방지막(Impure ARC)(230)은 임퓨어 TiNx막일 수 있으나 이에 한정되는 것은 아니다.
상기 임퓨어 반사방지막(Impure ARC)(230)은 300~375Å의 두께를 가질 수 있으나 이에 한정되는 것은 아니다.
실시예에서 금속배선(200)은 상기 금속층(220) 하측에 형성된 라이너층(210)을 더 포함할 수 있다. 라이너층(210)은 제1 라이너층(211)과 제2 라이너층(213)을 포함할 수 있다.
도 3 및 도 4는 실시예에 따른 반도체소자의 금속배선에 대한 열처리에 따른 스트레스 변화이다.
우선, 도 3은 온도에 따른 Thermal stress의 변화로서 종래기술(POR)에서는 온도에 따른 Thermal stress 변화가 급격하다.
반면, 실시예에 따른 반도체소자는 인슈트 공정(in-situ Process)를 적용하여 임퓨어 반사방지막을 형성함으로써 종래기술(POR)에 비해 Tensile Stress 특성이 있으며, 약 450℃의 Sinter Process 전/후 Stress 변화가 적기 때문에 Thermal Budget 에 의한 영향을 최소화할 수 있다. 이와 같이 Thermal Stress에 대한 충분한 Margin을 가짐으로써 Sinter Process 에 기인한 Metal Void를 효과적으로 억제할 수 있다.
또한, 도 4는 신터링에 따른 Stress Variation으로서 종래기술(POR)은 약 106 MPa의 급격한 Stress Variation이 있는 반면에 실시예에 의하면 인슈트 공정(in-situ Process)를 적용하여 임퓨어 반사방지막을 형성함으로써 약 23 MPa의 Tensile Stress 특성을 나타낸다.
즉, 실시예에 따른 반도체소자에 의하면 금속층(Metal Layer) 증착시 인슈트 공정(in-situ Process)를 적용하여 임퓨어 반사방지막을 형성함으로써 신터링공정(Sinter Process)에 따른 Thermal Stress 변화를 최소화할 수 있으며, 이에 따라 이미지센서 제품의 Metal Void를 효과적으로 억제할 수 있다.
이하, 도 2를 참조하여 실시예에 따른 반도체소자의 제조방법을 설명한다.
우선, 기판(미도시) 상에 층간절연층(미도시)을 형성한다. 상기 층간절연층 은 PMD 또는 IMD일 수 있다.
다음으로, 실시예는 상기 층간절연층 상에 라이너층(210)을 형성하는 단계를 더 포함할 수 있다. 상기 라이너층(210)은 제1 라이너층(211)과 상기 제1 라이너층(211) 상에 형성되는 제2 라이너층(213)을 포함할 수 있다. 예를 들어, 상기 라이너층(210)은 Ti 라이너층(211)과 TiN 라이너층(213)을 포함할 수 있으나 이에 한정되는 것은 아니다.
다음으로, 상기 라이너층(210) 상에 금속층(220)을 형성한다. 예를 들어, AlCu로 금속층을 형성할 수 있으나 이에 한정되는 것은 아니다.
다음으로, 상기 금속층(220) 상에 임퓨어 반사방지막(Impure ARC)(230)을 형성한다. 상기 임퓨어 반사방지막(Impure ARC)(230)을 형성하는 단계는 제1 반사방지막(미도시)을 형성하는 단계와 상기 제1 반사방지막 상에 제2 반사방지막(미도시)을 인시튜공정(In-situ Process)으로 진행하는 단계를 포함할 수 있다.
예를 들어, 상기 제1 반사방지막은 Ti막이며, 상기 제2 반사방지막은 TiN막으로 인시튜공정(In-situ Process) 형성할 수 있으나 이에 한정되는 것은 아니다.
예를 들어, 상기 임퓨어 반사방지막(Impure ARC)(230) Ti막 형성 후 TiN막을 인시튜공정(In-situ Process) 으로 진행함으로써 임퓨어 TiNx막을 형성하여 Ti막과 AlCu의 계면반응에 의한 TiAl3 형성을 최소화하여 신터링공정(Sinter Process) 에 기인한 Metal Void를 효과적으로 억제할 수 있다.
이하, 실시예에서의 임퓨어 반사방지막(Impure ARC)(230) 형성공정을 좀 더 구체적으로 설명한다.
우선, 실시 예에서 임퓨어 반사방지막(Impure ARC)(230) 형성공정에서 제1 반사방지막은 상기 제2 반사방지막 두께의 20~50% 두께를 가질 수 있다.
예를 들어, 임퓨어 반사방지막(Impure ARC)(230)이 약 300~375Å의 두께를 가질 수 있다. 임퓨어 반사방지막(Impure ARC)(230)의 두께가 증가할수록 TiAl3 형성에 의한 금속배선(Metal Line)의 Volume Shrinkage를 효과적으로 억제함으로써 Surface Morphology, Rs Drift Issue를 개선할 수 있다. 즉, Metal의 EM/SM 특성을 향상할 수 있다.
그러나 Ti에 의한 Hydrogen (H)의 Trap이 증가되기 때문에 Dark 특성 열화가 발생할 수 있으므로 ARC Ti는 50~125Å의 두께를 사용할 수 있다.
또한, TiN막의 두께는 250Å에서 사진/식각 공정시 충분한 마진(Margin)을 확보할 수 있다.
다음으로, 임퓨어 반사방지막(Impure ARC)(230) 공정은 약 5~10㎾의 Power를 사용할 수 있다.
또한, 상기 제1 반사방지막의 증착률(Dep rate)은 상기 제2 반사방지막의 증착률보다 더 높을 수 있다. 예를 들어, ARC Ti의 경우, D/R(Dep. Rate) 을 높여 TiAl3 형성을 최소화한다. 이와 반대로 TiN의 경우는 D/R 을 낮추어 Dense 한 Film 을 형성할 수 있다. 이는 사진 공정시 현상액(Developer)에 의한 Al의 Attack 을 방지하기 위함이다.
다음으로, 상기 임퓨어 반사방지막(Impure ARC)(230)을 형성하는 단계는 약 50℃ 이하의 온도에서 진행될 수 있다. 예를 들어, in-situ ARC Ti/TiN 은 ≤50℃ 의 Temp 에서 증착한다.
Trouble 발생시 Chamber(@ 200℃) 내 장시간 홀딩(Holding)에 기인한 Cu Segregation (Θ Phase 형성) 에 의해서 금속배선(Metal Line)의 쇼트(Short)가 발생되고 이로 인하여 수율(Yield) 저하(Loss)가 발생할 수 있다. 이와 같은 문제를 방지하기 위하여 in-situ ARC Process 는 저온 공정을 사용할 수 있다.
다음으로, 상기 제1 반사방지막을 형성하는 단계는 Ar가스 분위기에서 진행되며, 상기 제2 반사방지막을 형성하는 단계는 Ar가스 및 N2가스 분위기에서 진행될 수 있다.
예를 들어, in-situ ARC Process는 Dense한 Impure TiNX Film 구조를 형성하기 위하여 Ar-Ar/N2의 Process Gas를 사용할 수 있다. 이는 이후 진행되는 사진공정시 현상액(Developer)에 의한 Al의 어택(Attack)을 방지하기 위함이다.
그 다음으로, 상기 금속층(220)과 임퓨어 반사방지막(230)을 선택적으로 식각하여 금속배선(200)을 형성한다.
이후, 상기 금속배선(200)을 포함하는 기판에 신터링을 진행한다.
실시예에 따른 반도체소자 및 그 제조방법에 의하면 금속층(Metal Layer) 증착시 인슈트 공정(in-situ Process)를 적용하여 임퓨어 반사방지막을 형성하여 신터링공정(Sinter Process)에 따른 Thermal Stress 변화를 최소화할 수 있으며, 이에 따라 이미지센서 제품의 Metal Void를 효과적으로 억제할 수 있다.
또한, 실시예에 의하면 SM(Stress Migration) 특성이 개선되기 때문에 Metal Process의 Margin 및 제품의 신뢰성을 향상할 수 있다.
본 발명은 기재된 실시예 및 도면에 의해 한정되는 것이 아니고, 청구항의 권리범위에 속하는 범위 안에서 다양한 다른 실시예가 가능하다.
도 1은 종래기술에 따른 반도체소자의 금속배선에서 발생하는 메탈 보이드 사진.
도 2는 실시예에 따른 반도체소자의 금속배선의 단면도.
도 3 및 도 4는 실시예에 따른 반도체소자의 금속배선에 대한 열처리에 따른 스트레스 변화.

Claims (9)

  1. 기판상에 형성된 층간절연층;
    상기 층간절연층 상에 형성된 금속층; 및
    상기 금속층 상에 형성된 임퓨어 반사방지막(Impuer ARC);을 포함하는 것을 특징으로 하는 반도체소자.
  2. 제1 항에 있어서,
    상기 임퓨어 반사방지막(Impuer ARC)은,
    임퓨어 TiNx막인 것을 특징으로 하는 반도체소자.
  3. 제1 항 또는 제2 항에 있어서,
    상기 임퓨어 반사방지막(Impuer ARC)은,
    300Å~375Å의 두께를 가지는 것을 특징으로 하는 반도체소자.
  4. 기판상에 층간절연층을 형성하는 단계;
    상기 층간절연층 상에 금속층을 형성하는 단계;
    상기 금속층 상에 임퓨어 반사방지막(Impuer ARC)을 형성하는 단계;
    상기 금속층과 임퓨어 반사방지막을 선택적으로 식각하여 금속배선을 형성하는 단계; 및
    상기 금속배선을 포함하는 기판에 신터링을 진행하는 단계;를 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  5. 제4 항에 있어서,
    상기 임퓨어 반사방지막(Impuer ARC)을 형성하는 단계는,
    제1 반사방지막을 형성하는 단계; 및
    상기 제1 반사방지막 상에 제2 반사방지막을 상기 제1 반사방지막을 형성공정과 인시튜공정(In-situ Process)으로 진행하는 단계;를 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  6. 제5 항에 있어서,
    상기 제1 반사방지막은 Ti막이며,
    상기 제2 반사방지막은 TiN막인 것을 특징으로 하는 반도체소자의 제조방법.
  7. 제6 항에 있어서,
    상기 임퓨어 반사방지막(Impuer ARC)은,
    임퓨어 TiNx막인 것을 특징으로 하는 반도체소자의 제조방법.
  8. 제5 항 또는 제6 항에 있어서,
    상기 제1 반사방지막은 상기 제2 반사방지막 두께의 20~50% 두께를 가지는 것을 특징으로 하는 반도체소자의 제조방법.
  9. 제5 항 또는 제6 항에 있어서,
    상기 제1 반사방지막의 증착률(Dep rate)은 상기 제2 반사방지막의 증착률 보다 더 높은 것을 특징으로 하는 반도체소자의 제조방법.
KR1020070137274A 2007-12-26 2007-12-26 반도체소자 및 그 제조방법 KR20090069568A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020070137274A KR20090069568A (ko) 2007-12-26 2007-12-26 반도체소자 및 그 제조방법
US12/271,119 US20090166874A1 (en) 2007-12-26 2008-11-14 Semiconductor Device and Method of Fabricating the Same
JP2008307226A JP2009158949A (ja) 2007-12-26 2008-12-02 半導体素子及びその製造方法
CNA2008101855711A CN101471326A (zh) 2007-12-26 2008-12-17 半导体器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070137274A KR20090069568A (ko) 2007-12-26 2007-12-26 반도체소자 및 그 제조방법

Publications (1)

Publication Number Publication Date
KR20090069568A true KR20090069568A (ko) 2009-07-01

Family

ID=40797173

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070137274A KR20090069568A (ko) 2007-12-26 2007-12-26 반도체소자 및 그 제조방법

Country Status (4)

Country Link
US (1) US20090166874A1 (ko)
JP (1) JP2009158949A (ko)
KR (1) KR20090069568A (ko)
CN (1) CN101471326A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110890376B (zh) * 2018-09-11 2022-08-02 长鑫存储技术有限公司 半导体器件的制备方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6395629B1 (en) * 1997-04-16 2002-05-28 Stmicroelectronics, Inc. Interconnect method and structure for semiconductor devices

Also Published As

Publication number Publication date
US20090166874A1 (en) 2009-07-02
CN101471326A (zh) 2009-07-01
JP2009158949A (ja) 2009-07-16

Similar Documents

Publication Publication Date Title
KR101225642B1 (ko) Ｈ2 원격 플라즈마 처리를 이용한 반도체 소자의 콘택플러그 형성방법
KR100707656B1 (ko) 금속배선의 형성 방법 및 그에 의해 형성된 금속배선을포함하는 반도체 소자
KR20090069569A (ko) 반도체소자 및 그 제조방법
KR20090069568A (ko) 반도체소자 및 그 제조방법
KR100220933B1 (ko) 반도체 소자의 금속배선 형성방법
KR19980060600A (ko) 반도체소자의 금속 배선 형성 방법
JP2695324B2 (ja) 半導体装置の製造方法
KR100613348B1 (ko) 균질 증착법에 의해 형성된 장벽 금속막을 갖는 반도체소자의 금속 배선 형성 방법
KR100753416B1 (ko) 반도체 소자의 제조방법
KR100431325B1 (ko) 적층된 에스아이엔을 이용한 구리확산방지막 형성방법
KR100571626B1 (ko) 지르코늄다이보라이드 확산방지막을 이용한 반도체 소자의 금속배선 형성 방법
KR100579847B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100283480B1 (ko) 반도체 디바이스용 금속 배선 및 그 제조 방법
KR100562311B1 (ko) 반도체 소자 및 반도체 소자의 금속 배선층 형성 방법
JPH11233517A (ja) 半導体装置の銅配線
KR20100002365A (ko) 반도체 소자 및 이의 제조 방법
KR100503965B1 (ko) 반도체 소자의 확산 방지막 형성 방법
JPH08153783A (ja) 電気的接続部形成方法及び半導体装置の製造方法
KR100687879B1 (ko) 반도체 소자의 금속컨택 형성방법
KR0179021B1 (ko) 이중 층간절연막 증착방법
KR100755113B1 (ko) 반도체 소자의 금속배선 형성방법
KR20000066420A (ko) 반도체장치의 메탈 콘택 형성방법
KR100353534B1 (ko) 반도체 소자의 금속배선 형성방법
KR100953344B1 (ko) 반도체 금속 배선의 보이드 억제 방법
KR100784100B1 (ko) 반도체 소자의 콘택 플러그 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application