KR20090053622A - 인쇄회로기판 및 그 제조 방법 - Google Patents

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KR20090053622A
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Abstract

인쇄회로기판 및 그 제조 방법이 개시된다. 전자소자의 열을 외부로 방출하는 인쇄회로기판으로서, 절연층과, 절연층에 절연층의 일면으로 노출되도록 수용되어 전자소자의 열을 외부로 방출하는 제1 방열체와, 제1 방열체의 일면에 절연층의 타면으로 노출되도록 형성되어 전자소자가 실장되는 제2 방열체를 포함하는 인쇄회로기판은, 열 방출 특성이 향상될 수 있고, 미세한 회로 패턴이 형성될 수 있으며, 스택 비아 구조가 용이하게 형성될 수 있다.
방열체, 전자소자

Description

인쇄회로기판 및 그 제조 방법{Printed circuit board and method for manufacturing the same}
본 발명은 인쇄회로기판 및 그 제조 방법에 관한 것이다.
SiP(system in package)는, 각종 전자소자를 하나의 보드(board) 상에 실장하여 여러 가지 RF(radio frequency) 기능을 구현함으로써, 집적도(integration)를 높이고, 제조 단가를 낮추며, 초고속 디지털 디바이스의 작동을 개선할 수 있다.
종래 기술에 따르면, 고집적도 RF-SiP(radio frequency-system in package)와같이, 열 방출이 필요한 전자소자 패키지의 경우, 전자소자의 열 방출을 위하여, 열 비아(thermal via)의 구리 도금 두께를 증가시키거나, 열 비아에 열전도성 물질을 충전하여 왔으나, 종래 기술에 따르면, 구리 도금을 두껍게 함에 따라, 미세한 회로 패턴을 구현하기 어려운 문제점이 있었다.
또한, 전자소자 패키지의 소형화, 복합화가 빠른 속도로 진행됨에 따라, 전자소자 패키지용 인쇄회로기판은 더욱 향상된 방열 특성이 요구되고 있으므로, 전자소자에서 발생되는 열을 효과적으로 방출시킬 수 있는 동시에, 미세 회로 패턴을 구현할 수 있는 인쇄회로기판 및 그 제조 방법이 요구되고 있는 상황이다.
본 발명은, 열 방출 특성이 향상될 수 있고, 미세한 회로 패턴이 형성될 수 있는 인쇄회로기판 및 그 제조 방법을 제공하는 것이다.
본 발명의 일 측면에 따르면, 전자소자의 열을 외부로 방출하는 인쇄회로기판으로서, 절연층과, 절연층에 절연층의 일면으로 노출되도록 수용되어 전자소자의 열을 외부로 방출하는 제1 방열체와, 제1 방열체의 일면에 절연층의 타면으로 노출되도록 형성되어 전자소자가 실장되는 제2 방열체를 포함하는 인쇄회로기판이 제공된다.
제1 방열체 및 제2 방열체의 사이즈(size)는 각각 전자소자의 사이즈 이상일 수 있다.
절연층에 절연층의 일면으로 노출되도록 매립되는 회로 패턴을 더 포함할 수 있다.
또한, 본 발명의 다른 측면에 따르면, 전자소자의 열을 외부로 방출하는 인쇄회로기판을 제조 하는 방법으로서, 메탈 코어(metal core)의 일면에 코어 패턴을 형성하는 단계, 메탈 코어의 일면에 절연층을 형성하는 단계, 절연층의 일면이 노출되도록 메탈 코어를 제거하여 코어 패턴에 상응하는 제1 방열체를 형성하는 단계, 제1 방열체의 일면에 절연층의 타면으로 노출되도록 제2 방열체를 형성하는 단계를 포함하는 인쇄회로기판 제조 방법이 제공된다.
메탈 코어의 타면에는 지지층이 형성될 수 있다.
코어 패턴을 형성하는 단계는, 메탈 코어의 일면에 코어 패턴과 상응하도록 에칭 레지스트층을 형성하는 단계, 및 에칭 레지스트층이 형성되는 영역을 제외한 메탈 코어의 일면을 에칭하는 단계를 포함할 수 있다.
메탈 코어의 일면을 에칭하는 단계는, 에칭 레지스트층이 형성되는 영역을 제외한 메탈 코어의 일면을 일부분씩 반복적으로 에칭하는 단계일 수 있다.
제1 방열체를 형성하는 단계는, 절연층의 일면이 노출되도록 메탈 코어를 제거하여 코어 패턴에 상응하는 회로 패턴 및 제1 방열체를 형성하는 단계일 수 있다.
제2 방열체를 형성하는 단계는, 절연층의 타면에 제1 방열체가 노출되도록 방열 홈을 형성하는 단계, 절연층의 타면에 방열 홈이 노출되도록 도금 레지스트층을 형성하는 단계, 및 도금 레지스트층이 형성되는 영역을 제외한 절연층의 타면에 도금층을 형성하는 단계를 포함할 수 있다.
절연층의 타면에는 전도층이 형성되고, 도금층을 형성하는 단계 이후에, 도금층의 표면 및 도금층이 형성되는 영역을 제외한 전도층을 제거하는 단계를 더 포함할 수 있다.
본 발명의 실시예에 따르면, 열 방출 특성이 향상될 수 있고, 미세한 회로 패턴이 형성될 수 있으며, 스택 비아 구조가 용이하게 형성될 수 있다.
본 발명에 따른 인쇄회로기판 및 그 제조 방법의 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
또한, 이하 사용되는 제1, 제2 등과 같은 용어는 동일 또는 상응하는 구성 요소들을 구별하기 위한 식별 기호에 불과하며, 동일 또는 상응하는 구성 요소들이 제1, 제2 등의 용어에 의하여 한정되는 것은 아니다.
도 1은 본 발명의 일 측면에 따른 인쇄회로기판의 일 실시예를 나타낸 단면도이다. 도 1을 참조하면, 인쇄회로기판(100), 절연층(110), 제1 방열체(120), 방열 홈(135), 제2 방열체(130), 회로 패턴(140), 비아 홀(via hole, 155), 비아(via, 150), 솔더 레지스트층(solder resist layer, 170), 니켈층(Ni layer, 175), 금층(Au layer, 180) 이 도시되어 있다.
본 실시예에 따르면, 방열체의 부피가 증가됨으로써, 실장되는 전자소자에서 발생되는 열을 보다 효과적으로 방출시킬 수 있고, 회로 패턴(140)이 매립되어 돌출되지 않음으로써, 용이하게 스택 비아 구조(stack via structure)가 형성될 수 있으며, 미세한 회로 패턴(160)이 형성될 수 있는 인쇄회로기판(100)이 제시된다.
절연층(110)은, 일면으로 노출되도록 제1 방열체(120)를 수용할 수 있으며, 타면으로 노출되도록 제2 방열체(130)를 수용할 수 있다. 또한, 절연층(110)의 일 면으로 노출되도록 회로 패턴(140)이 매립될 수 있고, 절연층(110)의 타면에는 회로 패턴(160)이 형성될 수 있으며, 회로 패턴(140, 160)을 전기적으로 연결시키는 비아(150)가 절연층(110)에 형성될 수 있다.
또한, 절연층(110)의 표면에 제1 방열체(120), 제2 방열체(130) 및 회로 패턴(140, 160)의 일부를 노출시키도록 형성되는 솔더 레지스트층(170)이 형성될 수 있고, 제1 방열체(120), 제2 방열체(130) 및 노출된 회로 패턴(140, 160)의 일부에는 솔더링(soldering)을 위한 니켈층(175) 및 금층(180)이 형성될 수 있다.
제1 방열체(120)는, 절연층(110)에 절연층(110)의 일면으로 노출되도록 수용되어 전자소자의 열을 외부로 방출할 수 있다. 제1 방열체(120)의 사이즈(size)는 전자소자의 사이즈와 같거나 그보다 클 수 있으므로, 보다 효과적으로 인쇄회로기판(100)에 실장되는 전자소자의 열을 외부로 방출시킬 수 있다.
회로 패턴(140)은, 절연층(110)에 절연층(110)의 일면으로 노출되도록 매립될 수 있다. 회로 패턴(140)이 절연층(110)에 매립되고, 이 회로 패턴(140)의 일부와 전기적으로 연결되도록 비아(150)를 형성함으로써, 스택 비아 구조를 용이하게 구현할 수 있으므로, 인쇄회로기판(100)에 전자소자가 실장되어 전자소자 패키지가 될 경우에, 단위 전자소자 패키지의 사이즈를 줄일 수 있다.
또한 회로 패턴(140)의 일부는 다른 인쇄회로기판(100)과의 전기적 연결을 위한 범프 패드(bump pad)일 수 있으며, 이 회로 패턴(140)의 일부에는 솔더링(soldering)을 위한 니켈층(175) 및 금층(180)이 형성될 수 있다.
제1 방열체(120)와 회로 패턴(140)을 형성하는 공정은 다음과 같이 나누어 설명할 수 있다.
먼저, 메탈 코어(타면에는 지지층이 형성)의 일면에 코어 패턴을 형성할 수 있다. 메탈 코어는 열전도성이 높은 구리와 같은 물질로 이루어질 수 있으며, 타면에는 지지층이 형성되어, 메탈 코어 일면을 많은 양 에칭 하더라도, 메탈 코어가 휘는 등의 변형이 일어나지 않도록 할 수 있다.
코어 패턴을 형성하는 공정을 구체적으로 설명하면, 우선, 메탈 코어의 일면에 코어 패턴과 상응하도록 에칭 레지스트층을 형성할 수 있다. 즉, 메탈 코어의 일면에 예를 들어, 드라이 필름(dry film)과 같은, 에칭 레지스트층을 형성하고, 포토 리소그래피 방식에 의해, 메탈 코어에 코어 패턴과 상응하도록 에칭 레지스트층을 선택적으로 노광 및 현상을 할 수 있다.
이어서, 에칭 레지스트층이 형성되는 영역을 제외한 메탈 코어의 일면을 에칭할 수 있다. 즉, 에칭액을 도포하여, 에칭 레지스트층이 형성되는 영역을 제외한 메탈 코어의 일면을 일부분씩 반복적으로 에칭할 수 있다.
메탈 코어의 많은 양을 한번에 에칭하는 경우, 코어 패턴의 상단과 하단 사이에 큰 에칭 편차가 발생하게 되므로, 이를 방지하기 위하여, 메탈 코어의 일면을 일부분씩 에칭하는 과정을 반복적으로 수행할 수 있는 것이다.
다음으로, 메탈 코어의 일면에 절연층(110)(절연층(110)의 타면에는 전도층이 형성)을 형성할 수 있다. 메탈 코어의 일면에 예를 들어, 프리프레그(prepreg)와 같은 절연층(110)을 형성함으로써, 코어 패턴 사이를 충전시켜 코어 패턴을 절연층(110)의 내부에 매립시킬 수 있다.
또한, 절연층(110)의 타면에는 전도층이 형성될 수 있으므로, 이후, 절연층(110)의 타면에 회로 패턴(160)을 형성할 시에, 전해도금을 이용할 수 있어, 보다 용이하게 회로 패턴(160)을 형성할 수 있다.
다음으로, 절연층(110)의 일면이 노출되도록 메탈 코어를 제거하여 코어 패턴에 상응하는 회로 패턴(140) 및 제1 방열체(120)를 형성할 수 있다. 지지층을 제거하고, 메탈 코어의 타면을 에칭에 의하여 제거함으로써, 절연층(110)의 일면이 노출되도록 함과 동시에, 절연층(110)에 매립되는 회로 패턴(140) 및 제1 방열체(120)를 형성할 수 있다.
제2 방열체(130)는, 제1 방열체(120)의 일면에 절연층(110)의 타면으로 노출되도록 형성되어 전자소자가 실장될 수 있다. 제2 방열체(130)의 사이즈는 전자소자의 사이즈와 같거나 그보다 클 수 있으므로, 보다 효과적으로 인쇄회로기판(100)에 실장되는 전자소자의 열을 흡수하여 제2 방열체(130)를 통해 외부로 방출시킬 수 있다.
회로 패턴(160)은, 절연층(110)의 타면에 형성될 수 있고, 비아(150)를 통해 회로 패턴(140)과 전기적으로 연결될 수 있다. 또한, 회로 패턴(160)의 일부는 전자소자와 전기적으로 연결되는 본딩 패드(bonding pad)일 수 있으므로, 이 본딩 패드에는 솔더링을 위한 니켈층(175) 및 금층(180)이 형성될 수 있다.
비아(150)는, 절연층(110)에 형성되어 회로 패턴(140, 160)을 전기적으로 연결시킬 수 있다. 전술한 바와 같이, 회로 패턴(140)은 절연층(110)의 일면에 매립되도록 형성될 수 있으므로, 절연층(110)에 블라인드(blind) 형태로 비아(150)를 형성함으로써 용이하게 스택 비아 구조를 구현할 수 있으며, 결과적으로, 인쇄회로기판(100)의 제1 방열체(120) 상에 전자소자가 실장되어 전자소자 패키지가 형성되는 경우, 단위 전자 패키지의 사이즈를 축소시킬 수 있다.
제2 방열체(130), 비아(150) 및 회로 패턴(160)은 세미 에디티브(semi-additive) 공정을 이용하여 동시에 형성될 수 있으며, 다음과 같이 나누어 설명할 수 있다.
우선, 절연층(110)의 타면에 제1 방열체(120) 및 회로 패턴(140)의 일부가 노출되도록 방열 홈(135) 및 비아 홀(155)을 형성할 수 있다. 레이저 드릴(laser drill)을 이용하여 절연층(110)의 일부를 제거함으로써, 절연층(110)의 타면에 방열 홈(135) 및 비아 홀(155)이 형성될 수 있으며, 이에 따라, 제1 방열체(120)의 일면과 회로 패턴(140)의 일부가 외부로 노출될 수 있다.
이 때, 절연층(110)의 타면에는 전도층이 형성될 수 있으므로, 절연층(110)과 함께 이와 상응하는 전도층의 일부도 제거할 수 있다.
이어서, 절연층(110)의 타면에 방열 홈(135), 비아 홀(155) 및 회로 패턴(160)이 형성될 영역이 노출되도록 도금 레지스트층을 형성할 수 있다. 절연층(110)의 타면 상에, 즉, 절연층(110)에 형성된 전도층의 일면에, 예를 들어, 드라이 필름과 같은 도금 레지스트층을 형성하고, 포토 리소그래피 공정에 의하여 이를 선택적으로 노광 및 현상하여, 방열 홈(135), 비아 홀(155) 및 회로 패턴(160)이 형성될 영역을 노출시킬 수 있으며, 이에 따라, 노출된 영역을 도금하여 도금층이 형성될 수 있다.
이후에, 도금 레지스트층이 형성되는 영역을 제외한 절연층(110)의 타면에 도금층을 형성할 수 있다. 즉, 절연층(110)의 타면 중, 도금 레지스트층이 형성되지 않은 영역에, 구리와 같은 전도성 물질을 도금하여, 도금층이 형성될 수 있는 것이다.
이 때, 전술한 바와 같이, 절연층(110)의 타면에는 전도층이 형성될 수 있으므로, 회로 패턴(160)이 형성될 영역에는 전해도금에 의하여 도금층이 형성될 수도 있으며, 도금 레지스트층이 형성되기 이전에, 방열 홈(135) 및 비아 홀(155)에 시드층을 형성하는 경우에는, 방열 홈(135) 및 비아 홀(155)에도 전해도금에 의하여 용이하게 도금층을 형성할 수 있다.
이어서, 도금층의 표면 및 도금층이 형성되는 영역을 제외한 전도층을 제거할 수 있다. 도금 후에는 도금 레지스트층을 잔류물이 남지 않도록 제거할 수 있으며, 이후, 플래시 에칭(flash etching)으로, 도금층의 표면 및 전도층을 함께 제거함에 따라, 전도층 일부(132)와 도금층 일부(134)로 이루어진 제2 방열체(130), 전도층 일부(162)와 도금층 일부(164)로 이루어진 미세한 회로 패턴(160), 및 비아(150)를 형성할 수 있다.
이에 따라, 종래 서브트렉티브(subtractive) 공정과 같이, 외층에 형성된 구리층을 에칭하여 회로 패턴을 형성하는 경우에 비하여 보다 미세한 회로 패턴(160)을 형성할 수 있다.
솔더 레지스트층(170)은, 회로 패턴(140, 160) 중 범프 패드 및 본딩 패드가 될 부분, 제1 방열체(120) 및 제2 방열체(130)를 제외한 절연층(110)의 표면에 형 성될 수 있으며, 이 부분에 니켈층(175) 및 금층(180)을 형성함으로써, 본딩 패드와 전자소자 및 범프 패드와 다른 인쇄회로기판(100) 간의 솔더링을 보다 용이하게 할 수 있고, 전자소자로부터의 열전달을 용이하게 할 수 있다.
도 2는 본 발명의 다른 측면에 따른 인쇄회로기판 제조 방법의 일 실시예를 나타낸 순서도이고, 도 3 내지 도 12는 본 발명의 다른 측면에 따른 인쇄회로기판 제조 방법 일 실시예의 각 공정을 나타낸 단면도이다.
도 2 내지 도 12를 참조하면, 인쇄회로기판(200), 메탈 코어(202, 202'), 코어 패턴(208), 지지층(204), 에칭 레지스트층(206), 절연층(210, 210'), 전도층(215, 215'), 제1 방열체(220), 회로 패턴(240), 방열 홈(235), 비아 홀(255), 도금 레지스트층(285), 도금층(290), 제2 방열체(230), 비아(250), 솔더 레지스트층(270), 니켈층(275), 금층(280)이 도시되어 있다.
본 실시예에 따르면, 에디티브 또는 세미 에디티브 방식을 이용함으로써, 미세한 회로 패턴(260)을 형성할 수 있고, 단순한 공정으로 큰 부피의 방열체 및 스택 비아 구조를 형성할 수 있는 인쇄회로기판(200) 제조 방법이 제시된다.
먼저, 도 3 및 도 4와 같이, 메탈 코어(202)(타면에는 지지층(204)이 형성)의 일면에 코어 패턴(208)을 형성한다(S210). 메탈 코어(202)는 열전도성이 높은 구리와 같은 물질로 이루어질 수 있으며, 타면에는 지지층(204)이 형성되어, 메탈 코어(202) 일면을 많은 양 에칭 하더라도, 메탈 코어(202)가 휘는 등의 변형이 일어나지 않도록 할 수 있다.
코어 패턴(208)을 형성하는 공정은 다음과 같이, 나누어 설명할 수 있다.
우선, 도 3과 같이, 메탈 코어(202)의 일면에 코어 패턴(208)과 상응하도록 에칭 레지스트층(206)을 형성한다(S212). 즉, 메탈 코어(202)의 일면에 예를 들어, 드라이 필름과 같은, 에칭 레지스트층을 형성하고, 포토 리소그래피 방식에 의해, 메탈 코어(202)에 코어 패턴(208)과 상응하도록 에칭 레지스트층(206)을 선택적으로 노광 및 현상을 할 수 있다.
이어서, 도 4와 같이, 에칭 레지스트층(206)이 형성되는 영역을 제외한 메탈 코어(202')의 일면을 에칭한다(S214). 즉, 에칭액을 도포하여, 에칭 레지스트층(206)이 형성되는 영역을 제외한 메탈 코어(202')의 일면을 일부분씩 반복적으로 에칭할 수 있다.
메탈 코어(202')의 많은 양을 한번에 에칭하는 경우, 코어 패턴(208)의 상단과 하단의 사이에 큰 에칭 편차 발생하게 되므로, 이를 방지하기 위하여, 메탈 코어(202')의 일면을 일부분씩 에칭하는 과정을 반복적으로 수행할 수 있는 것이다.
다음으로, 도 5와 같이, 메탈 코어(202')의 일면에 절연층(210)(절연층(210)의 타면에는 전도층(215)이 형성)을 형성한다(S220). 메탈 코어(202')의 일면에 예를 들어, 프리프레그와 같은 절연층(210)을 형성함으로써, 코어 패턴(208) 사이를 충전시켜 코어 패턴(208)을 절연층(210)의 내부에 매립시킬 수 있다.
또한, 절연층(210)의 타면에는 전도층(215)이 형성될 수 있으므로, 이후, 절연층(210)의 타면에 회로 패턴(260)을 형성할 시에, 전해도금을 이용할 수 있어, 보다 용이하게 회로 패턴(260)을 형성할 수 있다.
다음으로, 도 6과 같이, 절연층(210)의 일면이 노출되도록 메탈 코어(202')를 제거하여 코어 패턴(208)에 상응하는 회로 패턴(240) 및 제1 방열체(220)를 형성한다(S230). 지지층(204)을 제거하고, 메탈 코어(202)의 타면을 에칭에 의하여 제거함으로써, 절연층(210)의 일면이 노출되도록 함과 동시에, 절연층(210)에 매립되는 회로 패턴(240) 및 제1 방열체(220)를 형성할 수 있다.
전술한 공정에 의하여 형성되는 제1 방열체(220)는, 절연층(210)에 절연층(210)의 일면으로 노출되도록 수용되어 전자소자의 열을 외부로 방출할 수 있다. 제1 방열체(220)의 사이즈(size)는 전자소자의 사이즈와 같거나 그보다 클 수 있으므로, 보다 효과적으로 인쇄회로기판(200)에 실장되는 전자소자의 열을 외부로 방출시킬 수 있다.
또한, 회로 패턴(240)은, 절연층(210)에 절연층(210)의 일면으로 노출되도록 매립될 수 있다. 회로 패턴(240)이 절연층(210)의 일면에 매립되고, 이 회로 패턴(240)의 일부와 전기적으로 연결되도록 비아(250)를 형성함으로써, 스택 비아 구조를 용이하게 구현할 수 있으므로, 인쇄회로기판(200)에 전자소자가 실장되어 전자소자 패키지가 될 경우에, 단위 전자소자 패키지의 사이즈를 줄일 수 있다.
또한, 회로 패턴(240)의 일부는 다른 인쇄회로기판(200)과의 전기적 연결을 위한 범프 패드일 수 있으며, 이 회로 패턴(240)의 일부에는 솔더링을 위한 니켈층(275) 및 금층(280)이 형성될 수 있다.
다음으로, 도 7 내지 도 10과 같이, 제1 방열체(220)의 일면에 절연층(210')의 타면으로 노출되도록 제2 방열체(230)를 형성한다(S240). 세미 에디티브 공정을 이용하여 제2 방열체(230), 비아(250) 및 미세한 회로 패턴(260)을 동시에 형성할 수 있으며, 제2 방열체(230)에는 전자소자가 실장되어 전자소자에서 발생되는 열이 제2 방열체(230)에서 제1 방열체(220)로 전달되어 외부로 방출될 수 있다.
이때, 제2 방열체(230)의 사이즈는, 전자소자의 사이즈와 같거나, 그보다 크게 형성될 수 있어, 보다 효과적으로 전자소자의 열이 외부로 방출될 수 있다.
제2 방열체(230), 비아(250) 및 회로 패턴(260)을 형성하는 공정은 다음과 같이 나누어 설명할 수 있다.
우선, 도 7과 같이, 절연층(210')의 타면에 제1 방열체(220)가 노출되도록 방열 홈(235)을 형성한다(S242). 절연층(210')의 타면에 방열 홈(235)이 형성될 수 있으며, 이에 따라, 제1 방열체(220)의 일면이 외부로 노출될 수 있다.
방열 홈(235)은, 레이저 드릴을 이용하여 절연층(210')의 일부를 제거함으로써 형성될 수 있으며, 이 때, 절연층(210')의 타면에는 전도층(215')이 형성될 수 있으므로, 절연층(210')와 함께 이와 상응하는 전도층(215')의 일부도 제거할 수 있다.
또한, 회로 패턴(240, 260)을 전기적으로 연결시키는 비아(250)를 형성하기 위하여, 절연층(210')의 타면에 비아 홀(255)을 형성할 수도 있으며, 방열 홈(235)과 마찬가지로 비아(250)홀에 상응하는 전도층(215')의 일부도 함께 제거할 수 있다.
이어서, 도 8과 같이, 절연층(210')의 타면에 방열 홈(235)이 노출되도록 도금 레지스트층(285)을 형성한다(S244). 절연층(210')의 타면 상에, 즉, 절연 층(210')에 형성된 전도층(215')의 일면에, 예를 들어, 드라이 필름과 같은 도금 레지스트층(285)을 형성하고, 포토 리소그래피 공정에 의하여 이를 선택적으로 노광 및 현상하여, 방열 홈(235), 비아 홀(255) 및 회로 패턴(260)이 형성될 영역을 노출시킬 수 있으며, 이에 따라, 노출된 영역을 도금하여 도금층(290)이 형성될 수 있다.
이후에, 도 9와 같이, 도금 레지스트층(285)이 형성되는 영역을 제외한 절연층(210')의 타면에 도금층(290)을 형성한다(S246). 즉, 절연층(210')의 타면 중, 도금 레지스트층(285)이 형성되지 않은 영역에, 구리와 같은 전도성 물질을 도금하여, 도금층(290)이 형성될 수 있는 것이다.
이 때, 전술한 바와 같이, 절연층(210')의 타면에는 전도층(215')이 형성될 수 있으므로, 회로 패턴(260)이 형성될 영역에는 전해도금에 의하여 도금층(290)이 형성될 수도 있으며, 도금 레지스트층(285)이 형성되기 이전에, 방열 홈(235) 및 비아 홀(255)에 시드층을 형성하는 경우에는, 방열 홈(235) 및 비아 홀(255)에도 전해도금에 의하여 용이하게 도금층(290)을 형성할 수 있다.
이어서, 도 10과 같이, 도금층(290)의 표면 및 도금층(290)이 형성되는 영역을 제외한 전도층(215')을 제거한다(S248). 도금 후에는 도금 레지스트층(285)을 잔류물이 남지 않도록 제거할 수 있으며, 이후, 플래시 에칭으로, 도금층(290)의 표면 및 전도층(215')을 함께 제거함에 따라, 전도층(215') 일부(232)와 도금층(290) 일부(234)로 이루어진 제2 방열체(230), 전도층(215') 일부(262)와 도금층(290) 일부(264)로 이루어진 미세한 회로 패턴(260), 및 비아(250)를 형성할 수 있다.
이에 따라, 종래 서브트렉티브 공정과 같이, 외층에 형성된 구리층을 에칭하여 회로 패턴을 형성하는 경우에 비하여 보다 미세한 회로 패턴(260)을 형성할 수 있다.
전술한 공정에 의해 형성되는 제2 방열체(230)는, 제1 방열체(220)의 일면에 절연층(210')의 타면으로 노출되도록 형성되어 전자소자가 실장될 수 있으며, 회로 패턴(260)은, 절연층(210')의 타면에 형성될 수 있고, 비아(250)를 통해 회로 패턴(240)과 전기적으로 연결될 수 있고, 회로 패턴(260)의 일부는 전자소자와 전기적으로 연결되는 본딩 패드일 수 있으므로, 이 본딩 패드에는 솔더링을 위한 니켈층(275) 및 금층(280)이 형성될 수 있다.
또한, 비아(250)는, 절연층(210')에 형성되어 회로 패턴(240, 260)을 전기적으로 연결시킬 수 있다. 전술한 바와 같이, 회로 패턴(240)이 절연층(210')의 일면에 매립되도록 형성될 수 있으므로, 절연층(210')에 블라인드(blind) 형태로 비아(250)를 형성함으로써 용이하게 스택 비아 구조를 구현할 수 있으며, 결과적으로, 인쇄회로기판(200)의 제1 방열체(220) 상에 전자소자가 실장되어 전자소자 패키지가 형성되는 경우, 단위 전자 패키지의 사이즈를 축소시킬 수 있다.
마지막으로, 도 11과 같이, 솔더 레지스트층(270)을 형성하고(S250), 니켈층(275) 및 금층(280)을 형성한다(S260). 절연층(210')의 표면에 제1 방열체(220), 제2 방열체(230) 및 회로 패턴(240, 260)을 커버하도록 솔더 레지스트층(270)을 형성하고, 포토 리소그래피에 의하여 회로 패턴(240, 260)의 본딩 패드 부분 및 범프 패드 부분, 제1 방열체(220) 및 제2 방열체(230)를 노출시킬 수 있으며, 회로 패턴(240, 260)의 본딩 패드 부분 및 범프 패드 부분, 제1 방열체(220) 및 제2 방열체(230)에 니켈층(275) 및 금층(280)을 형성하여 솔더링을 용이하게 할 수 있고, 전자소자로부터의 열전달을 용이하게 할 수 있다.
전술한 실시예 외의 많은 실시예들이 본 발명의 특허청구범위 내에 존재한다.
도 1은 본 발명의 일 측면에 따른 인쇄회로기판의 일 실시예를 나타낸 단면도.
도 2는 본 발명의 다른 측면에 따른 인쇄회로기판 제조 방법의 일 실시예를 나타낸 순서도.
도 3 내지 도 12는 본 발명의 다른 측면에 따른 인쇄회로기판 제조 방법 일 실시예의 각 공정을 나타낸 단면도.
<도면의 주요 부분에 대한 부호의 설명>
100: 인쇄회로기판 110: 절연층
120: 제1 방열체 135: 방열 홈
130: 제2 방열체 140, 160: 회로 패턴
155: 비아 홀(via hole) 150: 비아(via)
170: 솔더 레지스트층(solder resist layer)
175: 니켈층(Ni layer) 180: 금층(Au layer)

Claims (10)

  1. 전자소자의 열을 외부로 방출하는 인쇄회로기판으로서,
    절연층과;
    상기 절연층에 상기 절연층의 일면으로 노출되도록 수용되어 상기 전자소자의 열을 외부로 방출하는 제1 방열체와;
    상기 제1 방열체의 일면에 상기 절연층의 타면으로 노출되도록 형성되어 상기 전자소자가 실장되는 제2 방열체를 포함하는 인쇄회로기판.
  2. 제1항에 있어서,
    상기 제1 방열체 및 상기 제2 방열체의 사이즈(size)는 각각 상기 전자소자의 사이즈 이상인 것을 특징으로 하는 인쇄회로기판.
  3. 제1항에 있어서,
    상기 절연층에 상기 절연층의 일면으로 노출되도록 매립되는 회로 패턴을 더 포함하는 인쇄회로기판.
  4. 전자소자의 열을 외부로 방출하는 인쇄회로기판을 제조 하는 방법으로서,
    메탈 코어(metal core)의 일면에 코어 패턴을 형성하는 단계;
    상기 메탈 코어의 일면에 절연층을 형성하는 단계;
    상기 절연층의 일면이 노출되도록 상기 메탈 코어를 제거하여 상기 코어 패턴에 상응하는 제1 방열체를 형성하는 단계; 및
    상기 제1 방열체의 일면에 상기 절연층의 타면으로 노출되도록 제2 방열체를 형성하는 단계를 포함하는 인쇄회로기판 제조 방법.
  5. 제4항에 있어서,
    상기 메탈 코어의 타면에는 지지층이 형성되는 것을 특징으로 하는 인쇄회로기판 제조 방법.
  6. 제4항에 있어서,
    상기 코어 패턴을 형성하는 단계는,
    상기 메탈 코어의 일면에 상기 코어 패턴과 상응하도록 에칭 레지스트층을 형성하는 단계; 및
    상기 에칭 레지스트층이 형성되는 영역을 제외한 상기 메탈 코어의 일면을 에칭하는 단계를 포함하는 것을 특징으로 하는 인쇄회로기판 제조 방법.
  7. 제6항에 있어서,
    상기 메탈 코어의 일면을 에칭하는 단계는,
    상기 에칭 레지스트층이 형성되는 영역을 제외한 상기 메탈 코어의 일면을 일부분씩 반복적으로 에칭하는 단계인 것을 특징으로 하는 인쇄회로기판 제조 방법.
  8. 제4항에 있어서,
    상기 제1 방열체를 형성하는 단계는,
    상기 절연층의 일면이 노출되도록 상기 메탈 코어를 제거하여 상기 코어 패턴에 상응하는 회로 패턴 및 제1 방열체를 형성하는 단계인 것을 특징으로 하는 인쇄회로기판 제조 방법.
  9. 제4항에 있어서,
    상기 제2 방열체를 형성하는 단계는,
    상기 절연층의 타면에 상기 제1 방열체가 노출되도록 방열 홈을 형성하는 단계;
    상기 절연층의 타면에 상기 방열 홈이 노출되도록 도금 레지스트층을 형성하는 단계; 및
    상기 도금 레지스트층이 형성되는 영역을 제외한 상기 절연층의 타면에 도금층을 형성하는 단계를 포함하는 것을 특징으로 하는 인쇄회로기판 제조 방법.
  10. 제9항에 있어서,
    상기 절연층의 타면에는 전도층이 형성되고,
    상기 도금층을 형성하는 단계 이후에,
    상기 도금층의 표면 및 상기 도금층이 형성되는 영역을 제외한 상기 전도층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 인쇄회로기판 제조 방법.
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