KR20090045440A - 반도체 소자의 형성 방법 - Google Patents

반도체 소자의 형성 방법 Download PDF

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KR20090045440A
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Abstract

본 발명은 반도체 소자의 형성 방법에 관한 것으로, 커패시터의 높이(Height)가 증가함에 따라 커패시터 패턴의 쓰러짐(Pattern Collapse) 문제를 해결하기 위하여, 무 크롬 위상 반전 마스크(Chromeless Phase Shift Mask) 공정 및 네거티브 감광막(Negative Photo Resist)을 이용하여 미세 스페이스 패턴을 형성함으로써, 커패시터의 쓰러짐을 방지하고, 반도체 소자의 공정 수율, 제품 개발의 완성도 및 TAT(Turn Around Time)를 향상시킬 수 있도록 하는 발명에 관한 것이다.

Description

반도체 소자의 형성 방법 {The Method for Manufacturing Semiconductor Device}
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 형성 방법의 문제점을 도시한 사진도.
도 2는 본 발명에 따른 노광마스크의 레이아웃도.
도 3은 본 발명에 따른 A-A' 절단면을 도시한 노광마스크의 단면도.
도 4는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도.
도 5는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 평면도.
<도면의 주요 부분에 대한 부호 설명>
100, 200, 500: 하부 전극
210, 300: 무 크롬 위상반전마스크(Chromeless Phase Shift Mask)
400: 반도체 기판
410, 510: 감광막 패턴
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 커패시터의 높 이(Height)가 증가함에 따라 커패시터 패턴의 쓰러짐(Pattern Collapse) 문제를 해결하기 위하여, 무 크롬 위상 반전 마스크(Chromeless Phase Shift Mask) 공정 및 네거티브 감광막(Negative Photo Resist)을 이용하여 미세 스페이스 패턴을 형성함으로써, 커패시터의 쓰러짐을 방지하고, 반도체 소자의 공정 수율, 제품 개발의 완성도 및 TAT(Turn Around Time)를 향상시킬 수 있도록 하는 발명에 관한 것이다.
현재 반도체 소자의 메모리 소자 수요가 급증함에 따라 고용량의 커패시터(Capacitor)를 얻기 위한 다양한 기술들이 제안되고 있다.
커패시터는 저장 전극(Storage Node)용 하부 전극과 플레이트 전극용 상부 전극 사이에 유전체막(Dielectric)이 개재된 구조를 가진다. 커패시터의 정전용량은 전극 표면적과 유전체막의 유전율에 비례하며, 전극들 간의 간격, 즉 유전체막의 두께에 반비례한다.
따라서, 정전용량이 높은 커패시터를 제조하기 위하여 유전율이 큰 유전체막을 사용하는 방법, 유전체막의 두께를 줄이는 방법, 하부 전극 표면적을 확대시키는 방법, 또는 전극들 간의 거리를 축소시키는 방법 등이 개발되었다.
하지만, 반도체 메모리 소자의 집적도의 증가로 소자 크기가 점차 감소함에 따라, 충분한 정전용량을 확보할 수 있는 커패시터를 제조하는 것이 점점 어려워졌다.
이에, 하부 전극의 구조를 개선하는 연구가 꾸준히 이루어지고 있으며, 그 해결책으로, 3차원 구조를 가지는 콘케이브형(Concave Type) 또는 실린더형(Cylinder Type) 커패시터가 개발되었다.
최근에는 내부 면적만 노드 면적으로 사용하는 콘케이브형 커패시터보다는 내부 면적은 물론 외부 면적까지도 노드 S면적으로 사용하는 실린더형 커패시터를 더욱 선호하는 추세이다.
이로 인해 커패시터의 용량은 증가 하지만 커패시터의 높이(Height)가 증가함에 따라 커패시터의 리닝(Leaning) 및 뽑힘 등의 기술적 문제가 지속적으로 발생하고 있다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 형성 방법의 문제점을 도시한 사진도이다.
도 1a를 참조하면, 상기 '도 1a'는 고 종횡비(High Aspect Ratio)에 따른 하부 전극 패턴의 정상적인 모습을 도시한 사진이다.
도 1b를 참조하면, 상기 '도 1b'는 고 종횡비(High Aspect Ratio)에 따른 하부 전극 패턴의 불량 모습을 도시한 사진으로, 'B'와 같이 하부 전극 사이에 빈 공간들은 뽑힘 불량을 보여주는 것이다.
도 1c를 참조하면, 상기 '도 1c'는 'C'와 같이 하부 전극 간에 서로 기울어진 상태를 보여주고 있다.
상기 결과로 인해 하부 전극 간에 서로 맞붙게 되어 하부 전극 브릿지 페일(Bridge Fail)이 발생하게 되는 문제점이 발생하고 있다.
본 발명은 무 크롬 위상 반전 마스크(Chromeless Phase Shift Mask) 공정 및 네거티브 감광막(Negative Photo Resist)을 이용하여 미세 스페이스 패턴을 형성함 으로써, 커패시터의 쓰러짐을 방지하고, 반도체 소자의 공정 수율, 제품 개발의 완성도 및 TAT(Turn Around Time)를 향상시킬 수 있는 반도체 소자의 형성 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자의 형성 방법은,
하부 전극을 포함하는 반도체 기판 상부에 감광막을 형성하는 단계 및
상기 감광막을 바둑판 형태의 노광 마스크로 노광 및 현상하여 감광막 패턴을 형성하는 것을 특징으로 한다.
여기서, 상기 노광 마스크는 무 크롬 위상 반전 마스크(Chromeless Phase Shift Mask)인 것과,
상기 감광막 패턴은 네거티브 감광막(Negative Photo Resist)을 이용하여 형성하는 것과,
상기 감광막 패턴은 이웃하는 하부 전극을 연결하는 교차형 패턴으로 형성하는 것과,
상기 감광막 패턴은 라인 형태로 좌, 우 정렬된 하부 전극의 상, 하, 좌, 우 간에 위치한 라인 형태의 스페이스 교번으로 형성하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부한 도면을 참조하여 설명한다.
또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과 장 된 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급된 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나, 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
또한 명세서 전체에 걸쳐서 동일한 참조번호가 표시된 부분은 동일한 구성요소들을 나타낸다.
도 2는 본 발명에 따른 노광 마스크의 레이아웃도를 도시한 것이다.
도 2를 참조하면, 반도체 기판상에 서로 엇갈리게 상, 하, 좌, 우 사방으로 정렬된 하부 전극 상부에 바둑판 형태의 노광 마스크(200)를 도시한 것이다.
노광 마스크(200)는 투명 기판(220) 상에 높낮이가 바둑판 형태로 다른 트렌치 패턴(230)을 하부 전극 영역(210) 상에 도시한 것이다.
이때, 노광 마스크(200)는 서로 이웃하는 4개 하부 전극 영역(210)의 일부 측벽에 중첩된 패드(Pad) 형태의 트렌치 패턴(230)을 투명 기판(220) 상에 형성한 것이다.
노광 마스크(200)는 무 크롬 위상 반전 마스크(Chromeless Phase Shift Mask)인 것이 바람직하다.
도 3은 본 발명에 따른 A-A' 절단면을 도시한 노광마스크의 단면도를 도시한 것이다.
도 3을 참조하면, 투명 기판(Qz, 320)은 90도의 위상 반전이 일어나는 두께로 식각되어 트렌치 패턴(330)이 형성되는 단면도를 도시한 것이다.
도 4는 본 발명에 따라 형성된 반도체 소자를 도시한 단면도이다.
도 4를 참조하면, 하부 전극을 포함한 반도체 기판(400) 상에 감광막(미도시)을 형성한다.
무 크롬 위상 반전 마스크(Chromeless Phase Shift Mask)를 이용한 노광 및 현상 공정으로 상기 '도 2'의 석영기판(Qz)에 90도의 위상 반전이 일어나는 경계 부를 통한 반도체 기판 상부에 감광막 패턴(410)을 형성한다.
이때, 감광막 패턴(410)은 네거티브 감광막(Negative Photo Resist)으로 형성하는 것이 바람직하다.
도 5는 본 발명에 따라 형성된 반도체 소자를 도시한 평면도이다.
도 5를 참조하면, 하부 전극(500), 감광막 패턴(510)을 도시한 것이다.
하부 전극(500)은 반도체 기판(미도시) 상에 서로 엇갈리게 상, 하, 좌, 우 사방으로 정렬시켜 형성하고,
감광막 패턴(510)은 라인 형태로 좌, 우 정렬된 하부 전극의 상, 하, 좌, 우 간에 위치한 라인 형태의 스페이스 교번으로 형성하여 상기 하부 전극(500)을 지지한다.
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 커패시터의 높이(Height)가 증가함에 따라 커패시터 패턴의 쓰러짐(Pattern Collapse) 문제를 해결하기 위하여, 무 크롬 위상 반전 마스크(Chromeless Phase Shift Mask) 공정 및 네거티브 감광막(Negative Photo Resist)을 이용하여 미세 스페이스 패턴을 형성함으로써, 커패시터의 쓰러짐을 방지하고, 반도체 소자의 공정 수율, 제품 개발의 완 성도 및 TAT(Turn Around Time)를 향상시킬 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (5)

  1. 하부 전극을 포함하는 반도체 기판 상부에 감광막을 형성하는 단계;
    상기 감광막을 바둑판 형태의 노광 마스크로 노광 및 현상하여 감광막 패턴을 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  2. 제 1 항에 있어서,
    상기 노광 마스크는 무 크롬 위상 반전 마스크(Chromeless Phase Shift Mask)인 것을 특징으로 하는 반도체 소자의 형성 방법.
  3. 제 1 항에 있어서,
    상기 감광막 패턴은 네거티브 감광막(Negative Photo Resist)을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  4. 제 1 항에 있어서,
    상기 감광막 패턴은 이웃하는 하부 전극을 연결하는 교차형 패턴으로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  5. 제 1 항에 있어서,
    상기 감광막 패턴은 라인 형태로 좌, 우 정렬된 하부 전극의 상, 하, 좌, 우 간에 위치한 라인 형태의 스페이스 교번으로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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* Cited by examiner, † Cited by third party
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