KR20090037340A - 반도체 처리용 성막 장치 및 그 사용 방법 - Google Patents

반도체 처리용 성막 장치 및 그 사용 방법 Download PDF

Info

Publication number
KR20090037340A
KR20090037340A KR1020080099370A KR20080099370A KR20090037340A KR 20090037340 A KR20090037340 A KR 20090037340A KR 1020080099370 A KR1020080099370 A KR 1020080099370A KR 20080099370 A KR20080099370 A KR 20080099370A KR 20090037340 A KR20090037340 A KR 20090037340A
Authority
KR
South Korea
Prior art keywords
gas
reaction chamber
film
film forming
reaction tube
Prior art date
Application number
KR1020080099370A
Other languages
English (en)
Other versions
KR101149097B1 (ko
Inventor
노부따께 노데라
쥰 사또오
마사노부 마쯔나가
가즈히데 하세베
Original Assignee
도쿄엘렉트론가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도쿄엘렉트론가부시키가이샤 filed Critical 도쿄엘렉트론가부시키가이샤
Publication of KR20090037340A publication Critical patent/KR20090037340A/ko
Application granted granted Critical
Publication of KR101149097B1 publication Critical patent/KR101149097B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/4401—Means for minimising impurities, e.g. dust, moisture or residual gas, in the reaction chamber
    • C23C16/4405—Cleaning of reactor or parts inside the reactor by using reactive gases
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/34—Nitrides
    • C23C16/345—Silicon nitride
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45519—Inert gas curtains
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/318—Inorganic layers composed of nitrides
    • H01L21/3185—Inorganic layers composed of nitrides of siliconnitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02211—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Vapour Deposition (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

반응실 내에서 피처리 기판 상에 박막을 형성하기 위한 반도체 처리용 성막 장치의 사용 방법은 성막에 기여하는 성막 가스를 공급하는 성막 가스 공급계로부터 상기 반응실을 통해 배기계에 이르는 가스 경로의 소정 영역에 퇴적된 부생성물막을 제거하기 위해, 상기 반응실 내에 상기 피처리 기판을 수납하지 않은 상태로, 상기 소정 영역에 상기 부생성물막을 에칭하는 클리닝 가스를 공급하여 활성화하면서 상기 부생성물막을 에칭하는 에칭 공정과, 상기 클리닝 가스의 공급을 정지하여 상기 소정 영역이 존재하는 공간을 상기 배기계에 의해 배기하는 배기 공정을 교대로 복수회 반복함으로써 클리닝 처리를 행한다.
반도체 처리용 성막 장치, 클리닝 가스, 성막 가스, 배기계, 부생성물막

Description

반도체 처리용 성막 장치 및 그 사용 방법 {FILM FORMATION APPARATUS FOR SEMICONDUCTOR PROCESS AND METHOD FOR USING SAME}
본 발명은 반도체 웨이퍼 등의 피처리 기판 상에 실리콘 질화막 등의 박막을 형성하는 반도체 처리용 성막 장치 및 그 사용 방법에 관한 것이다. 여기서, 반도체 처리라 함은, 웨이퍼나 LCD(Liquid Crystal Display)와 같은 FPD(Flat Panel Display)용 글래스 기판 등의 피처리 기판 상에 반도체층, 절연층, 도전층 등을 소정의 패턴으로 형성함으로써, 상기 피처리 기판 상에 반도체 디바이스나, 반도체 디바이스에 접속되는 배선, 전극 등을 포함하는 구조물을 제조하기 위해 실시되는 다양한 처리를 의미한다.
반도체 디바이스의 제조 공정에서는 CVD(Chemical Vapor Deposition) 등의 처리에 의해, 피처리 기판, 예를 들어 반도체 웨이퍼 상에 실리콘 질화막, 실리콘 산화막 등의 박막을 형성하는 처리가 행해진다. 이와 같은 성막 처리에서는, 예를 들어 이하와 같이 하여 반도체 웨이퍼 상에 박막이 형성된다.
우선, 열처리 장치의 반응관(반응실) 내를 히터에 의해 소정의 로드 온도로 가열하여, 복수매의 반도체 웨이퍼를 수용한 웨이퍼 보트를 로드한다. 다음에, 반 응관 내를 히터에 의해 소정의 처리 온도로 가열하는 동시에, 배기 포트로부터 반응관 내의 가스를 배기하여, 반응관 내를 소정의 압력으로 감압한다.
다음에, 반응관 내를 소정의 온도 및 압력으로 유지하면서(배기를 계속하면서), 가스 공급 라인으로부터 반응관 내로 성막 가스를 공급한다. 예를 들어, CVD에서는 반응관 내에 성막 가스가 공급되면, 성막 가스가 열반응을 일으켜 반응 생성물이 생성된다. 반응 생성물은 반도체 웨이퍼의 표면에 퇴적되어, 반도체 웨이퍼의 표면에 박막이 형성된다.
성막 처리에 의해 생성되는 반응 생성물은 반도체 웨이퍼의 표면뿐만 아니라, 예를 들어 반응관의 내면이나 각종 지그 등에도 부생성물막으로서 퇴적(부착)된다. 부생성물막이 반응관 내 등에 부착된 상태로 성막 처리를 계속해서 행하면, 반응관 등을 구성하는 석영과 부생성물막과의 열팽창률의 차이에 의해 발생하는 응력에 의해 석영이나 부생성물막이 부분적으로 박리된다. 이에 의해 파티클이 발생하여, 제조되는 반도체 디바이스의 수율을 저하시키거나, 혹은 처리 장치의 부품을 열화시키는 원인이 된다.
이로 인해, 성막 처리를 복수회 행한 후, 반응관 내의 클리닝이 행해진다. 이 클리닝에서는 히터에 의해 소정의 온도로 가열된 반응관 내에 클리닝 가스, 예를 들어 불소와 할로겐 함유 산성 가스의 혼합 가스가 공급된다. 반응관의 내면 등에 부착된 부생성물막은 클리닝 가스에 의해 드라이 에칭되어 제거된다(예를 들어, 일본 특허 출원 공개 평3-293726호 공보 참조). 그러나, 후술하는 바와 같이, 본 발명자들에 따르면, 종래의 이러한 종류의 성막 장치의 클리닝 처리를 포함하는 사용 방법에서는, 처리량이나 파티클 발생에 관한 장치의 특성의 점에서 개선의 여지가 있는 것이 발견된다.
본 발명은 처리량이나 파티클 발생에 관한 장치의 특성을 향상시키는 것이 가능한 반도체 처리용 성막 장치 및 그 사용 방법을 제공하는 것을 목적으로 한다.
본 발명의 제1 시점은, 반응실 내에서 피처리 기판 상에 박막을 형성하기 위한 반도체 처리용 성막 장치의 사용 방법이며, 성막에 기여하는 성막 가스를 공급하는 성막 가스 공급계로부터 상기 반응실을 통해 배기계에 이르는 가스 경로의 소정 영역에 퇴적된 부생성물막을 제거하기 위해, 상기 반응실 내에 상기 피처리 기판을 수납하지 않은 상태로 상기 소정 영역에 상기 부생성물막을 에칭하는 클리닝 가스를 공급하여 활성화하면서 상기 부생성물막을 에칭하는 에칭 공정과, 상기 클리닝 가스의 공급을 정지하여 상기 소정 영역이 존재하는 공간을 상기 배기계에 의해 배기하는 배기 공정을 서로 복수회 반복함으로써 클리닝 처리를 행한다.
본 발명의 제2 시점은, 반도체 처리용 성막 장치의 사용 방법이며, 상기 성막 장치는 복수의 피처리 기판을 상하에 간격을 두고 적층한 상태로 수납하도록 구성된 반응실과, 상기 반응실 내에서 상기 피처리 기판을 지지하는 지지 부재와, 상기 반응실 내를 배기하는 배기계와, 상기 반응실의 주위에 배치된 상기 피처리 기판을 가열하기 위한 히터와, 상기 반응실에 실란계 가스를 포함하는 제1 성막 가스를 공급하는 제1 성막 가스 공급계와, 상기 반응실에 질화 가스를 포함하는 제2 성막 가스를 공급하는 제2 성막 가스 공급계와, 상기 반응실의 외측에 설치되어 상기 반응실 내의 처리 공간과 연통하는 플라즈마 생성 공간을 형성하는 플라즈마 생성부와, 상기 제2 성막 가스는 상기 플라즈마 생성 공간을 통해 상기 처리 공간에 공급되는 것과, 상기 제1 및 제2 성막 가스의 반응에 의해 생성되고 또한 상기 플라즈마 생성부에 부착된 부생성물막을 에칭하는 불소 가스를 포함하는 클리닝 가스를 공급하는 클리닝 가스 공급계를 구비하고, 상기 사용 방법은 상기 반응실 내에 수납한 상기 피처리 기판 상에 CVD에 의해 실리콘 질화막을 형성하는 성막 처리를 행하는 공정과, 여기서 상기 반응실 내에 상기 제1 성막 가스를 공급하는 것과, 상기 반응실 내에 상기 플라즈마 생성부에서 여기하면서 상기 제2 성막 가스를 공급하는 것과, 다음에 상기 플라즈마 생성부 내에 퇴적된 부생성물막을 제거하기 위해, 상기 반응실 내에 상기 피처리 기판을 수납하지 않은 상태로 클리닝 처리를 행하는 공정을 구비하고, 상기 클리닝 처리는 상기 플라즈마 생성부 내에 상기 클리닝 가스를 공급하여 활성화하면서 상기 부생성물막을 에칭하는 에칭 공정과, 상기 클리닝 가스의 공급을 정지하여 상기 플라즈마 생성부 내를 상기 배기계에 의해 배기하는 배기 공정을 교대로 복수회 반복한다.
본 발명의 제3 시점은, 반도체 처리용 성막 장치이며, 복수의 피처리 기판을 상하에 간격을 두고 적층한 상태로 수납하도록 구성된 반응실과, 상기 반응실 내에서 상기 피처리 기판을 지지하는 지지 부재와, 상기 반응실 내를 배기하는 배기계와, 상기 반응실의 주위에 배치된 상기 피처리 기판을 가열하기 위한 히터와, 상기 반응실에 실란계 가스를 포함하는 제1 성막 가스를 공급하는 제1 성막 가스 공급계와, 상기 반응실에 질화 가스를 포함하는 제2 성막 가스를 공급하는 제2 성막 가스 공급계와, 상기 반응실의 외측에 설치되어 상기 반응실 내의 처리 공간과 연통하는 플라즈마 생성 공간을 형성하는 플라즈마 생성부와, 상기 제2 성막 가스는 상기 플라즈마 생성 공간을 통해 상기 처리 공간에 공급되는 것과, 상기 제1 및 제2 성막 가스의 반응에 의해 생성되고 또한 상기 플라즈마 생성부에 부착된 부생성물막을 에칭하는 불소 가스를 포함하는 클리닝 가스를 공급하는 클리닝 가스 공급계와, 상기 장치의 동작을 제어하는 제어부를 구비하고, 상기 제어부는 상기 반응실 내에 수납한 상기 피처리 기판 상에 CVD에 의해 실리콘 질화막을 형성하는 성막 처리를 행하는 공정과, 여기서 상기 반응실 내에 상기 제1 성막 가스를 공급하는 것과, 상기 반응실 내에 상기 플라즈마 생성부에서 여기하면서 상기 제2 성막 가스를 공급하는 것과, 다음에 상기 플라즈마 생성부 내에 퇴적된 부생성물막을 제거하기 위해, 상기 반응실 내에 상기 피처리 기판을 수납하지 않은 상태로 클리닝 처리를 행하는 공정을 구비하는 방법을 실행하도록 미리 설정되고, 상기 클리닝 처리는 상기 플라즈마 생성부 내에 상기 클리닝 가스를 공급하여 활성화하면서 상기 부생성물막을 에칭하는 에칭 공정과, 상기 클리닝 가스의 공급을 정지하여 상기 플라즈마 생성부 내를 상기 배기계에 의해 배기하는 배기 공정을 교대로 복수회 반복한다.
본 발명의 추가 목적 및 이점들은 다음의 상세한 설명에 개시될 것이며, 일부는 상세한 설명으로부터 명백할 것이고 또는 본 발명의 실시에 의해 학습될 수도 있다. 본 발명의 목적 및 이점들은 특별히 이후에 개시되는 수단들 및 조합들에 의해 인식되고 얻어질 수도 있다.
본 명세서에 합체되고 일부로 구성되는 첨부 도면들은 본 발명의 실시예들을 나타내고 있고, 상기한 일반적인 설명과 함께 하기되는 실시예들의 상세한 설명은 본 발명의 원리들을 설명하는 것으로 제공된다.
본 발명의 이들 및 다른 목적, 특징 및 이점들은 첨부된 도면에서 설명된 바와 같이 본 발명의 양호한 실시예들의 후술하는 상세한 설명으로부터 명백할 것이다.
본 발명에 따르면, 처리량이나 파티클 발생에 관한 장치의 특성을 향상시키는 것이 가능한 반도체 처리용 성막 장치 및 그 사용 방법을 제공할 수 있다.
본 발명자들은 본 발명의 개발의 과정에서 반도체 처리용 성막 장치에 있어서, 반응관 내의 클리닝 처리를 포함하는 종래의 장치의 사용 방법이 갖고 있는 문제에 대해 연구하였다. 그 결과, 본 발명자들은 이하에 서술하는 지견을 얻었다.
즉, 이러한 종류의 성막 장치에서는 성막에 기여하는 성막 가스를 공급하는 성막 가스 공급계로부터 반응실을 통해 배기계에 이르는 가스 경로에 있어서, 부생성물막이 부착된다는 문제를 갖고 있다. 그러나, 부생성물막이 부착되는 양은 경로 내의 장소에 따라서 상이하다. 또한, 부착되는 부생성물막(반응 생성물)의 조성에도 장소에 따라서 약간의 상이점이 발생한다. 예를 들어, 반응실에 접속된 성막 가스를 플라즈마화하는 플라즈마 생성부를 갖는 성막 장치에 있어서, 실란계 가스를 포함하는 제1 성막 가스를 반응실 내에 직접 공급하는 한편, 질화 가스를 포함하는 제2 성막 가스를 플라즈마 생성부를 통해 반응실 내에 공급하는 경우, 플라 즈마 생성부의 출구 근방에 본래의 실리콘 질화막과는 약간 조성이 상이한 부생성물막이 부착되기 쉽다.
상술한 일본 특허 출원 공개 평3-293726호 공보에 개시된 바와 같은 클리닝 처리를 포함하는 종래의 성막 장치의 사용 방법에서는, 상술한 바와 같은 점을 고려하지 않고, 장치의 관리를 행하고 있다. 이 점에 관하여, 부생성물막이 부착되기 쉬운 개소에 대해 선택적으로 행하는 국소 클리닝 처리를 장치의 관리에 포함하면, 다음과 같은 이점을 얻을 수 있다. 즉, 국소 클리닝 처리에 의해 반응실의 내부 전체에 대한 전체 클리닝 처리의 주기를 길게 할 수 있다. 이로 인해, 가령, 국소 클리닝 처리를 단시간에 효율적으로 행할 수 있으면, 장치의 처리량을 향상시키는 것이 가능해진다. 또한, 국소 클리닝 처리는 대상 개소의 부생성물막에 맞추어 클리닝 가스의 조성이나 처리 조건을 설정할 수 있다. 이에 의해, 해당 부생성물막을 확실하게 제거하는 것이 가능해지고, 결과적으로 파티클 발생을 억제하는 것이 가능해진다.
이하에, 이와 같은 지견을 기초로 하여 구성된 본 발명의 실시 형태에 대해 도면을 참조하여 설명한다. 또한, 이하의 설명에 있어서, 거의 동일한 기능 및 구성을 갖는 구성 요소에 대해서는 동일한 부호를 붙이고, 중복 설명은 필요한 경우에만 행한다.
도1은 본 발명의 실시 형태에 관한 성막 장치(종형 CVD 장치)를 도시하는 단면도이다. 도2는 도1에 도시한 장치의 일부를 도시하는 횡단 평면도이다. 이 성막 장치는 MLD(Molecular Layer Deposition)법을 사용하여 복수의 웨이퍼(W) 상에 실리콘 질화막을 형성하는 배치식 종형 처리 장치로서 구성된다.
도1에 도시한 바와 같이, 성막 장치(1)는 길이 방향이 수직 방향을 향하게 된 천장이 있는 거의 원통 형상의 반응관(반응실)(2)을 갖는다. 반응관(2)은 내열 및 내부식성이 우수한 재료, 예를 들어 석영에 의해 형성된다.
반응관(2)의 하단부 근방의 측면에는 반응관(2) 내의 가스를 배기하기 위한 배기구(3)가 형성된다. 배기구(3)에는 기밀한 배기관(4)을 통해 배기부(GE)가 접속된다. 배기부(GE)에는 밸브, 진공 배기 펌프(도1에 도시하지 않음, 도3에 부호 127로 지시) 등의 압력 조정 기구가 배치된다. 배기부(GE)에 의해, 반응관(2) 내의 분위기가 배출되는 동시에, 소정의 압력(진공도)으로 설정 가능해진다.
반응관(2)의 하방에는 덮개(5)가 배치된다. 덮개(5)는 내열 및 내부식성이 우수한 재료, 예를 들어 석영에 의해 형성된다. 덮개(5)는 후술하는 보트 엘리베이터(도1에 도시하지 않음, 도3에 부호 128로 지시)에 의해 상하 이동 가능하게 구성된다. 보트 엘리베이터에 의해 덮개(5)가 상승하면, 반응관(2)의 하방측[노구(爐口) 부분]이 폐쇄된다. 보트 엘리베이터에 의해 덮개(5)가 하강하면, 반응관(2)의 하방측(노구 부분)이 개방된다.
덮개(5) 상에는, 예를 들어 석영에 의해 형성되는 웨이퍼 보트(6)가 적재된다. 웨이퍼 보트(6)는 반도체 웨이퍼(W)가 수직 방향으로 소정의 간격을 두고 복수매 수용 가능하게 구성된다. 또한, 덮개(5)의 상부에 반응관(2)의 노구 부분으로부터 반응관(2) 내의 온도가 저하되는 것을 방지하는 보온통을 배치할 수 있다. 또한, 반도체 웨이퍼(W)를 수용하는 웨이퍼 보트(6)를 회전 가능하게 적재하는 회 전 테이블을 설치하고, 이 위에 웨이퍼 보트(6)를 적재해도 좋다. 이 경우, 웨이퍼 보트(6)에 수용된 반도체 웨이퍼(W)를 균일한 온도로 제어하기 쉬워진다.
반응관(2)의 주위에는 반응관(2)을 둘러싸도록, 예를 들어 저항 발열체로 이루어지는 히터(7)가 내면에 설치된 단열 커버(71)가 배치된다. 이 히터(7)에 의해 반응관(2)의 내부가 소정의 온도로 승온(가열)되고, 이 결과, 반도체 웨이퍼(W)가 소정의 온도로 가열된다.
반응관(2)의 하단부 근방의 측면에는 반응관(2) 내에 처리 가스[예를 들어, 성막 가스, 클리닝 가스, 불활성 가스(희석용, 퍼지용, 혹은 압력 제어용)]를 도입하는 가스 분산 노즐(8, 9) 및 가스 노즐(16)이 삽입 관통된다. 가스 분산 노즐(8, 9) 및 가스 노즐(16)은 매스플로우 컨트롤(MFC) 등(도시하지 않음)을 개재하여 처리 가스 공급부(GS)에 접속된다. 처리 가스 공급부(GS)는 이하와 같은 성막 가스, 클리닝 가스를 조제하기 위한 반응성 가스 각각의 가스원과, 불활성 가스로서 사용되는 질소(N2) 가스의 가스원을 포함한다.
즉, 본 실시 형태에 있어서, 반도체 웨이퍼(W) 상에 실리콘 질화막(프로덕트막)을 CVD에 의해 형성하기 위해, 예를 들어 실란계 가스를 포함하는 제1 성막 가스와 질화 가스를 포함하는 제2 성막 가스가 사용된다. 여기서는 실란계 가스로서, 디클로로실란(DCS : SiH2Cl2) 가스가 사용되고, 질화 가스로서 암모니아(NH3) 가스가 사용된다. 제1 및 제2 성막 가스에는 필요에 따라서 적당한 양의 캐리어 가스(N2 가스 등의 희석 가스)가 혼합되지만, 이하에서는 설명을 용이하게 하기 위 해, 캐리어 가스에 대해서는 언급하지 않는다.
클리닝 가스로서, 실리콘 질화물을 주성분(50 ％ 이상을 의미함)으로 하는 부생성물막을 에칭하는, 할로겐 산성 가스나 할로겐 원소 가스와 수소 가스의 혼합 가스가 사용된다. 여기서는, 클리닝 가스로서, 불소(F2) 가스와 희석 가스로서의 질소 가스와의 혼합 가스가 사용된다.
가스 분산 노즐(8)은 NH3 가스, F2 가스 및 N2 가스의 가스원에 접속되고, 가스 분산 노즐(9)은 DCS 가스 및 N2 가스의 가스원에 접속되고, 가스 노즐(16)은 N2 가스의 가스원에 접속된다. 각 가스 분산 노즐(8, 9)은 반응관(2)의 측벽을 내측으로 관통하여 상방으로 굴곡되어 연장되는 석영관으로 이루어진다(도1 참조). 각 가스 분산 노즐(8, 9)에는 그 길이 방향(상하 방향)을 따라서 또한 웨이퍼 보트(6) 상의 웨이퍼(W)의 전체에 걸치도록 복수의 가스 분사 구멍이 소정의 간격을 두고 형성된다. 가스 분사 구멍은 웨이퍼 보트(6) 상의 복수의 웨이퍼(W)에 대해 평행한 가스 흐름을 형성하도록 수평 방향으로 대략 균일하게, 대응하는 처리 가스를 각각 공급한다. 한편, 불활성 가스 전용의 가스 노즐(16)은 반응관(2)의 측벽을 관통하여 설치한 짧은 가스 노즐로 이루어진다.
반응관(2)의 측벽의 일부에는 그 높이 방향을 따라서 플라즈마 생성부(10)가 배치된다. 플라즈마 생성부(10)는 반응관(2)의 측벽을 상하 방향을 따라서 소정의 폭으로 깎아 취함으로써 형성한 상하로 가늘고 긴 개구(10b)를 갖는다. 개구(10b)는 반응관(2)의 외벽에 기밀하게 용접 접합된 석영제의 커버(10a)에 의해 덮인다. 커버(10a)는 반응관(2)의 외측으로 돌출되도록 단면 오목부 형상을 이루고, 또한 상하로 가늘고 긴 형상을 갖는다.
본 구성에 의해, 반응관(2)의 측벽으로부터 돌출되고 또한 일측이 반응관(2) 내로 개방되는 플라즈마 생성부(10)가 형성된다. 즉, 플라즈마 생성부(10)의 내부 공간은 반응관(2) 내의 처리 공간에 연통한다. 개구(10b)는 웨이퍼 보트(6)에 유지되는 모든 웨이퍼(W)를 높이 방향에 있어서 커버할 수 있도록 상하 방향으로 충분히 길게 형성된다.
커버(10a)의 양 측벽의 외측면에는 그 길이 방향(상하 방향)을 따라서 서로 대향하도록 하여 가늘고 긴 한 쌍의 전극(11)이 배치된다. 전극(11)에는 플라즈마 발생용 고주파 전원(11a)이 급전 라인을 통해 접속된다. 전극(11)에, 예를 들어 13.56 ㎒의 고주파 전압을 인가함으로써, 한 쌍의 전극(11) 사이에 플라즈마를 여기하기 위한 고주파 전원이 형성된다. 또한, 고주파 전압의 주파수는 13.56 ㎒로 한정되지 않고, 다른 주파수, 예를 들어 400 ㎑ 등을 사용해도 좋다.
제2 성막 가스의 가스 분산 노즐(8)은 웨이퍼 보트(6) 상의 최하 레벨의 웨이퍼(W)보다도 아래의 위치에서 반응관(2)의 반경 방향 외측으로 굴곡된다. 그 후, 가스 분산 노즐(8)은 플라즈마 생성부(10) 내의 가장 안측[반응관(2)의 중심으로부터 가장 이격된 부분]의 위치에서 수직으로 기립한다. 가스 분산 노즐(8)은, 도2에도 도시한 바와 같이 한 쌍의 대향하는 전극(11)에 끼워진 영역(고주파 전계가 가장 강한 위치), 즉 주된 플라즈마가 실제로 발생하는 플라즈마 발생 영역보다도 외측으로 이격된 위치에 설치된다. 가스 분산 노즐(8)의 가스 분사 구멍으로부 터 분사된 NH3 가스를 구비하는 제2 성막 가스는 플라즈마 발생 영역을 향해 분사되고, 여기서 여기(분해 혹은 활성화)되어 질소 원자를 포함하는 라디칼(N*, NH*, NH2 *, NH3 *)을 포함하는 상태로 웨이퍼 보트(6) 상의 웨이퍼(W)에 공급된다(기호 「*」는 라디칼인 것을 나타냄). 한편, 가스 분산 노즐(8)로부터 공급되는 클리닝 가스는 플라즈마 생성부(10)에 의해 플라즈마 여기(활성화)되지 않는다.
플라즈마 생성부(10)의 개구(10b)의 외측 근방, 즉 개구(10b)의 외측[반응관(2) 내]의 일방측에 제1 성막 가스의 가스 분산 노즐(9)이 수직으로 기립되어 배치된다. 가스 분산 노즐(9)에 형성된 가스 분사 구멍으로부터 반응관(2)의 중심 방향을 향해 DCS 가스를 구비하는 제1 성막 가스가 분사된다.
또한, 반응관(2) 내에는 반응관(2) 내의 온도를 측정하는, 예를 들어 열전대로 이루어지는 온도 센서(122) 및 반응관(2) 내의 압력을 측정하는 압력계(도1에 도시하지 않음, 도3에 부호 123으로 지시)가 복수개 배치된다.
또한, 성막 장치(1)는 장치 각 부의 제어를 행하는 제어부(100)를 갖는다. 도3은 제어부(100)의 구성을 도시하는 도면이다. 도3에 도시한 바와 같이, 제어부(100)에는 조작 패널(121), 온도 센서(군)(122), 압력계(군)(123), 히터 컨트롤러(124), MFC 제어부(125), 밸브 제어부(126), 진공 펌프(127), 보트 엘리베이터(128), 플라즈마 제어부(129) 등이 접속된다.
조작 패널(121)은 표시 화면과 조작 버튼을 구비하고, 오퍼레이터의 조작 지 시를 제어부(100)로 전달하고, 또한 제어부(100)로부터의 다양한 정보를 표시 화면에 표시한다. 온도 센서(군)(122)는 반응관(2), 배기관(4) 내 등의 각 부의 온도를 측정하여 그 측정값을 제어부(100)에 통지한다. 압력계(군)(123)는 반응관(2), 배기관(4) 내 등의 각 부의 압력을 측정하여 측정값을 제어부(100)에 통지한다.
히터 컨트롤러(124)는 히터(7)를 개별적으로 제어하기 위한 것이다. 히터 컨트롤러(124)는 제어부(100)로부터의 지시에 응답하고, 이들 히터에 통전하여 이들을 가열한다. 히터 컨트롤러(124)는 또한 이들 히터의 소비 전력을 개별적으로 측정하여 제어부(100)에 통지한다.
MFC 제어부(125)는 가스 분산 노즐(8, 9), 가스 노즐(16) 등의 각 배관에 배치된 MFC(도시하지 않음)를 제어한다. MFC 제어부(125)는 각 MFC를 흐르는 가스의 유량을 제어부(100)로부터 지시된 양으로 제어한다. MFC 제어부(125)는 또한 MFC에 실제로 흐른 가스의 유량을 측정하여 제어부(100)에 통지한다.
밸브 제어부(126)는 각 배관에 배치되어, 각 배관에 배치된 밸브의 개방도를 제어부(100)로부터 지시된 값으로 제어한다. 진공 펌프(127)는 배기관(4)에 접속되어 반응관(2) 내의 가스를 배기한다.
보트 엘리베이터(128)는 덮개(5)를 상승시킴으로써, 웨이퍼 보트(6)[반도체 웨이퍼(W)]를 반응관(2) 내에 로드한다. 보트 엘리베이터(128)는 또한 덮개(5)를 하강시킴으로써, 웨이퍼 보트(6)[반도체 웨이퍼(W)]를 반응관(2) 내로부터 언로드한다.
플라즈마 제어부(129)는 제어부(100)로부터의 지시에 응답하여 플라즈마 생 성부(10)를 제어하고, 플라즈마 생성부(10) 내에 공급된 암모니아를 활성화하여 암모니아 라디칼을 생성시킨다.
제어부(100)는 레시피 기억부(111)와, ROM(112)과, RAM(113)과, I/O 포트(114)와, CPU(115)를 포함한다. 이들은 버스(116)에 의해 서로 접속되어, 버스(116)를 통해 각 부의 사이에서 정보가 전달된다.
레시피 기억부(111)에는 셋업용 레시피와 복수의 프로세스용 레시피가 기억된다. 성막 장치(1)의 제조 당초에는 셋업용 레시피만이 저장된다. 셋업용 레시피는 각 성막 장치에 따른 열 모델 등을 생성할 때에 실행되는 것이다. 프로세스용 레시피는 사용자가 실제로 행하는 열처리(프로세스)마다 준비되는 레시피이다. 프로세스용 레시피는 반응관(2)으로의 반도체 웨이퍼(W)의 로드로부터 처리 완료의 웨이퍼(W)를 언로드할 때까지의, 각 부의 온도의 변화, 반응관(2) 내의 압력 변화, 성막 가스의 공급의 개시 및 정지의 타이밍과 공급량 등을 규정한다.
ROM(112)은 EEPROM, 플래시 메모리, 하드 디스크 등으로 구성되어, CPU(115)의 동작 프로그램 등을 기억하는 기록 매체이다. RAM(113)은 CPU(115)의 작업 영역 등으로서 기능한다.
I/O 포트(114)는 조작 패널(121), 온도 센서(122), 압력계(123), 히터 컨트롤러(124), MFC 제어부(125), 밸브 제어부(126), 진공 펌프(127), 보트 엘리베이터(128), 플라즈마 제어부(129) 등에 접속되어 데이터나 신호의 입출력을 제어한다.
CPU(Central Processing Unit)(115)는 제어부(100)의 중추를 구성한다. CPU(115)는 ROM(112)에 기억된 제어 프로그램을 실행하고, 조작 패널(121)로부터의 지시에 따라서, 레시피 기억부(111)에 기억되는 레시피(프로세스용 레시피)를 따라서 성막 장치(1)의 동작을 제어한다. 즉, CPU(115)는 온도 센서(군)(122), 압력계(군)(123), MFC 제어부(125) 등에 반응관(2), 배기관(4) 내의 각 부의 온도, 압력, 유량 등을 측정시킨다. 또한, CPU(115)는 이 측정 데이터를 기초로 하여 히터 컨트롤러(124), MFC 제어부(125), 밸브 제어부(126), 진공 펌프(127) 등에 제어 신호 등을 출력하여, 상기 각 부가 프로세스용 레시피를 따르도록 제어한다.
다음에, 이상과 같이 구성된 성막 장치(1)의 사용 방법에 대해, 도4를 참조하여 설명한다. 여기서는, 우선 반응관(2) 내에서 반도체 웨이퍼(W) 상에 실리콘 질화막을 형성하는 성막 처리를 행한다. 다음에, 플라즈마 생성부(10) 내에 부착된, 실리콘 질화물을 주성분(50 ％ 이상을 의미함)으로 하는 부생성물막을 제거하는 클리닝 처리를 행한다. 도4는 본 발명의 실시 형태에 관한 성막 처리 및 클리닝 처리의 레시피를 도시하는 타이밍 차트이다.
또한, 이하의 설명에 있어서, 성막 장치(1)를 구성하는 각 부의 동작은 제어부(100)[CPU(115)]에 의해 제어된다. 각 처리에 있어서의 반응관(2) 내의 온도, 압력, 가스의 유량 등은, 전술한 바와 같이 제어부(100)[CPU(115)]가 히터 컨트롤러(124)[히터(7)], MFC 제어부(125)[가스 분산 노즐(8, 9), 가스 노즐(16)], 밸브 제어부(126), 진공 펌프(127) 등을 제어함으로써, 도4에 도시하는 레시피를 따른 조건이 된다.
<성막 처리>
우선, 다수매, 예를 들어 50 내지 100매의 300 ㎜ 사이즈의 웨이퍼(W)를 유지한 상온의 웨이퍼 보트(6)를, 소정의 온도로 설정된 반응관(2) 내에 로드하여 반응관(2)을 밀폐한다. 다음에, 반응관(2) 내를 진공화하여 소정의 처리 압력으로 유지하는 동시에, 웨이퍼 온도를 상승시켜 성막용 처리 온도로 안정될 때까지 대기한다. 다음에, 이하와 같이 웨이퍼(W)의 표면을 암모니아 활성종으로 처리하는 전처리 스테이지를 실행한다. 또한, 전처리 스테이지 및 이것에 계속해서 교대로 반복하여 행해지는 하기의 흡착 및 질화 스테이지를 포함하는 성막 처리 중, 바람직하게는 회전 테이블에 의해 웨이퍼 보트(6)를 계속적으로 회전시킨다.
전처리 스테이지에 있어서, 우선, 도4의 (c)에 도시한 바와 같이 반응관(2) 내에 소정량의 질소 가스를 공급한다. 이것과 함께, 반응관(2) 내를 소정의 온도, 예를 들어 도4의 (a)에 도시한 바와 같이 550 ℃로 설정한다. 또한, 반응관(2) 내를 배기하여 반응관(2)을 소정의 압력, 예를 들어 도4의 (b)에 도시한 바와 같이 45 ㎩(0.34 Torr : 133 ㎩ ＝ 1 Torr)로 설정한다. 그리고, 이 조작을 반응관(2)이 소정의 압력 및 온도로 안정될 때까지 행한다.
반응관(2) 내가 소정의 압력 및 온도로 안정되면, 도4의 (g)에 도시한 바와 같이 전극(11) 사이에 고주파 전력을 인가(RF : ON)한다. 이것과 함께, 암모니아 가스를 소정량, 예를 들어 도4의 (e)에 도시한 바와 같이 5 slm(standard liter per minute)을 한 쌍의 전극(11) 사이[플라즈마 생성부(10) 내]에 공급한다. 한 쌍의 전극(11) 사이에 공급된 암모니아 가스는 플라즈마 여기(활성화)시켜 암모니아 라디칼을 생성한다. 이와 같이 생성된 라디칼이 플라즈마 생성부(10)로부터 반 응관(2) 내로 공급된다. 또한, 도4의 (c)에 도시한 바와 같이, 가스 분산 노즐(9)로부터 반응관(2) 내로 소정량의 질소 가스를 공급한다(플로우 공정).
전처리 스테이지에 있어서, 암모니아 라디칼에 의해 웨이퍼(W)의 표면을 전처리할 때, 웨이퍼(W)의 표면에 존재하는 ―OH기의 일부와 ―H기의 일부가 ―NH2기로 치환된다. 이로 인해, 이것 이후에 행해지는 흡착 스테이지를 개시할 때, 웨이퍼(W)의 표면에는 ―NH2기가 존재한다. 이 상태에서 DCS가 공급되면, 웨이퍼(W)의 표면의 ―NH2기와 열적으로 활성화된 DCS가 반응하여 웨이퍼(W)의 표면에 있어서의 Si의 흡착이 촉진된다.
암모니아 가스를 소정 시간 공급한 후, 암모니아 가스의 공급을 정지하는 동시에, 고주파 전력의 인가를 정지한다. 한편, 도4의 (c)에 도시한 바와 같이, 소정량의 질소 가스는 반응관(2) 내에 계속해서 공급한다. 그리고, 반응관(2) 내를 배기하고, 이에 의해 반응관(2) 내의 가스를 반응관(2) 밖으로 배출한다(퍼지 공정).
또한, 성막 시퀸스 상, 성막 처리 중, 반응관(2) 내의 온도를 변화시키지 않는 것이 바람직하다. 이로 인해, 본 실시 형태에서는 상기 전처리, 흡착 및 질화스테이지에 걸쳐서 반응관(2) 내의 온도를 550 ℃로 설정한다. 또한, 반응관(2) 내의 배기도 상기 전처리, 흡착 및 질화 스테이지에 걸쳐서 계속한다.
다음에, 흡착 스테이지에 있어서, 우선 도4의 (c)에 도시한 바와 같이 반응관(2) 내에 소정량의 질소 가스를 공급하면서 반응관(2) 내를 소정의 온도, 예를 들어 도4의 (a)에 도시한 바와 같이 550 ℃로 설정한다. 또한, 반응관(2) 내를 배기하여 반응관(2)을 소정의 압력, 예를 들어 도4의 (b)에 도시한 바와 같이 600 ㎩(4.6 Torr)로 설정한다. 그리고, 이 조작을 반응관(2)이 소정의 압력 및 온도로 안정될 때까지 행한다.
반응관(2) 내가 소정의 압력 및 온도로 안정되면, DCS 가스를 소정량, 예를 들어 도4의 (d)에 도시한 바와 같이 2 slm과, 도4의 (c)에 도시한 바와 같이 반응관(2) 내에 소정량의 질소 가스를 공급한다(플로우 공정). 반응관(2) 내에 공급된 DCS는 반응관(2) 내에서 가열되어 활성화되고, 반도체 웨이퍼(W)의 표면의 ―NH2기와 반응하여 반도체 웨이퍼(W)의 표면에 Si를 포함하는 흡착층을 형성한다.
DCS 가스를 소정 시간 공급한 후, DCS 가스의 공급을 정지한다. 한편, 도4의 (c)에 도시한 바와 같이, 소정량의 질소 가스는 반응관(2) 내에 계속해서 공급한다. 그리고, 반응관(2) 내를 배기하고, 이에 의해 반응관(2) 내의 가스를 반응관(2) 밖으로 배출한다(퍼지 공정).
다음에, 질화 스테이지에 있어서, 우선 도4의 (c)에 도시한 바와 같이 반응관(2) 내에 소정량의 질소 가스를 공급하면서 반응관(2) 내를 소정의 온도, 예를 들어 도4의 (a)에 도시한 바와 같이 550 ℃로 설정한다. 또한, 반응관(2) 내를 배기하여, 반응관(2)을 소정의 압력, 예를 들어 도4의 (b)에 도시한 바와 같이 45 ㎩(0.34 Torr)로 설정한다. 그리고, 이 조작을 반응관(2)이 소정의 압력 및 온도로 안정될 때까지 행한다.
반응관(2) 내가 소정의 압력 및 온도로 안정되면, 도4의 (g)에 도시한 바와 같이 전극(11) 사이에 고주파 전력을 인가(RF : ON)한다. 이것과 함께, 암모니아 가스를 소정량, 예를 들어 도4의 (e)에 도시한 바와 같이, 5 slm을 한 쌍의 전극(11) 사이[플라즈마 생성부(10) 내]에 공급한다. 한 쌍의 전극(11) 사이에 공급된 암모니아 가스는 플라즈마 여기(활성화)되어, 질소 원자를 포함하는 라디칼(N*, NH*, NH2 *, NH3 *)을 생성한다. 이와 같이 생성된 질소 원자를 포함하는 라디칼이 플라즈마 생성부(10)로부터 반응관(2) 내로 공급된다. 또한, 도4의 (c)에 도시한 바와 같이 가스 분산 노즐(9)로부터 반응관(2) 내로 소정량의 질소 가스를 공급한다(플로우 공정).
이들 라디칼은 플라즈마 생성부(10)의 개구(10b)로부터 반응관(2)의 중심을 향해 유출되어 웨이퍼(W) 상호간에 층류 상태로 공급된다. 웨이퍼(W) 상에 질소 원자를 포함하는 라디칼이 공급되면, 웨이퍼(W) 상의 흡착층의 Si와 반응하고, 이에 의해 웨이퍼(W) 상에 실리콘 질화물의 박막이 형성된다.
암모니아 가스를 소정 시간 공급한 후, 암모니아 가스의 공급을 정지하는 동시에, 고주파 전력의 인가를 정지한다. 한편, 도4의 (c)에 도시한 바와 같이, 소정량의 질소 가스는 반응관(2) 내에 계속해서 공급한다. 그리고, 반응관(2) 내를 배기하고, 이에 의해 반응관(2) 내의 가스를 반응관(2) 밖으로 배출한다(퍼지 공정).
본 실시 형태에 관한 성막 방법에서는 흡착 및 질화 스테이지를 이 순서로 교대로 포함하는 사이클을 소정 횟수 반복한다. 각 사이클에 있어서, 웨이퍼(W)에 DCS를 공급하여 흡착층을 형성하고, 다음에 질소 원자를 포함하는 라디칼을 공급하여 흡착층을 질화함으로써 실리콘 질화막을 형성한다. 이에 의해, 효율적이고 또한 고품질의 상태로 실리콘 질화막을 형성할 수 있다.
웨이퍼(W) 상에 원하는 두께의 실리콘 질화막이 형성되면, 웨이퍼(W)를 언로드한다. 구체적으로는, 반응관(2) 내에 소정량의 질소 가스를 공급하여, 반응관(2) 내의 압력을 상압으로 복귀시키는 동시에, 반응관(2) 내를 소정 온도로 유지한다. 그리고, 보트 엘리베이터(25)에 의해 덮개(18)를 하강시킴으로써, 웨이퍼(W)와 함께 웨이퍼 보트(6)가 반응관(2)으로부터 언로드된다.
<클리닝 처리>
이상과 같은 성막 처리를 복수회 행하면, 성막 처리에 의해 생성되는 실리콘 질화물이 반도체 웨이퍼(W)의 표면뿐만 아니라, 반응관(2)의 내면 등에도 부생성물막으로서 퇴적(부착)된다. 특히, 플라즈마 생성부(10) 내에는 부생성물막이 부착되기 쉽다. 이로 인해, 성막 처리를 소정 횟수 행한 후, 특히 부생성물막의 제거가 필요한 플라즈마 생성부(10) 내에 대해 이 부분의 부생성물막의 제거에 최적인 조건으로 국소 클리닝 처리를 행한다. 또한, 반응관(2)의 내벽 등의 다른 부분에도 부생성물막이 부착되지만, 이 플라즈마 생성부(10) 내의 생성물막을 제거하는 국소 클리닝 처리를 행함으로써, 반응실의 내부 전체에 대한 전체 클리닝 처리의 주기를 길게 할 수 있다.
도4에 도시한 바와 같이, 본 실시 형태의 국소 클리닝 처리는 플로우 공정, 배기 공정 및 안정화 공정으로부터 1 사이클이 구성되고, 이 사이클을 복수회 반복함으로써, 플라즈마 생성부(10) 내의 부생성물막이 제거된다. 즉, 본 실시 형태의 클리닝 처리는 플라즈마 생성부(10) 내의 부생성물막을 우선적으로 제거할 수 있도록 사이클마다 조금씩 플라즈마 생성부(10) 내의 부생성물막을 제거한다.
우선, 히터(7)에 의해 반응관(2) 내를 소정의 로드 온도로 유지하여 반응관(2) 내에 소정량의 질소를 공급한다. 다음에, 덮개(5) 상에 웨이퍼 보트(6)를 적재하지 않고, 보트 엘리베이터(128)에 의해 덮개(5)를 상승시켜 반응관(2)을 밀폐한다.
다음에, 도4의 (c)에 도시한 바와 같이 가스 분산 노즐(8)로부터 반응관(2) 내로 소정량의 질소를 공급하는 동시에, 히터(7)에 의해 반응관(2)[플라즈마 생성부(10)] 내를 소정의 온도, 예를 들어 도4의 (a)에 도시한 바와 같이 300 ℃로 설정한다. 또한, 반응관(2)[플라즈마 생성부(10)] 내의 가스를 배출하여, 반응관(2)[플라즈마 생성부(10)]을 소정의 압력, 예를 들어 도4의 (b)에 도시한 바와 같이 53200 ㎩(400 Torr)로 설정한다. 다음에, 가스 분산 노즐(8)로부터 소정량, 예를 들어 도4의 (f)에 도시한 바와 같이 1 slm의 불소 가스를 소정 시간, 예를 들어 1분간 플라즈마 생성부(10) 내에 공급한다(플로우 공정). 이때, 불소 가스와 소정량의 질소 가스를 혼합한 상태로 가스 분산 노즐(8)로부터 공급한다. 또한, 가스 분산 노즐(9) 및 가스 노즐(16)로부터도 소량의 질소 가스를 반응관(2) 내에 공급한다.
여기서, 반응관(2)의 온도는 200 ℃ 내지 400 ℃로 설정하는 것이 바람직하 다. 클리닝 온도가 200 ℃보다 낮으면, 클리닝 가스(불소)가 활성화되기 어려워, 클리닝 가스의 실리콘 질화물에 대한 에칭률이 낮아져 원하는 에칭률을 얻을 수 없을 우려가 발생한다. 또한, 클리닝 온도가 400 ℃보다 높으면, 플라즈마 생성부(10)를 구성하는 석영에 대한 에칭률이 높아져 선택비가 저하되어 버릴 우려가 발생한다.
반응관(2)의 압력은 13300 ㎩(100 Torr) 내지 66500 ㎩(500 Torr)로 설정하는 것이 바람직하다. 이러한 범위로 함으로써, 실리콘 질화물에 대한 에칭률이 높아지지만, 석영에 대한 에칭률이 높아지지 않아, 플라즈마 생성부(10)에 부착된 부생성물막을 제거하기 쉬워진다.
가스 분산 노즐(8)로부터 공급하는 불소 가스의 유량 및 공급 시간은 플라즈마 생성부(10)에 공급된 불소 가스가 반응관(2) 내로 유출되지 않는 범위 내이면 된다. 이들의 바람직한 범위는 플라즈마 생성부(10)의 크기, 플라즈마 생성부(10)에 부착된 부생성물막의 양에 따라서 상이하지만, 예를 들어 불소 가스의 유량은 0.1 내지 3 slm, 불소 가스의 공급 시간은 10초 내지 2분인 것이 바람직하다.
클리닝 가스가 플라즈마 생성부(10) 내로 도입되면, 클리닝 가스가 가열되어 불소가 활성화, 즉 반응성을 갖는 자유로운 원자를 다수 가진 상태로 된다. 이 활성화된 불소가 플라즈마 생성부(10)의 내벽 등에 부착된 부생성물막에 접촉(반응)함으로써 부생성물막이 에칭된다.
플라즈마 생성부(10) 내에 클리닝 가스가 공급된 후 소정 시간이 경과하면, 불소 가스의 공급을 정지하고 가스 분산 노즐(8)로부터 소정량의 질소를 공급한다. 또한, 플라즈마 생성부(10) 내의 불소 가스를 배출하도록 배기부(GE)에 의해 플라즈마 생성부(10) 및 반응관(2) 내의 가스를 배출한다(배기 공정). 이 배기 공정은 클리닝 가스인 불소 가스를 플라즈마 생성부(10) 및 반응관(2)으로부터 완전히 제거하는 것을 의도한다.
배기 공정에서는 반응관(2)[플라즈마 생성부(10)] 내가, 0.133 ㎩(1 mTorr) 내지 1330 ㎩(10 Torr)가 되도록 반응관(2) 내를 서서히 감압하는 것이 바람직하다. 예를 들어, 반응실(2) 내의 압력의 감압률을 133 내지 798 ㎩/sec(1 내지 6 Torr/sec), 바람직하게는 266 내지 399 ㎩/sec(2 내지 3 Torr/sec)로 설정한다. 이와 같이, 서서히 감압함으로써, 도5에 도시한 바와 같이 플라즈마 생성부(10)로부터의 불소 가스가 배기구(3)에 공급되기 쉬워져, 플라즈마 생성부(10)로부터의 불소 가스와 반응관(2) 내에 부착된 부생성물막이 반응하기 어려워진다. 본 예에서는 반응관(2)[플라즈마 생성부(10)]이 도4의 (b)에 도시한 바와 같이, 665 ㎩(5 Torr)가 되도록 반응관(2) 내를 서서히 감압하였다.
반응관(2) 내를 665 ㎩까지 감압한 후, 가스 분산 노즐(8)로부터 소정량의 질소를 공급하는 동시에, 가스 분산 노즐(9) 및 가스 노즐(16)로부터의 질소 가스의 공급량을 증가시킴으로써, 반응관(2) 내의 압력을 상승시킨다. 그리고, 반응관(2) 내의 압력을 플로우 공정의 압력, 예를 들어 53200 ㎩(400 Torr)까지 상승시켜, 배기를 하면서 이 압력으로 유지한다(안정화 공정). 이 안정화 공정은 단순히 압력이나 가스 흐름을 안정시킬 뿐만 아니라, 반응관(2) 내에 질소 가스의 배리어를 형성하는 것을 의도한다. 이 질소 가스의 배리어는 다음의 사이클에서 플라즈 마 생성부(10) 내에 공급되는 불소 가스가 반응관(2) 내에 확산되는 것을 방지한다. 이에 의해, 플라즈마 생성부(10) 내로부터의 불소 가스와 반응관(2) 내에 부착된 부생성물막이 반응하기 어려워져, 플라즈마 생성부(10) 내에 부착된 부생성물막만을 클리닝 처리할 수 있다.
이에 의해, 클리닝 처리의 1 사이클(사이클 1)이 종료된다. 그리고, 이 사이클을 소정 횟수, 예를 들어 150 내지 300회 반복함으로써, 클리닝 처리가 종료되어 플라즈마 생성부(10) 내에 부착된 부생성물막이 제거된다. 이와 같이, 사이클마다 조금씩 플라즈마 생성부(10) 내의 부생성물막을 제거하므로, 플라즈마 생성부(10) 내에 부착된 부생성물막을 우선적으로 제거할 수 있어, 효율적인 클리닝 처리를 행할 수 있다.
클리닝 처리가 종료되면, 가스 분산 노즐(9)로부터 반응관(2) 내로 소정량의 질소를 공급하여, 반응관(2) 내의 압력을 상압으로 복귀시키는 동시에, 히터(7)에 의해 반응관(2) 내를 소정 온도로 유지한다. 그리고, 보트 엘리베이터(128)에 의해 덮개(5)를 하강시켜 반응관(2)을 개방한다. 다음에, 새로운 로드의 반도체 웨이퍼(W)가 수용된 웨이퍼 보트(6)를 덮개(5) 상에 적재하여, 전술한 바와 같은 실시 형태로 다시 성막 처리를 행한다.
<실험>
도1 및 도2에 도시하는 성막 장치(1)를 사용하여 성막 처리 및 클리닝 처리를 실행하여, 플라즈마 생성부(10) 내에 부착된 부생성물막의 제거 상태를 검사하는 실험을 행하였다. 구체적으로는, 도4에 도시하는 성막 처리를 행하여 반도체 웨이퍼(W) 상에 실리콘 질화막을 형성하고, 여기서 실리콘 질화물 등의 반응 생성물이 플라즈마 생성부(10) 및 반응관(2) 내에 부생성물막으로서 퇴적되었다. 다음에, 도4에 도시하는 클리닝 처리를 행하여 플라즈마 생성부(10) 내의 부생성물막의 제거를 행하였다. 클리닝 처리 후, 플라즈마 생성부(10) 및 반응관(2)의 벽면의 표면 상태를 마이크로 스코프에 의해 촬영한 사진에 의해 검사하였다. 이 결과, 플라즈마 생성부(10)의 벽면에 부착된 부생성물막이 제거되었으나, 반응관(2)의 벽면에 부착된 부생성물막에 대해서는 제거되어 있지 않았다. 이로 인해, 상기 실시 형태에 관한 방법은 플라즈마 생성부(10) 내에 부착된 부생성물막을 우선적으로 제거할 수 있는 것을 확인할 수 있었다.
<귀결 및 변경예>
이상 설명한 바와 같이, 본 실시 형태에 따르면, 사이클마다 조금씩 플라즈마 생성부(10) 내의 부생성물막을 제거한다. 또한, 배기 공정 및 안정화 공정의 2단계의 플로우 공정(에칭 공정) 후 조작을 행함으로써, 플라즈마 생성부(10)로부터의 불소 가스와 반응관(2) 내에 부착된 부생성물막이 반응하기 어려워진다. 이로 인해, 플라즈마 생성부(10) 내에 부착된 부생성물막을 우선적으로 제거할 수 있다. 이 국소 클리닝 처리는 단시간에 효율적으로 행할 수 있고, 또한 반응실의 내부 전체에 대한 전체 클리닝 처리의 주기를 길게 할 수 있으므로, 장치의 처리량을 향상시키는 것이 가능해진다. 또한, 국소 클리닝 처리는 대상 개소의 부생성물막에 맞추어 클리닝 가스의 조성이나 처리 조건을 설정할 수 있으므로, 당해 부생성물막을 확실하게 제거하는 것이 가능해져, 결과적으로 파티클 발생을 억제하는 것이 가능 해진다.
상기 실시 형태에서는 배기 공정 및 안정화 공정의 2단계의 플로우 공정(에칭 공정) 후 조작을 행하지만, 예를 들어 배기 공정만을 행하여 플라즈마 생성부(10) 내의 불소 가스를 제거해도 된다. 이 경우에도 사이클마다 조금씩 플라즈마 생성부(10) 내의 부생성물막을 제거함으로써, 플라즈마 생성부(10) 내에 부착된 부생성물막을 우선적으로 제거할 수 있다.
상기 실시 형태에서는 반응관(2)의 하단부 근방의 측면에 배기구(3)가 배치되고, 여기에 처리 공간으로부터 가스가 직접 유입되는 성막 장치(1)가 예시된다. 이것 대신에, 예를 들어 도6에 도시한 바와 같이 반응관(2)의 일측방에 반응관(2) 내의 가스를 배기하기 위한 배기 공간(21)이 배치되고, 처리 공간과 배기 공간(21) 사이의 격벽에 복수의 배기 구멍(3h3)이 형성되는 성막 장치(1)라도 좋다. 이 경우에도 사이클마다 조금씩 플라즈마 생성부(10) 내의 부생성물막을 제거함으로써 플라즈마 생성부(10) 내에 부착된 부생성물막을 우선적으로 제거할 수 있다. 또한, 배치식 횡형 성막 장치나 매엽식 성막 장치에 본 발명을 적용하는 것도 가능하다.
상기 실시 형태에서는 MLD법을 사용하여 실리콘 질화막을 형성하지만, 예를 들어 열CVD법을 사용하여 실리콘 질화막을 형성해도 된다. 상기 실시 형태에서는 플라즈마 생성부(10)를 구비하는 성막 장치(1)가 예시되지만, 본 발명은, 예를 들어 촉매, UV, 열, 자력 등의 다른 매체를 이용하는 가스 여기부를 구비하는 성막 장치에도 적용 가능하다. 또한, 상기 실시 형태에서는, 성막 장치(1)는 실리콘 질 화막을 형성하도록 구성되지만, 본 발명은 실리콘 산화막, 실리콘 산질화막, 폴리실리콘막 등의 다른 박막을 형성하는 성막 장치에도 적용 가능하다.
상기 실시 형태에서는 DCS 가스 등의 성막 가스 공급 시에 희석 가스로서 질소 가스를 공급하는 경우가 예시된다. 이 점에 관하여, 성막 가스 공급 시에 질소 가스를 공급하지 않아도 된다. 단, 질소 가스를 희석 가스로서 포함함으로써 처리 시간의 설정 등이 용이해지므로, 희석 가스를 포함하는 것이 바람직하다. 희석 가스로서는, 불활성 가스인 것이 바람직하고, 질소 가스 외에, 예를 들어 헬륨 가스(He), 네온 가스(Ne), 아르곤 가스(Ar), 크세논 가스(Xe)를 적용할 수 있다.
추가적인 이점 및 변경들은 당 업계의 숙련자들에게 용이하게 착안될 것이다. 그러므로, 보다 넓은 관점에서의 본 발명은 본 명세서에 도시되고 설명된 특정 설명 및 대표적인 실시예들에 한정되지 않는다. 따라서, 첨부된 청구범위 및 그와 균등물 의해 정의된 바와 같은 일반적인 본 발명의 개념의 사상 또는 범주를 벗어나지 않는 한 다양한 변경들이 이루어질 수도 있다.
도1은 본 발명의 실시 형태에 관한 성막 장치(종형 CVD 장치)를 도시하는 단면도.
도2는 도1에 도시한 장치의 일부를 도시하는 횡단 평면도.
도3은 도1에 도시하는 장치의 제어부의 구성을 도시하는 도면.
도4는 본 발명의 실시 형태에 관한 성막 처리 및 클리닝 처리의 레시피를 도시하는 타이밍 차트.
도5는 클리닝 처리에 있어서의 반응관 내의 가스의 흐름을 설명하는 도면.
도6은 상기 실시 형태의 변형예에 관한 성막 장치(종형 CVD 장치)를 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 성막 장치
2 : 반응관
3 : 배기구
4 : 배기관
5 : 덮개
6 : 웨이퍼 보트
7 : 히터
8, 9 : 노즐
10 : 플라즈마 생성부
11 : 전극
16 : 가스 노즐
71 : 단열 커버
W : 웨이퍼

Claims (20)

  1. 반응실 내에서 피처리 기판 상에 박막을 형성하기 위한 반도체 처리용 성막 장치의 사용 방법이며,
    성막에 기여하는 성막 가스를 공급하는 성막 가스 공급계로부터 상기 반응실을 통해 배기계에 이르는 가스 경로의 소정 영역에 퇴적된 부생성물막을 제거하기 위해, 상기 반응실 내에 상기 피처리 기판을 수납하지 않은 상태로,
    상기 소정 영역에 상기 부생성물막을 에칭하는 클리닝 가스를 공급하여 활성화하면서 상기 부생성물막을 에칭하는 에칭 공정과,
    상기 클리닝 가스의 공급을 정지하여 상기 소정 영역이 존재하는 공간을 상기 배기계에 의해 배기하는 배기 공정을 교대로 복수회 반복함으로써 클리닝 처리를 행하는 반도체 처리용 성막 장치의 사용 방법.
  2. 제1항에 있어서, 상기 클리닝 가스는 상기 성막 가스 공급계와 공통의 노즐로부터 공급하는 반도체 처리용 성막 장치의 사용 방법.
  3. 제2항에 있어서, 상기 소정 영역은 상기 성막 가스 공급계의 일부를 이루고 또한 상기 반응실에 설치된 상기 성막 가스를 플라즈마화하는 플라즈마 생성부 내의 영역인 반도체 처리용 성막 장치의 사용 방법.
  4. 제3항에 있어서, 상기 에칭 공정은 상기 반응실 내를 제1 압력으로 설정하고,
    상기 배기 공정은 상기 반응실 내를 상기 제1 압력으로부터 제2 압력까지 서서히 감압하면서 상기 반응실을 통해 상기 플라즈마 생성부 내를 상기 배기계에 의해 배기하고,
    상기 방법은 상기 배기 공정 후에, 상기 반응실 내에 불활성 가스를 공급함으로써 상기 반응실 내를 상기 제2 압력으로부터 상기 제1 압력으로 복귀시키는 동시에, 상기 반응실 내에 상기 불활성 가스에 의한 배리어를 형성하는 안정화 공정을 더 구비하는 반도체 처리용 성막 장치의 사용 방법.
  5. 제4항에 있어서, 상기 제2 압력은 0.133 ㎩ 내지 1330 ㎩의 범위로 설정되는 반도체 처리용 성막 장치의 사용 방법.
  6. 제4항에 있어서, 상기 제1 압력은 13300 ㎩ 내지 66500 ㎩의 범위로 설정되는 반도체 처리용 성막 장치의 사용 방법.
  7. 제4항에 있어서, 상기 배기 공정은 상기 반응실 내의 압력의 감압률을 133 내지 798 ㎩/sec로 설정하는 반도체 처리용 성막 장치의 사용 방법.
  8. 제4항에 있어서, 상기 에칭 공정은 상기 반응실 내에 직접 불활성 가스를 공 급하는 반도체 처리용 성막 장치의 사용 방법.
  9. 제1항에 있어서, 상기 에칭 공정은 상기 소정 영역을 200 ℃ 내지 400 ℃의 온도로 가열함으로써 상기 클리닝 가스를 활성화하는 반도체 처리용 성막 장치의 사용 방법.
  10. 제1항에 있어서, 상기 부생성물막은 상기 피처리 기판 상에 실리콘 질화막을 퇴적할 때에 형성된 부생성물막이고, 상기 클리닝 가스는 불소 가스를 포함하는 반도체 처리용 성막 장치의 사용 방법.
  11. 반도체 처리용 성막 장치의 사용 방법이며,
    상기 성막 장치는,
    복수의 피처리 기판을 상하에 간격을 두고 적층한 상태로 수납하도록 구성된 반응실과,
    상기 반응실 내에서 상기 피처리 기판을 지지하는 지지 부재와,
    상기 반응실 내를 배기하는 배기계와,
    상기 반응실 주위에 배치된 상기 피처리 기판을 가열하기 위한 히터와,
    상기 반응실에 실란계 가스를 포함하는 제1 성막 가스를 공급하는 제1 성막 가스 공급계와,
    상기 반응실에 질화 가스를 포함하는 제2 성막 가스를 공급하는 제2 성막 가 스 공급계와,
    상기 반응실의 외측에 설치되어 상기 반응실 내의 처리 공간과 연통하는 플라즈마 생성 공간을 형성하는 플라즈마 생성부와,
    상기 제1 및 제2 성막 가스의 반응에 의해 생성되고 또한 상기 플라즈마 생성부에 부착된 부생성물막을 에칭하는 불소 가스를 포함하는 클리닝 가스를 공급하는 클리닝 가스 공급계를 구비하고,
    상기 제2 성막 가스는 상기 플라즈마 생성 공간을 통해 상기 처리 공간에 공급되며,
    상기 사용 방법은,
    상기 반응실 내에 상기 제1 성막 가스를 공급하고, 상기 반응실 내에 상기 플라즈마 생성부에서 여기하면서 상기 제2 성막 가스를 공급하는, 상기 반응실 내에 수납한 상기 피처리 기판 상에 CVD에 의해 실리콘 질화막을 형성하는 성막 처리를 행하는 공정과,
    다음에, 상기 플라즈마 생성부 내에 퇴적된 부생성물막을 제거하기 위해, 상기 반응실 내에 상기 피처리 기판을 수납하지 않은 상태로 클리닝 처리를 행하는 공정을 구비하고,
    상기 클리닝 처리는,
    상기 플라즈마 생성부 내에 상기 클리닝 가스를 공급하여 활성화하면서 상기 부생성물막을 에칭하는 에칭 공정과,
    상기 클리닝 가스의 공급을 정지하여 상기 플라즈마 생성부 내를 상기 배기 계에 의해 배기하는 배기 공정을 교대로 복수회 반복하는 반도체 처리용 성막 장치의 사용 방법.
  12. 제11항에 있어서, 상기 성막 처리는 상기 반응실 내에 상기 제1 및 제2 성막 가스를 교대로 반복하여 공급하는 반도체 처리용 성막 장치의 사용 방법.
  13. 제12항에 있어서, 상기 클리닝 가스는 상기 제2 성막 가스 공급계와 공통의 노즐로부터 공급하는 반도체 처리용 성막 장치의 사용 방법.
  14. 제11항에 있어서, 상기 에칭 공정은 상기 반응실 내를 제1 압력으로 설정하고,
    상기 배기 공정은 상기 반응실 내를 상기 제1 압력으로부터 제2 압력까지 서서히 감압하면서 상기 반응실을 통해 상기 플라즈마 생성부 내를 상기 배기계에 의해 배기하고,
    상기 방법은 상기 배기 공정 후에 상기 반응실 내에 불활성 가스를 공급함으로써 상기 반응실 내를 상기 제2 압력으로부터 상기 제1 압력으로 복귀시키는 동시에, 상기 반응실 내에 상기 불활성 가스에 의한 배리어를 형성하는 안정화 공정을 더 구비하는 반도체 처리용 성막 장치의 사용 방법.
  15. 제14항에 있어서, 상기 제2 압력은 0.133 ㎩ 내지 1330 ㎩의 범위로 설정되 는 반도체 처리용 성막 장치의 사용 방법.
  16. 제14항에 있어서, 상기 제1 압력은 13300 ㎩ 내지 66500 ㎩의 범위로 설정되는 반도체 처리용 성막 장치의 사용 방법.
  17. 제14항에 있어서, 상기 배기 공정은 상기 반응실 내의 압력의 감압률을 133 내지 798 ㎩/sec로 설정하는 반도체 처리용 성막 장치의 사용 방법.
  18. 제14항에 있어서, 상기 에칭 공정은 상기 반응실 내에 직접 불활성 가스를 공급하는 반도체 처리용 성막 장치의 사용 방법.
  19. 제11항에 있어서, 상기 에칭 공정은 상기 플라즈마 생성부 내를 상기 히터의 열을 이용하여 200 ℃ 내지 400 ℃의 온도로 가열함으로써 상기 클리닝 가스를 활성화하는 반도체 처리용 성막 장치의 사용 방법.
  20. 복수의 피처리 기판을 상하에 간격을 두고 적층한 상태로 수납하도록 구성된 반응실과,
    상기 반응실 내에서 상기 피처리 기판을 지지하는 지지 부재와,
    상기 반응실 내를 배기하는 배기계와,
    상기 반응실의 주위에 배치된 상기 피처리 기판을 가열하기 위한 히터와,
    상기 반응실에 실란계 가스를 포함하는 제1 성막 가스를 공급하는 제1 성막 가스 공급계와,
    상기 반응실에 질화 가스를 포함하는 제2 성막 가스를 공급하는 제2 성막 가스 공급계와,
    상기 반응실의 외측에 설치되어 상기 반응실 내의 처리 공간과 연통하는 플라즈마 생성 공간을 형성하는 플라즈마 생성부와,
    상기 제1 및 제2 성막 가스의 반응에 의해 생성되고 또한 상기 플라즈마 생성부에 부착된 부생성물막을 에칭하는 불소 가스를 포함하는 클리닝 가스를 공급하는 클리닝 가스 공급계와,
    상기 장치의 동작을 제어하는 제어부를 구비하고,
    상기 제2 성막 가스는 상기 플라즈마 생성 공간을 통해 상기 처리 공간에 공급되며,
    상기 제어부는,
    상기 반응실 내에 상기 제1 성막 가스를 공급하고, 상기 반응실 내에 상기 플라즈마 생성부에서 여기하면서 상기 제2 성막 가스를 공급하는, 상기 반응실 내에 수납한 상기 피처리 기판 상에 CVD에 의해 실리콘 질화막을 형성하는 성막 처리를 행하는 공정과,
    다음에, 상기 플라즈마 생성부 내에 퇴적된 부생성물막을 제거하기 위해, 상기 반응실 내에 상기 피처리 기판을 수납하지 않은 상태로 클리닝 처리를 행하는 공정을 구비하는 방법을 실행하도록 미리 설정되고,
    상기 클리닝 처리는,
    상기 플라즈마 생성부 내에 상기 클리닝 가스를 공급하여 활성화하면서 상기 부생성물막을 에칭하는 에칭 공정과,
    상기 클리닝 가스의 공급을 정지하여 상기 플라즈마 생성부 내를 상기 배기계에 의해 배기하는 배기 공정을 교대로 복수회 반복하는 반도체 처리용 성막 장치.
KR1020080099370A 2007-10-11 2008-10-10 반도체 처리용 성막 장치 및 그 사용 방법 KR101149097B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2007265327A JP4918452B2 (ja) 2007-10-11 2007-10-11 薄膜形成装置の洗浄方法、薄膜形成方法、薄膜形成装置及びプログラム
JPJP-P-2007-265327 2007-10-11

Publications (2)

Publication Number Publication Date
KR20090037340A true KR20090037340A (ko) 2009-04-15
KR101149097B1 KR101149097B1 (ko) 2012-05-25

Family

ID=40588519

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080099370A KR101149097B1 (ko) 2007-10-11 2008-10-10 반도체 처리용 성막 장치 및 그 사용 방법

Country Status (5)

Country Link
US (1) US8080477B2 (ko)
JP (1) JP4918452B2 (ko)
KR (1) KR101149097B1 (ko)
CN (1) CN101440482B (ko)
TW (1) TWI430364B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150097413A (ko) * 2014-02-17 2015-08-26 가부시키가이샤 히다치 고쿠사이 덴키 클리닝 방법, 반도체 장치의 제조 방법, 기판 처리 장치 및 프로그램
KR20180097447A (ko) * 2017-02-23 2018-08-31 가부시키가이샤 스크린 홀딩스 열처리 방법 및 열처리 장치

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4531833B2 (ja) * 2007-12-05 2010-08-25 株式会社日立国際電気 基板処理装置、半導体装置の製造方法及びクリーニング方法
JP5036849B2 (ja) * 2009-08-27 2012-09-26 株式会社日立国際電気 半導体装置の製造方法、クリーニング方法および基板処理装置
CN102420109B (zh) * 2011-06-15 2014-12-10 上海华力微电子有限公司 一种提高mim器件电容均匀性的方法
JP5647651B2 (ja) * 2012-08-09 2015-01-07 東京エレクトロン株式会社 マイクロ波処理装置の洗浄方法
CN102799083A (zh) * 2012-08-29 2012-11-28 上海宏力半导体制造有限公司 光刻胶去除系统以及光刻设备
CN104911565B (zh) * 2014-03-11 2017-12-22 中微半导体设备(上海)有限公司 一种化学气相沉积装置
JP6523119B2 (ja) * 2015-09-28 2019-05-29 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置およびプログラム
US10561172B2 (en) 2016-03-07 2020-02-18 Wallbrooke Investments Ltd. Inductive heating apparatus and related method
JP6602699B2 (ja) * 2016-03-14 2019-11-06 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ クリーニング方法、半導体装置の製造方法、基板処理装置およびプログラム
JP6956660B2 (ja) * 2018-03-19 2021-11-02 東京エレクトロン株式会社 クリーニング方法及び成膜装置
CN110534424B (zh) * 2018-07-31 2022-05-27 北京北方华创微电子装备有限公司 SiC衬底的刻蚀方法
KR20210074326A (ko) * 2019-01-30 2021-06-21 어플라이드 머티어리얼스, 인코포레이티드 진공 시스템을 세정하기 위한 방법, 기판의 진공 프로세싱을 위한 방법, 및 기판을 진공 프로세싱하기 위한 장치

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2746448B2 (ja) 1990-02-07 1998-05-06 セントラル硝子株式会社 混合ガス組成物
JP3085364B2 (ja) 1997-07-22 2000-09-04 日本電気株式会社 Ｃｖｄ装置のクリーニング方法
JP2912306B2 (ja) 1997-10-31 1999-06-28 東京エレクトロン株式会社 処理装置の洗浄方法
US6242347B1 (en) * 1998-09-30 2001-06-05 Applied Materials, Inc. Method for cleaning a process chamber
JP4253612B2 (ja) * 2002-03-28 2009-04-15 株式会社日立国際電気 基板処理装置
JP2005167027A (ja) * 2003-12-03 2005-06-23 Hitachi Kokusai Electric Inc 基板処理装置
US7253107B2 (en) * 2004-06-17 2007-08-07 Asm International N.V. Pressure control system
JP2006114780A (ja) * 2004-10-15 2006-04-27 Tokyo Electron Ltd 薄膜形成装置の洗浄方法、薄膜形成装置及びプログラム
US7494943B2 (en) 2005-10-20 2009-02-24 Tokyo Electron Limited Method for using film formation apparatus
JP4786495B2 (ja) * 2005-11-24 2011-10-05 東京エレクトロン株式会社 薄膜形成装置の洗浄方法、薄膜形成方法、薄膜形成装置及びプログラム
US20080142046A1 (en) * 2006-12-13 2008-06-19 Andrew David Johnson Thermal F2 etch process for cleaning CVD chambers

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150097413A (ko) * 2014-02-17 2015-08-26 가부시키가이샤 히다치 고쿠사이 덴키 클리닝 방법, 반도체 장치의 제조 방법, 기판 처리 장치 및 프로그램
KR20180097447A (ko) * 2017-02-23 2018-08-31 가부시키가이샤 스크린 홀딩스 열처리 방법 및 열처리 장치
US10636676B2 (en) 2017-02-23 2020-04-28 SCREEN Holdings Co., Ltd. Heat treatment method and heat treatment apparatus of light irradiation type

Also Published As

Publication number Publication date
JP2009094383A (ja) 2009-04-30
US20090117743A1 (en) 2009-05-07
KR101149097B1 (ko) 2012-05-25
US8080477B2 (en) 2011-12-20
CN101440482A (zh) 2009-05-27
TWI430364B (zh) 2014-03-11
JP4918452B2 (ja) 2012-04-18
TW200939342A (en) 2009-09-16
CN101440482B (zh) 2012-07-04

Similar Documents

Publication Publication Date Title
KR101149097B1 (ko) 반도체 처리용 성막 장치 및 그 사용 방법
KR101129741B1 (ko) 반도체 처리용 성막 장치 및 그 사용 방법
KR101247828B1 (ko) 반도체 처리용 성막 방법 및 성막 장치와, 컴퓨터로 판독 가능한 매체
KR101160722B1 (ko) 반도체 처리용 성막 장치, 그 사용 방법 및 컴퓨터로판독가능한 매체
JP4382750B2 (ja) 被処理基板上にシリコン窒化膜を形成するｃｖｄ方法
KR100957879B1 (ko) 반도체 처리용 성막 방법 및 장치와, 컴퓨터로 판독 가능한 매체
KR101285211B1 (ko) 성막 장치와 그 사용 방법 및, 그 방법을 실행시키는 컴퓨터로 판독가능한 매체
KR101133402B1 (ko) 반도체 처리용 성막 장치
KR100980127B1 (ko) 반도체 처리용의 성막 방법 및 장치와, 컴퓨터 판독 가능한 매체
KR101141913B1 (ko) 반도체 처리용 성막 장치 및 그 사용 방법
US9508546B2 (en) Method of manufacturing semiconductor device
JP5793241B1 (ja) 半導体装置の製造方法、基板処理装置、プログラム及び記録媒体
KR101077695B1 (ko) 종형 플라즈마 처리 장치 및 그 사용 방법
KR20140118815A (ko) 실리콘 산화막의 형성 방법 및 실리콘 산화막의 형성 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150416

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160418

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170421

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee