KR20090034764A - 차동 증폭 회로 - Google Patents

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Abstract

본 발명은 차동 입력 신호의 전압 범위에 의존하지 않는 전압 범위에서 출력 신호를 출력할 수 있는 간이한 회로 구성의 차동 증폭 회로를 제공하는 것을 목적으로 한다.
차동 증폭 회로(1)는 차동 입력 전압이 입력되는 제1 차동 쌍을 이루는 NMOS 트랜지스터(N1, N2)와, NMOS 트랜지스터(N1, N2)의 드레인 단자 사이(X1, X2)와 접속하는 저항 소자(Ra)와, 드레인 단자(X1, X2)가 입력 단자에 접속되는 연산 증폭기(OP)와, 연산 증폭기(OP)의 출력 전압 및 기준 전압이 입력되는 제2 차동 쌍을 이루는 NMOS 트랜지스터(N3, N4)를 구비하고 있다. 제1 차동 쌍의 드레인 단자 및 제2 차동 쌍의 드레인 단자는 각각 접속되어 있다.

Description

차동 증폭 회로{DIFFERENTIAL AMPLIFIER CIRCUIT}
본 발명은, 차동 입력 전압의 전압 범위에 의존하지 않고 출력 전압을 출력하는 차동 증폭 회로에 관한 것이다.
비특허 문헌 1에는 노튼 앰프에 의한 차동 증폭기 회로예가 개시되어 있다. 실제로 각 입력 단자의 임피던스를 높은 임피던스로 하기 위해, 각 입력 단자에 전압 폴로워(voltage follower) 접속된 연산 증폭기를 접속해야 한다. 도 11은 종래 기술의 차동 증폭 회로(100)의 구성을 도시하는 회로도이다. 종래 기술의 차동 증폭 회로(100)는 연산 증폭기(OP1, OP2, OP3, OP4)와 저항 소자(R1, R2, R3, R4)를 구비하고 있다. 연산 증폭기(OP1)는 전술의 노튼 증폭기로서 기능하고, 연산 증폭기(OP2, OP3, OP4)는 입력 단자(IP, IM, SG)에서 입력 임피던스를 높은 임피던스로 하기 위해 전압 폴로워 접속되어 있다. 입력 단자(IP, IM)에는 차동 입력 신호가 입력된다. 또한 입력 단자(SG)에는 기준 전압(esg)이 입력된다. 연산 증폭기(OP1)는 저항 소자(R1, R2, R3, R4)와 함께 차동 증폭기를 구성한다. 출력 단자(OUT)로부터는 기준 전압(esg)을 기준으로 한 차동 입력 신호의 차동 증폭 출력을 얻을 수 있다.
[비특허 문헌 1] 우스이 요시오 저, 「도해 아날로그 IC의 모든 것」, 제1 판, 도쿄 전기대학 출판국, 1987년 11월 10일, p. 45 도 2·18
그러나, 차동 입력 신호의 출력 범위에 의존하지 않는 전압 범위에서 출력 신호를 출력함에 있어서, 복수의 연산 증폭기를 조합하였기 때문에, 회로 규모가 커져 문제이다.
또한, 차동 입력 신호의 전압 범위에 의존하지 않는 전압 범위에서 출력 신호를 출력한다고는 하나, 그 전압 범위는 연산 증폭기(OP1)의 입력 전압 범위에 따라서 한정된 전압 범위가 되어야 한다. 차동 입력 신호, 및 기준 전압(esg)은, 모두 전압 폴로워 구성을 통해 연산 증폭기(OP1)를 포함하여 구성되는 차동 증폭기에 입력되기 때문이다. 차동 입력 신호, 또는 기준 전압(esg) 중 적어도 어느 하나의 신호가, 연산 증폭기(OP1)의 입력 전압 범위에 따른 전압 범위로부터 멀어지는 경우에는, 정상적인 차동 증폭 출력을 얻을 수 없다.
본 발명은 상기 배경 기술에 감안하여 이루어진 것으로, 간이한 회로 구성에 의해, 차동 입력 신호의 전압 범위에 의존하지 않는 전압 범위에서 출력 신호를 출력하는 것이 가능한 차동 증폭 회로를 제공하는 것을 목적으로 한다.
그 해결 수단은 제1 전원 전압으로 동작하고, 차동 입력 전압의 차전압을 상기 차전압에 따른 전류로 변환하는 전압 전류 변환부와, 상기 제1 전원 전압과는 독립된 제2 전원 전압으로 동작하며, 상기 전압 전류 변환부로부터 출력되는 전류를 상기 전류에 따른 전압으로 변환하고, 변환한 상기 전압과 기준 전압에 기초하 는 출력 전압을 출력하는 전류 전압 변환부를 포함하는 것을 특징으로 하는 차동 증폭 회로이다.
본 발명에 의하면, 차동 입력 신호의 전압 범위에 의존하지 않는 전압 범위에서 출력 신호를 출력함에 있어서, 간이한 회로 구성의 차동 증폭 회로를 제공하는 것이 가능해진다.
또한, 전압 전류 변환부와 전류 전압 변환부는, 서로 독립된 전원 전압인 제1 및 제2 전원 전압에 의해 급전되기 때문에, 전압 전류 변환부의 입력 전압 범위와, 전류 전압 변환부의 입력 전압 범위와는 별개로 독립되어 설정할 수 있다. 이것에 의해, 전압 전류 변환부에 입력되는 차동 입력 신호의 전압 범위와, 전류 전압 변환부에 입력되는 기준 전압의 전압 범위는 별개로 독립되어 설정할 수 있다. 차동 입력 신호의 전압 범위에 의존하지 않고 기준 전압의 전압 범위를 설정하여, 출력 신호를 출력할 수 있다.
이하, 본 발명의 차동 증폭 회로에 대해서 구체화한 제1 실시형태를 도 1∼도 6에 기초하여 도면을 참조하면서 상세히 설명한다.
(제1 실시형태)
우선, 차동 증폭 회로(1)에 대해서 설명한다. 도 1은 제1 실시형태에 따른 차동 증폭 회로(1)의 구성을 도시하는 회로도이다.
차동 증폭 회로(1)는 NMOS 트랜지스터(N1, N2, N3, N4)와, 정전류원(ia, ib, ic, id, ie, if)과, 저항 소자(Ra, Rb, Rc)와, 연산 증폭기(OP)를 구비하고 있다. NMOS 트랜지스터(N1, N2) 및 저항 소자(Rb)는 제1 차동 쌍을 구성하고, NMOS 트랜지스터(N3, N4) 및 저항 소자(Rc)는 제2 차동 쌍을 구성하고 있다. 여기서 NMOS 트랜지스터(N1, N2)는 동일한 트랜지스터 사이즈를 가지며, NMOS 트랜지스터(N3, N4)는 동일한 트랜지스터 사이즈를 갖고 있다.
NMOS 트랜지스터(N1)에서는, 소스 단자에 정전류원(ic)의 일단이, 게이트 단자에 입력 단자(IM)가, 드레인 단자에 노드(X1)가 접속되어 있다. NMOS 트랜지스터(N2)에서는 소스 단자에 정전류원(id)의 일단이, 게이트 단자에 입력 단자(IP)가, 드레인 단자에 노드(X2)가 접속되어 있다. 또한 NMOS 트랜지스터(N1)의 소스 단자 및 NMOS 트랜지스터(N2)의 소스 단자 사이에는 저항 소자(Rb)가 접속되어 있다. 또한 정전류원(ic 및 id)의 타단은 제1 접속 전압(AVS)에 접속되어 있다.
NMOS 트랜지스터(N3)에서는 소스 단자에 정전류원(ie)의 일단이, 게이트 단자에 피드백 단자(FB)가, 드레인 단자에 노드(X1)가 접속되어 있다. 또한, 도 1에는 도시되어 있지 않지만, 통상 피드백 단자(FB)는 연산 증폭기(OP)의 출력 단자(OUT)에 접속되어 사용된다. NMOS 트랜지스터(N4)에서는, 소스 단자에 정전류원(if)의 일단이, 게이트 단자에 시그널 그라운드 단자(SG)가, 드레인 단자에 노드(X2)가 접속되어 있다. 또한 NMOS 트랜지스터(N3)의 소스 단자 및 NMOS 트랜지스터(N4)의 소스 단자 사이에는 저항 소자(Rc)가 접속되어 있다. 또한 정전류원(ie 및 if)의 타단은 제1 접지 전압(AVS)에 접속되어 있다.
노드(X1)에는, 정전류원(ia)의 일단이 접속되고, 노드(X2)에는, 정전류 원(ib)의 일단이 접속되어 있다. 또한 노드(X1)와 노드(X2) 사이에는, 저항 소자(Ra)가 접속되어 있다. 또한, 연산 증폭기(OP)에서는, 비반전 단자가 노드(X1)에 접속되고, 반전 단자가 노드(X2)에 접속되어 있다. 또한 정전류원(ia 및 ib)의 타단은 제1 전원 전압(AVD)에 접속되어 있다. 또한 연산 증폭기(OP)는 제1 전원 전압(AVD) 및 제1 접지 전압(AVS)과는 독립되어 설정되는, 제2 전원 전압(VH) 및 제2 접지 전압(GND)에 접속되어 있다.
여기서, 정전류원(ia)은 정전류원(ib)과 동등한 전류가 흐르고, 정전류원(ic)은 정전류원(id)과 동등한 전류가 흐르며, 정전류원(ie)은 정전류원(if)과 동등한 전류가 흐르도록 설정되어 있다. 또한 정전류원(ia)의 전류는 정전류원(ic)의 전류 및 정전류원(ie)의 전류의 합전류이고, 정전류원(ib)의 전류는 정전류원(id)의 전류 및 정전류원(if)의 전류의 합전류로 설정되어 있다.
다음에, 정전류원(ia, ib)에 대해서 설명한다. 도 2는 정전류원(ia, ib)의 구체예를 도시하는 회로도이다. 정전류원(ia, ib)은 모두 동일한 회로 구성을 갖고 있고, PM0S 트랜지스터(Pr1, Pia, Pib)와, 일단이 제1 접지 전압(AVS)에 접속된 정전류원(ir1)을 구비하고 있다.
PM0S 트랜지스터(Pr1)에서는, 드레인 단자가 정전류원(ir1)의 타단 및 자신의 게이트 단자에 접속되어 있다. 또한 PM0S 트랜지스터(Pr1)의 드레인 단자는 PM0S 트랜지스터(Pia)의 게이트 단자 및 PM0S 트랜지스터(Pib)의 게이트 단자에 접속되어 있다.
이것에 의해, PM0S 트랜지스터(Pr1)와, PM0S 트랜지스터(Pia, Pib)는 전류 미러 회로를 구성한다. 따라서 PM0S 트랜지스터(Pr1)에 흐르는 전류와 동등한 전류가, PM0S 트랜지스터(Pia, Pib)에 흐르게 된다. 즉 정전류원(ir1)의 전류가 PM0S 트랜지스터(Pia, Pib)에 흘러서, 정전류원(ia, ib)을 구성하게 된다.
다음에, 정전류원(ic, id)에 대해서 설명한다. 도 3은 정전류원(ic, id)의 구체예를 도시하는 회로도이다. 정전류원(ic, id)은, 모두 동일한 회로 구성을 갖고 있고, NMOS 트랜지스터(Nr2, Nic, Nid)와, 일단이 제1 전원 전압(AVD)에 접속된 정전류원(ir2)을 구비하고 있다.
NMOS 트랜지스터(Nr2)에서는, 드레인 단자가 정전류원(ir2)의 타단 및 자신의 게이트 단자에 접속되어 있다. 또한 NMOS 트랜지스터(Nr2)의 드레인 단자는 NMOS 트랜지스터(Nic)의 게이트 단자, 및 NMOS 트랜지스터(Nid)의 게이트 단자에 접속되어 있다.
이것에 의해, NMOS 트랜지스터(Nr2)와, NMOS 트랜지스터(Nic, Nid)는 전류 미러 회로를 구성한다. 따라서 NMOS 트랜지스터(Nr2)에 흐르는 전류와 동등한 전류가, NMOS 트랜지스터(Nic, Nid)에 흐르게 된다. 즉 정전류원(ir2)의 전류가, NMOS 트랜지스터(Nic, Nid)에 흘러서, 정전류원(ic, id)을 구성하게 된다.
또한 정전류원(ie, if)에 대해서는, 도 3의 회로 구성에서, 제1 전원 전압 및 접지 전압(AVD, AVS) 대신에 제2 전원 전압 및 접지 전압(VH, GND)에 접속되면 좋다. 그 외의 회로 구성은 도 3의 회로 구성과 유사한 회로 구성으로 할 수 있다.
다음에, 차동 증폭 회로(1)에서 입력 단자(IP)의 전압이 입력 단자(IM)의 전압과 동등한 경우의 동작에 대해서 설명한다. 도 4는 차동 증폭 회로(1)의 각 부의 상태를 도시하는 회로도이다.
여기서, 정전류원(ia, ib)의 전류는 200 ㎂, 정전류원(ic, id, ie, if)의 전류는 100 ㎂로 설정되어 있다. 또한 저항 소자(Ra, Rb, Rc)의 저항값은 각각 100 ㏀로 설정되어 있다. 또한 피드백 단자(FB)는 출력 단자(OUT)에 접속되고, 신호 그라운드 단자(SG)는 기준 전압(esg)=2.0 V에 접속되어 있다.
이 때, 입력 단자(IM)에 1.0 V 및 입력 단자(IP)에 1.0 V가 인가되면, NMOS 트랜지스터(N1)의 게이트-소스간 전압 및 NMOS 트랜지스터(N2)의 게이트-소스간 전압이 동등하기 때문에, NMOS 트랜지스터(N1)의 소스 단자 및 NMOS 트랜지스터(N2)의 소스 단자는 동일한 전압이 된다. 따라서 저항 소자(Rb)의 양단에는 전압차가 발생하지 않기 때문에 저항 소자(Rb)에는 전류가 흐르지 않는다.
저항 소자(Rb)에 전류가 흐르지 않기 때문에, 정전류원(ic)에 흐르는 전류는 모두 NMOS 트랜지스터(N1)를 흐르는 전류이고, 정전류원(id)에 흐르는 전류는 모두 NMOS 트랜지스터(N2)를 흐르는 전류이다. NMOS 트랜지스터(N1) 및 NMOS 트랜지스터(N2)를 흐르는 전류는 모두 100 ㎂이다. 정전류원(ia)에 흐르는 200 ㎂와, NMOS 트랜지스터(N1)에 흐르는 100 ㎂와의 차전류는 100 ㎂이다. 그리고 NMOS 트랜지스터(N3)를 통해, 100 ㎂의 정전류원(ie)에, 이 차전류 100 ㎂ 모두가 유입된다. 또한 정전류원(ib)에 흐르는 200 ㎂와, NMOS 트랜지스터(N2)에 흐르는 100 ㎂와의 차전류는 100 ㎂이다. 그리고 NMOS 트랜지스터(N4)를 통해 100 ㎂의 정전류원(if)에, 이 차전류 100 ㎂ 모두가 유입된다. 즉 정전류원(1a)으로부터의 전류는 NMOS 트랜지스터(N1, N3)에 흐르고, 정전류원(ib)으로부터의 전류는 NMOS 트랜지스터(N2, N4)에 흐르기 때문에, 저항 소자(Ra)에는 전류가 흐르지 않고, 저항 소자(Ra)의 양단에는 전압차가 발생하지 않게 된다.
또한 정전류원(ie)이 흘리고자 하는 전류 100 ㎂는, 모두 NMOS 트랜지스터(N3)를 통하여 공급되고, 정전류원(if)이 흘리고자 하는 전류 100 ㎂는, 모두 NM0S 트랜지스터(N4)를 통해 공급된다. 이 때문에 정전류원(ie) 및 정전류원(if)에 유입되는 전류는 저항 소자(Rc)를 통해 흐르지 않는다. 이것에 의해 저항 소자(Rc)의 양단의 전압차는 0 V가 된다. 따라서 NMOS 트랜지스터(N3, N4)의 소스 단자는 같은 전압이 된다.
또한 NMOS 트랜지스터(N3, N4)는 동일한 트랜지스터 사이즈이기 때문에, NMOS 트랜지스터(N3)의 게이트 소스간 전압 및 NMOS 트랜지스터(N4)의 게이트 소스간 전압도 모두 동일한 전압으로 동작한다. 따라서 NMOS 트랜지스터(N3)의 게이트 전압과 NMOS 트랜지스터(N4)의 게이트 전압이 동일한 전압값이어야 한다.
연산 증폭기(OP)는 NMOS 트랜지스터(N3) 및 NMOS 트랜지스터(N4)의 게이트 전압이 동등해지도록 동작한다. 따라서 NMOS 트랜지스터(N4)의 게이트 전압인 신호 그라운드 단자(SG)가 2.0 V이기 때문에, NMOS 트랜지스터(N3)의 게이트 전압인 피드백 단자(FB)가 2.0 V가 되도록 연산 증폭기(OP)가 동작하고, 출력 단자(OUT)의 전압값이 2.0 V가 된다.
여기서, 연산 증폭기(OP)에 공급되는 제2 전원 전압 및 접지 전압(VH, GND)은, 입력 단자(IM, IP)가 접속되어 있는 NMOS 트랜지스터(N1, N2)를 구비하는 제1 차동 쌍에 공급되는, 제1 전원 전압 및 접지 전압(AVD, ADS)과는 별개로 독립되어 설정된다. 이 때문에 신호 그라운드 단자(SG)에 인가되는 기준 전압(esg)은 2.0 V에 한정되지 않고 자유롭게 설정할 수 있고, 설정된 기준 전압에 따른 전압 범위의 출력 신호가 피드백 단자(FB)[출력 단자(OUT)]로부터 출력된다.
다음에, 차동 증폭 회로(1)에서, 입력 단자(IP)의 전압이 입력 단자(IM)의 전압보다 높은 경우의 동작에 대해서 설명한다. 도 5 및 도 6은 차동 증폭 회로(1)의 각 부의 상태를 도시하는 회로도이다. 도 5는 입력 단자(IP)의 전압이 변화된 직후의 과도(過渡)시의 상태를 도시하고, 도 6은 각 부의 상태가 수속된 상태를 도시하고 있다.
여기서 도 4와 마찬가지로, 정전류원(ia, ib)의 전류는 200 ㎂, 정전류원(ic, id, ie, if)의 전류는 100 ㎂로 설정되어 있다. 또한 저항 소자(Ra, Rb, Rc)의 저항값은 각각 100 ㏀로 설정되어 있다. 또한 피드백 단자(FB)는 출력 단자(OUT)에 접속되고, 신호 그라운드 단자(SG)는 기준 전압(esg)=2.0 V에 접속되어 있다.
도 5에 있어서, 입력 단자(IM)에 1.0 V 및 입력 단자(IP)에 1.5 V가 인가되면, NMOS 트랜지스터(N1)의 게이트-소스간 전압 및 NMOS 트랜지스터(N2)의 게이트-소스간 전압이 동등하기 때문에 저항 소자(Rb)의 양단에 0.5 V의 전압이 인가된다. 저항 소자(Rb)의 저항값은 100 ㏀이기 때문에, 저항 소자(Rb)에는 NMOS 트랜지스터(N2)의 소스 단자측에서 NMOS 트랜지스터(N1)의 소스 단자측을 향해 5 ㎂의 전류가 흐르게 된다.
정전류원(ic, id)에 흐르는 전류는 100 ㎂로 일정하기 때문에, NMOS 트랜지 스터(N1)를 흐르는 전류는, 정전류원(ic)을 흐르는 100 ㎂로부터 저항 소자(Rb)에 흐르는 전류인 5 ㎂를 감하여 95㎂가 된다. 또한 NMOS 트랜지스터(N2)를 흐르는 전류는, 정전류원(id)을 흐르는 100 ㎂에, 저항 소자(Rb)에 흐르는 전류인 5 ㎂가 더해져 105 ㎂가 된다.
정전류원(ia)으로부터 NMOS 트랜지스터(N1)에 흐르는 전류를 제외한 전류는 105 ㎂가 되고, 정전류원(ib)으로부터 NMOS 트랜지스터(N2)에 흐르는 전류를 제외한 전류는 95 ㎂가 된다. 정전류원(ie, if)은 각각 100 ㎂의 정전류원이다. 이 때문에 정전류원(ia)으로부터 NMOS 트랜지스터(N1)에 흐르는 전류를 제외한 나머지의 전류 105 ㎂는, NMOS 트랜지스터(N3)를 흐르고 노드 전류(iX1)로서 정전류원(ie)을 향하는 100 ㎂와, 저항 소자(Ra)를 통해, 노드 전류(iX2)의 일부로서 정전류원(if)을 향하는 5 ㎂로 나뉜다. 노드 전류(iX2)에는 정전류원(ib)으로는 NMOS 트랜지스터(N2)에 흐르는 전류를 제외한 나머지의 전류 95 ㎂가 더해지고, NMOS 트랜지스터(N4)를 흘러 정전류원(if)을 향해 흐르게 된다.
여기서, 저항 소자(Ra)를 흐르는 전류는 5 ㎂이다. 저항 소자(Ra)의 저항값은 100 ㏀이기 때문에, 저항 소자(Ra)의 양단에는 NMOS 트랜지스터(N1)의 드레인 단자측을 높은 전위로서 0.5 V의 전압차가 생기게 된다. 이 시점에서는 아직, NMOS 트랜지스터(N3) 및 NMOS 트랜지스터(N4)의 게이트 전압은 변하지 않기 때문에, 저항 소자(Rc)의 양단에는 전압차가 생기지 않는다. 이 때문에 저항 소자(Rc)에는 전류가 흐르지 않는다.
저항 소자(Rc)에 흐르는 전류는 NMOS 트랜지스터(N3) 및 NMOS 트랜지스 터(N4)의 소스 전압 차에 의해 결정된다. 또한 NMOS 트랜지스터(N3) 및 NMOS 트랜지스터(N4)의 게이트-소스간 전압은 동일한 전압이기 때문에, 이들의(N3, N4) 게이트 전압차가 제어되어야 하다. NMOS 트랜지스터(N4)의 게이트 전압은 신호 그라운드 단자(SG)에 인가되어 있는 기준 전압(esg)=2.0 V이고, NMOS 트랜지스터(N3)의 게이트 전압은 피드백 단자(FB)에 접속된 연산 증폭기(OP)의 출력 단자(OUT)의 전압이다.
연산 증폭기(OP)의 비반전 입력 단자 및 반전 입력 단자에는 저항 소자(Ra)의 양단에 생긴 전압차가 입력되어 있다. NMOS 트랜지스터(N3)의 게이트 단자인 피드백 단자(FB)에 연산 증폭기(OP)의 출력 단자(OUT)가 접속되어 있기 때문에, 연산 증폭기(OP)는 비반전 입력 단자 및 반전 입력 단자의 전압차가 없어지도록 동작한다. 구체적으로는 저항 소자(Ra)의 양단에 생긴 전압차가 없어지도록, 정전류원(ia)으로부터 저항 소자(Ra)에 유입되어 있는 5 ㎂가 없어지는 방향, 즉 NMOS 트랜지스터(N3)를 흐르는 노드 전류(iX1)가 5 ㎂ 늘어나고, NMOS 트랜지스터(N4)를 흐르는 노드 전류(iX2)가 5 ㎂ 줄어드는 방향으로 동작하게 된다.
도 6에서는 NMOS 트랜지스터(N3)를 흐르는 노드 전류(iX1)가 5 ㎂ 늘어 105 ㎂가 되고, NMOS 트랜지스터(N4)를 흐르는 노드 전류(iX2)가 5 ㎂ 줄어들어 95 ㎂가 된 상태를 도시한다. 이 상태에서 정전류원(ie) 및 정전류원(if)이 흐르게 하는 전류는 각각 100 ㎂로 일정하기 때문에, 이들 정전류를 채우도록 저항 소자(Rc)에 전류를 흘려야 한다. 정전류원(ie)에는 105 ㎂의 노드 전류(iX1) 중 100 ㎂가 유입되고, 나머지 전류인 5 ㎂는 저항 소자(Rc)를 통해 정전류원(if)에 흐른다. 정전류 원(if)에는, 노드 전류(iX2)의 95 ㎂에 저항 소자(RC)를 통해 흐르는 노드 전류(iX1)의 나머지 전류인 5 ㎂가 더해진 100 ㎂가 유입된다.
즉, 차동 증폭 회로(1)는 NMOS 트랜지스터(N3)로부터 저항 소자(RC)를 통해, 정전류원(if)에 유입되는 전류가 5 ㎂가 되도록 동작하게 된다. NMOS 트랜지스터(N4)의 게이트 전압은 기준 전압(esg)=2.0 V 고정이다. 이 때문에 NMOS 트랜지스터(N3)의 게이트 전압을 상승시킴으로써, 저항 소자(RC)에 흐르는 전류가 설정된다. 저항 소자(RC)의 저항값은 100 ㏀이기 때문에, 5 ㎂의 전류가 흐르기 위해서는 0.5 V의 전압차가 필요하게 된다. NMOS 트랜지스터(N3) 및 NMOS 트랜지스터(N4)의 게이트-소스간 전압차가 동등하기 때문에, 연산 증폭기(OP)는 NMOS 트랜지스터(N3)의 게이트 전압이 NMOS 트랜지스터(N4)의 게이트 전압보다 0.5 V 높아지도록 동작하게 된다.
이 경우, NMOS 트랜지스터(N3)의 게이트 단자인 피드백 단자(FB)를 바이어스하는 것은 연산 증폭기(OP)이다. 연산 증폭기(OP)는 제2 전원 전압 및 접지 전압(VH, GND)이 공급되어 동작한다. 이에 비하여 NMOS 트랜지스터(N1, N2)를 포함하여 구성되고 입력 단자(IM, IP)가 접속되어 있는 제1 차동 쌍은, 제2 전원 전압 및 접지 전압(VH, GND)과는 독립된 제1 전원 전압 및 접지 전압(AVD, AVS)이 공급되어 동작한다. 따라서 연산 증폭기(OP) 및 NMOS 트랜지스터(N3, N4)로 구성되는 제2 차동 쌍은 입력 단자(IM, IP)에 입력되는 차동 입력 신호의 전압 범위와는 무관하게 동작한다. 기준 전압(esg)의 전압값을, 차동 입력 신호의 전압 범위와는 무관하게 설정할 수 있다.
정전류원(ia)으로부터 NMOS 트랜지스터(N1)에 흐르는 전류를 제외한 전류 105 ㎂는 모두 노드 전류(iX1)가 되어, NMOS 트랜지스터(N3)에 흐른다. 또한 정전류원(ib)으로부터 NMOS 트랜지스터(N2)에 흐르는 전류를 제외한 전류 95 ㎂는 모두 노드 전류(iX2)가 되어, NMOS 트랜지스터(N4)에 흐른다. 이것에 의해 저항 소자(Ra)를 흐르는 전류는 0 ㎂가 되고, 저항 소자(Ra)의 양단에는 전압차가 생기지 않게 된다.
이상에 의해 입력 단자(IM) 및 입력 단자(IP)에 인가된 차전압은 일단 전류로 변환된 후, 저항 소자(Rc)의 양단의 차전압이 된다. 이 차전압이 NMOS 트랜지스터(N3, N4)의 게이트 단자인 피드백 단자(FB), 신호 그라운드 단자(SG)로 이어진다. 그 결과, 신호 그라운드 단자(SG)에 인가되는 기준 전압(esg)을 기준으로 하여, 피드백 단자(FB)에는 차동 입력 신호의 차전압이 더해진 전압이 출력된다. 이 경우, 연산 증폭기(OP)에 공급되는 제2 전원 전압 및 접지 전압(VH, GND)은 입력 단자(IM, IP)가 접속되는 NMOS 트랜지스터(N1, N2)에 공급되는 제1 전원 전압 및 접지 전압(AVD, AVS)과는 독립되어 설정된다. 이 때문에 입력 단자(IM, IP)에 인가되는 차동 입력 신호의 전압 범위와는 무관하게, 피드백 단자(FB) 즉 출력 단자(OUT)에 출력되는 출력 신호의 전압 범위를 설정할 수 있다.
제1 실시형태에서는, 저항 소자(Rb)의 저항값 및 저항 소자(Rc)의 저항값이 모두 동일한 100 ㏀인 경우에 대해서 설명하였지만, 각각의 저항 소자의 저항값이 상이한 경우에 대해, 연산 증폭기(OP)로부터 출력되는 출력 신호의 전압의 변이에 대해서 고찰한다. 차동 증폭 회로(1)의 게인(G)을 게인(G)=ΔVout/ΔVin으로 할 때[여기서 ΔVin은 차전압, 즉 입력 단자(IP)의 전압-입력 단자(IM)의 전압이고, ΔVout는 ΔVin이 0이 아닌 경우의 연산 증폭기(OP)의 출력 전압-ΔVin이 0인 경우의 연산 증폭기(OP)의 출력 전압으로 함], 연산 증폭기(OP)는 저항 소자(Ra)의 양단의 전압차가 0 V가 되도록 동작한다. 즉 이상에서 설명한 바와 같이, 저항 소자(Rb)에 흐르는 전류와 저항 소자(Rc)에 흐르는 전류가 동일한 전류가 되도록 동작하게 된다. 여기서 저항 소자(Rb)에 흐르는 전류를 iRb, 저항 소자(Rc)에 흐르는 전류를 iRc로 할 때, iRb=ΔVin/Rb, iRc=ΔVout/Rc이기 때문에, ΔVin/Rb=ΔVout/Rc의 관계가 성립된다. 이 식으로부터, ΔVout/ΔVin=Rc/Rb가 되고, 게인(G)=Rc/Rb가 된다.
이상, 설명한 바와 같이 제1 실시형태에 따른 차동 증폭 회로(1)에서는 4개의 NMOS 트랜지스터(N1∼N4)와, 3개의 저항 소자(Ra∼Rc)와, 6개의 정전류원(ia∼if)과, 하나의 연산 증폭기(0P)로 구성되며, 각각의 입력 단자(IM, IP)는 높은 임피던스를 갖고, 차동 입력 신호의 전압 범위에 의존하지 않고 출력 신호를 출력하는 차동 증폭 회로(1)를 구성할 수 있다. 종래 기술로는, 도 11에 도시하는 바와 같이, 동일한 기능의 차동 증폭 회로를 구성함에 있어서, 4개의 연산 증폭기(OP1∼OP4)와 4개의 저항 소자(R1∼R4)가 필요하게 되었다. 이에 비하여, 제1 실시형태의 차동 증폭 회로(1)에서는 보다 간이한 회로로 차동 증폭 회로를 구성할 수 있다.
또한, 차동 증폭 회로(1)에서는 NMOS 트랜지스터(N1) 및 NMOS 트랜지스터(N2)를 구비하는 제1 차동 쌍과, 정전류원(ia, ib, ic, id)과, 저항 소자(Rb)로 전압 전류 변환부를 구성하고 있다. 또한 저항 소자(Ra)와, 연산 증폭기(OP)와, NMOS 트랜지스터(N3) 및 NMOS 트랜지스터(N4)를 구비하는 제2 차동 쌍과, 저항 소자(Rc)와, 정전류원(ie, if)으로 전류 전압 변환부를 구성하고 있다.
여기서, 전압 전류 변환부는 제1 전원 전압 및 접지 전압(AVD, AVS)이 공급되어 있고, 전류 전압 변환부는 제1 전원 전압 및 접지 전압(AVD, AVS)과는 독립된, 제2 전원 전압 및 접지 전압(VH, GND)이 공급되어 있다.
이것에 의해, 간이한 회로 구성으로, 입력 단자(IP) 및 입력 단자(IM)에 입력되는 차동 입력 신호의 전압 범위는 관계없이, 신호 그라운드 단자(SG)에 인가되는 기준 전압(esg)의 전압 범위를 설정하여, 피드백 단자(FB)로부터 차전압을 얻을 수 있다.
(제2 실시형태)
우선, 차동 증폭 회로(1a)에 대해서 설명한다. 도 7은 제2 실시형태에 따른 차동 증폭 회로(1a)의 구성을 도시하는 회로도이다. PMOS 트랜지스터(P1, P2, P3, P4)와, 정전류원(iaa, iba, ica, ida, iea, ifa)과, 저항 소자(Raa, Rba, Rca)와, 연산 증폭기(OP)를 구비하고 있다. PMOS 트랜지스터(P1, P2) 및 저항 소자(Rba)는 제1 차동 쌍을 구성하고, PMOS 트랜지스터(P3, P4) 및 저항 소자(RCa)는 제2 차동 쌍을 구성하고 있다. 여기서 PMOS 트랜지스터(P1, P2)는 동일한 트랜지스터 사이즈를 가지며, PMOS 트랜지스터(P3, P4)는 동일한 트랜지스터 사이즈를 갖고 있다.
PM0S 트랜지스터(P1)에서는, 소스 단자에 정전류원(ica)의 일단이, 게이트 단자에 입력 단자(IM)가, 드레인 단자에 노드(X1a)가 접속되어 있다. PM0S 트랜지스터(P2)에서는 소스 단자에 정전류원(ida)의 일단이, 게이트 단자에 입력 단 자(IP)가, 드레인 단자에 노드(X2a)가 접속되어 있다. 또한 PMOS 트랜지스터(P1)의 소스 단자 및 PMOS 트랜지스터(P2)의 소스 단자 사이에는 저항 소자(Rba)가 접속되어 있다. 또한 정전류원(ica 및 ida)의 타단은 제1 전원 전압(AVD)에 접속되어 있다.
PMOS 트랜지스터(P3)에서는 소스 단자에 정전류원(iea)의 일단이, 게이트 단자에 피드백 단자(FB)가 드레인 단자에 노드(X1a)가 접속되어 있다. 또한 도 7에는 도시되어 있지 않지만, 통상 피드백 단자(FB)는 연산 증폭기(OP)의 출력 단자(OUT)에 접속되어 사용된다. PMOS 트랜지스터(P4)에서는 소스 단자에 정전류원(ifa)의 일단이, 게이트 단자에 신호 그라운드 단자(SG)가, 드레인 단자에 노드(X2a)가 접속되어 있다. 또한 PMOS 트랜지스터(P3)의 소스 단자 및 PMOS 트랜지스터(P4)의 소스 단자 사이에는, 저항 소자(Rca)가 접속되어 있다. 또한 정전류원(iea 및 ifa)의 타단은 제2 전원 전압(VH)에 접속되어 있다.
노드(X1a)에는 정전류원(iaa)의 일단이 접속되고, 노드(X2a)에는 정전류원(iba)의 일단이 접속되어 있다. 또한 노드(X1a)와 노드(X2a) 사이에는 저항 소자(Raa)가 접속되어 있다. 또한 연산 증폭기(OP)에서는 반전 단자가 노드(X1a)에 접속되고, 비반전 단자가 노드(X2a)에 접속되어 있다. 또한 정전류원(iaa 및 iba)의 타단은 제1 접지 전압(AVS)에 접속되어 있다. 또한 연산 증폭기(OP)는 제1 전원 전압(AVD) 및 제1 접지 전압(AVS)과는 독립되어 설정되는, 제2 전원 전압(VH) 및 제2 접지 전압(GND)에 접속되어 있다.
여기서 정전류원(iaa)에는 정전류원(iba)과 동등한 전류가 흐르고, 정전류 원(ica)에는 정전류원(ida)와 동등한 전류가 흐르며, 정전류원(iea)에는 정전류원(ifa)와 동등한 전류가 흐르도록 설정되어 있다. 또한 정전류원(iaa)의 전류는 정전류원(ica)의 전류 및 정전류원(iea)의 전류의 합전류이고, 정전류원(iba)의 전류는 정전류원(ida)의 전류 및 정전류원(ifa)의 전류의 합전류로 설정되어 있다.
정전류원(iaa, iba, ica, ida, iea, ifa)은 제1 실시형태에서의 정전류원(ia, ib, iC, id, ie, if)과 같은 전류 미러 회로를 이용하고, 사용하는 트랜지스터의 극성 및 정전류원에의 접속의 극성이 반전되어 구성되어 있다.
다음에, 차동 층폭 회로(1a)에서 입력 단자(IP)의 전압이 입력 단자(IM)의 전압과 동등한 경우의 동작에 대해서 설명한다. 도 8은 차동 증폭 회로(1a)의 각 부의 상태를 도시하는 회로도이다.
여기서 정전류원(iaa, iba)의 전류는 200 ㎂, 정전류원(ica, ida, iea, ifa)의 전류는 100 ㎂로 설정되어 있다. 또한 저항 소자(Raa, Rba, Rca)의 저항값은 각각 100 ㏀으로 설정되어 있다. 또한 피드백 단자(FB)는 출력 단자(OUT)에 접속되고, 신호 그라운드 단자(SG)는 기준 전압(esg)=2.0 V에 접속되어 있다.
이 때, 입력 단자(IM)에 1.0 V 및 입력 단자(IP)에 1.0 V가 인가되면, PMOS 트랜지스터(P1)의 게이트-소스간 전압 및 PMOS 트래지스터(P2)의 게이트-소스간 전압이 동등하기 때문에, PM0S 트랜지스터(P1)의 소스 단자 및 PM0S 트랜지스터(P2)의 소스 단자는 같은 전압이 된다. 따라서 저항 소자(Rba)의 양단에는 전압차가 발생하지 않기 때문에, 저항 소자(Rba)에는 전류가 흐르지 않는다.
저항 소자(Rba)에 전류가 흐르지 않기 때문에, 정전류원(ica)으로부터 유출 되는 전류는 모두 PMOS 트랜지스터(P1)를 흐르는 전류이고, 정전류원(ida)으로부터 유출되는 전류는 모두 PM0S 트랜지스터(P2)를 흐르는 전류이다. PMOS 트랜지스터(P1) 및 PMOS 트랜지스터(P2)를 흐르는 전류는 모두 100 ㎂이다. 정전류원(iaa)에 흐르는 200 ㎂와, PMOS 트랜지스터(P1)에 흐르는 100 ㎂의 차전류는 100 ㎂이다. 따라서 PMOS 트랜지스터(P3)로부터의 전류는 100 ㎂가 된다. 또한 정전류원(iba)에 흐르는 200 ㎂와, PMOS 트랜지스터(P2)에 흐르는 100 ㎂와의 차전류는 100 ㎂이다. 따라서 PMOS 트랜지스터(P4)로부터의 전류는 100 ㎂가 된다. 즉 정전류원(iaa)을 향해 전류는 PMOS 트랜지스터(P1, P3)에 흐르고, 정전류원(iba)을 향하는 전류는 PMOS 트랜지스터(P2, P4)에 흐르기 때문에, 저항 소자(Raa)는 전류가 흐르지 않고, 저항 소자(Raa)의 양단에는 전압차가 발생하지 않게 된다.
또한 정전류원(iea)이 흘리고자 하는 전류 100 ㎂는, 모두 PMOS 트랜지스터(P3)를 통해 공급되고, 정전류원(ifa)이 흘리고자 하는 전류 100 ㎂는, 모두 PMOS 트랜지스터(P4)를 통해 공급된다. 이 때문에 정전류원(iea) 및 정전류원(ifa)이 흘리는 전류는, 저항 소자(Rca)를 통해 흐르지 않는다. 이것에 의해 저항 소자(Rca)의 양단의 전압차는 0 V가 된다. 따라서 PMOS 트랜지스터(P3, P4)의 소스 단자는 동일한 전압이 된다.
또한, PMOS 트랜지스터(P3, P4)는 동일한 트랜지스터 사이즈이기 때문에, PMOS 트랜지스터(P3)의 게이트-소스간 전압 및 PMOS 트랜지스터(P4)의 게이트-소스간 전압도 모두 동일한 전압으로 동작한다. 따라서 PMOS 트랜지스터(P3)의 게이트 전압과 PMOS 트랜지스터(P4)의 게이트 전압이 동일한 전압값이어야 한다.
연산 증폭기(OP)는 PMOS 트랜지스터(P3) 및 PMOS 트랜지스터(P4)의 게이트 전압이 동등해지도록 동작한다. 따라서 PMOS 트랜지스터(P4)의 게이트 전압인 신호 그라운드 단자(SG)가 2.0 V이기 때문에, PMOS 트랜지스터(P3)의 게이트 전압인 피드백 단자(FB)가 2.0 V가 되도록 연산 증폭기(OP)가 동작하고, 출력 단자(OUT)의 전압값이 2.0 V가 된다.
여기서, 연산 증폭기(OP)에 공급되는 제2 전원 전압(VH) 및 접지 전압(GND)은 입력 단자(IM, IP)가 접속되어 있는 PMOS 트랜지스터(P1, P2)를 구비하는 제1 차동 쌍에 공급되어, 제1 전원 전압 및 접지 전압(AVD, ADS)과는 별개로 독립되어 설정된다. 이 때문에 신호 그라운드 단자(SG)에 인가되는 기준 전압(esg)은 2.0 V에 한하지 않고 자유롭게 설정할 수 있고, 설정된 기준 전압에 따른 전압 범위의 출력 신호가 피드백 단자(FB)[출력 단자(OUT)]로부터 출력된다.
다음에, 차동 증폭 회로(1a)에서 입력 단자(IP)의 전압이 입력 단자(IM)의 전압보다 높은 경우의 동작에 대해서 설명한다. 도 9 및 도 10은 차동 증폭 회로(1a)의 각 부의 상태를 도시하는 회로도이다. 도 9는 입력 단자(IP)의 전압이 변화된 직후의 과도시의 상태를 도시하고, 도 10은 각 부의 상태가 수속된 상태를 도시하고 있다.
여기서, 도 8과 마찬가지로, 정전류원(iaa, iba)의 전류는 200 ㎂, 정전류원(ica, ida, iea, ifa)의 전류는 100 ㎂로 설정되어 있다. 또한 저항 소자(Raa, Rba, Rca)의 저항값은 각각 100 ㏀로 설정되어 있다. 또한 피드백 단자(FB)는 출력 단자(OUT)에 접속되고, 신호 그라운드 단자(SG)는 기준 전압(esg)=2.0 V에 접속되 어 있다.
도 9에서, 입력 단자(IM)에 1.0 V 및 입력 단자(IP)에 1.5 V가 인가되면, PMOS 트랜지스터(P1)의 게이트-소스간 전압 및 PMOS 트랜지스터(P2)의 게이트-소스간 전압이 동등하기 때문에, 저항 소자(Rba)의 양단에 0.5 V의 전압이 인가된다. 저항 소자(Rba)의 저항값은 100 ㏀이기 때문에, 저항 소자(Rba)에는 PMOS 트랜지스터(P2)의 소스 단자측으로부터 PMOS 트랜지스터(P1)의 소스 단자측을 향해 5 ㎂의 전류가 흐르게 된다.
정전류원(ica, ida)에 흐르는 전류는 100 ㎂로 일정하기 때문에, PMOS 트랜지스터(P1)를 흐르는 전류는 정전류원(ica)으로부터 유출되는 100 ㎂에, 저항 소자(Rba)에 흐르는 전류인 5 ㎂가 가해져 105 ㎂가 된다. 또한 PMOS 트랜지스터(p2)를 흐르는 전류는 정전류원(ida)으로부터 유출되는 100 ㎂로부터 저항 소자(Rba)에 흐르는 전류인 5 ㎂를 감하여 95 ㎂가 된다.
정전류원(iaa)으로부터 PMOS 트랜지스터(P1)에 흐르는 전류를 제외한 전류는 95 ㎂, 정전류원(iba)으로부터 PMOS 트랜지스터(P2)에 흐르는 전류를 제외한 전류는 105 ㎂가 된다. 정전류원(iea, ifa)은 100 ㎂의 정전류원이다. 이 때문에 정전류원(iba)으로부터 PMOS 트랜지스터(P2)에 흐르는 전류를 제외한 나머지의 전류 105 ㎂는, PMOS 트랜지스터(P4)를 흘러 정전류원(ifa)으로부터 공급되는 노드 전류(iX2a)의 100 ㎂와, 저항 소자(Raa)를 흘러, 정전류원(iba)을 향하는 5 ㎂로 나뉜다. 또한 정전류원(iaa)으로부터 PMOS 트랜지스터(P1)에 흐르는 전류를 제외한 나머지의 전류 95 ㎂는 정전류원(iea)으로부터 PMOS 트랜지스터(N3)를 통해 흐르는 노드 전류(iX1a)의 100 ㎂로부터 공급된다. 노드 전류(iX1a)의 나머지의 5 ㎂는 저항 소자(Ra)에 흐른다.
여기서, 저항 소자(Raa)를 흐르는 전류는 5 ㎂이다. 저항 소자(Raa)의 저항값은 100 ㏀이기 때문에, 저항 소자(Raa)의 양단에는 PMOS 트랜지스터(P1)의 드레인 단자측을 높은 전위로서 0.5 V의 전압차가 생기게 된다. 이 시점에서는 아직, PMOS 트랜지스터(P3) 및 PMOS 트랜지스터(P4)의 게이트 전압은 변화하지 않기 때문에, 저항 소자(Rca)의 양단에는 전압차가 생기지 않는다. 이 때문에 저항 소자(Rca)에는 전류가 흐르지 않는다.
저항 소자(Rca)에 흐르는 전류는 PMOS 트랜지스터(P3) 및 PMOS 트랜지스터(N4)의 소스 전압 차에 따라 결정된다. 또한 PMOS 트랜지스터(P3) 및 PMOS 트랜지스터(P4)의 게이트-소스간 전압은 동일한 전압이기 때문에, 게이트 전압차가 제어되어야 하다. PMOS 트랜지스터(P4)의 게이트 전압은 신호 그라운드 단자(SG)에 인가되어 있는 기준 전압(esg)=2.0 V이고, PMOS 트랜지스터(P3)의 게이트 전압은 피드백 단자(FB)에 접속된 연산 증폭기(OP)의 출력 단자(OUT)의 전압이다.
연산 증폭기(OP)의 비반전 입력 단자 및 반전 입력 단자에는 저항 소자(Raa)의 양단에 생긴 전압차가 입력되어 있다. 연산 증폭기(OP)는 PMOS 트랜지스터(P3)의 게이트 단자인 피드백 단자(FB)에 출력 단자(OUT)가 접속되어 있기 때문에, 비반전 입력 단자 및 반전 입력 단자의 전압차가 없어지도록 동작한다. 구체적으로는 저항 소자(Raa)의 양단에 생긴 전압차가 없어지도록, 저항 소자(Raa)로부터 정전류원(iba)에 유입되고 있는 5 ㎂가 없어지는 방향, 즉 PMOS 트랜지스터(P3)를 흐르는 노드 전류(iX1a)가 5 ㎂ 줄어들고, PMOS 트랜지스터(P4)를 흐르는 노드 전류(iX2a)가 5 ㎂ 늘어나는 방향으로 동작하게 된다.
도 10에서는 PMOS 트랜지스터(P3)를 흐르는 노드 전류(iX1a)는 5 ㎂ 줄어 95 ㎂가 된다. 또한 PMOS 트랜지스터(P4)를 흐르는 노드 전류(iX2a)는 5 ㎂ 늘어 105 ㎂가 된 상태를 도시한다. 이 상태에서 정전류원(iea) 및 정전류원(ifa)이 흘리고자 하는 전류는 각각 100 ㎂로 일정하기 때문에, 이들 정전류를 충족시키도록 저항 소자(Rca)에 전류를 흘려야 한다. 정전류원(ifa)으로부터는 105 ㎂의 노드 전류(iX2a) 중 100 ㎂가 유출되고, 부족 전류인 5 ㎂는 저항 소자(Rca)를 통해 정전류원(iea)으로부터 흐른다. 정전류원(iea)으로부터는 노드 전류(iX2a)의 95 ㎂에, 저항 소자(Rca)를 통해 흐르는 노드 전류(iX1a)의 부족 전류의 5 ㎂가 가해진 100 ㎂가 유출된다.
즉, 차동 증폭 회로(1a)는 정전류원(iea)으로부터 저항 소자(Rca)를 통해, PMOS 트랜지스터(P4)에 유출되는 전류가 5 ㎂가 되도록 동작하게 된다. PMOS 트랜지스터(P4)의 게이트 전압은 기준 전압(esg)=2.0 V로 고정된다. 이 때문에 PMOS 트랜지스터(P3)의 게이트 전압을 상승시킴으로써, 저항 소자(Rca)에 흐르는 전류가 설정된다. 저항 소자(Rca)의 저항값은 100 ㏀이기 때문에, 5 ㎂의 전류가 흐르기 위해서는 0.5 V의 전압차가 필요하게 된다. PMOS 트랜지스터(P3) 및 PMOS 트랜지스터(P4)의 게이트-소스간 전압차가 동등하기 때문에, 연산 증폭기(OP)는 PMOS 트랜지스터(P3)의 게이트 전압이 PMOS 트랜지스터(P4)의 게이트 전압보다 0.5 V 높아지도록 동작하게 된다.
이 경우, PMOS 트랜지스터(P3)의 게이트 단자인 피드백 단자(FB)를 바이어스하는 것은 연산 증폭기(OP)이다. 연산 증폭기(OP)는 제2 전원 전압 및 접지 전압(VH, GND)이 공급되어 동작한다. 이에 대하여, PMOS 트랜지스터(P1, P2)를 포함하여 구성되고, 입력 단자(IM, IP)가 접속되어 있는 제1 차동 쌍은, 제2 전원 전압 및 접지 전압(VH, GND)과는 독립된 제1 전원 전압 및 접지 전압(AVD, AVS)이 공급되어 동작한다. 따라서 연산 증폭기(OP), 및 PMOS 트랜지스터(P3, P4)로 구성되는 제2 차동 쌍은 입력 단자(IM, IP)에 입력되는 차동 입력 신호의 전압 범위와는 무관하게 동작한다. 기준 전압(esg)의 전압값을, 차동 입력 신호의 전압 범위와는 무관하게 설정할 수 있다.
정전류원(iaa)으로부터 PMOS 트랜지스터(P1)에 흐르는 전류를 제외한 전류 95 ㎂는 모두 노드 전류(iX1a)가 되어, PMOS 트랜지스터(P3)에 흐른다. 또한 정전류원(iba)으로부터 PMOS 트랜지스터(P2)에 흐르는 전류를 제외한 전류 105 ㎂는, 모두 노드 전류(iX2a)가 되어, PMOS 트랜지스터(P4)에 흐른다. 이에 따라, 저항 소자(Raa)를 흐르는 전류는 0 ㎂가 되기 때문에, 저항 소자(Raa)의 양단에는 전압차가 생기지 않는다.
이상에 의해, 입력 단자(IM) 및 입력 단자(IP)에 인가된 차전압은, 일단 전류로 변환된 후, 저항 소자(Rca)의 양단의 차전압이 된다. 이 차전압이 PMOS 트랜지스터(P3, P4)의 게이트 단자인 피드백 단자(FB), 신호 그라운드 단자(SG)에 이어진다. 그 결과, 신호 그라운드 단자(SG)에 인가되는 기준 전압(esg)을 기준으로 하여, 피드백 단자(FB)에는 입력 단자(IM, IP) 사이의 차전압이 가산된 전압이 출력 된다. 이 경우, 연산 증폭기(OP)에 공급되는 제2 전원 전압 및 접지 전압(VH, GND)은 입력 단자(IM, IP)가 접속되는 PMOS 트랜지스터(P1, P2)에 공급되는 제1 전원 전압 및 접지 전압(AVR, AVS)과는 독립되어 설정된다. 이 때문에 입력 단자(IM, IP)에 인가되는 차동 입력 신호의 전압 범위와는 무관하게, 피드백 단자(FB) 즉 출력 단자(OUT)에 출력되는 출력 신호의 전압 범위를 설정할 수 있다.
또한, 저항 소자(Rba)의 저항값 및 저항 소자(Rca)의 저항값이, 서로 상이한 경우에 대해서는, 제1 실시형태의 경우와 같다. 즉 제1 실시형태의 경우와 마찬가지로 차동 증폭 회로(1a)의 게인(G)을 게인(G)=ΔVout/ΔVin으로 하면, ΔVout/ΔVin=Rca/Rba가 되고, 게인(G)=Rca/Rba가 된다.
또한, 본 발명은 상기 제1 및 제2 실시형태에 한정되는 것이 아니라, 본 발명의 취지를 일탈하지 않는 범위 내에서 여러 가지의 개량, 변형이 가능한 것은 물론이다.
예컨대 NMOS 트랜지스터나 PMOS 트랜지스터 대신에, 바이폴러 트랜지스터를 이용하여 차동 증폭 회로를 구성하는 경우에도 본 발명을 적용할 수 있다.
또한, 제1 및 제2 전원 전압(VH, AVD), 또는 제1 및 제2 접지 전압(GND, AVS) 중, 어느 하나는 같은 전위로 할 수도 있다. 예컨대 제1 및 제2 접지 전압(GND, AVS)을 같은 전위로 할 수 있다.
또한, NMOS 트랜지스터(N1, N2) 및 저항 소자(Rb)는 제1 차동 쌍의 일례, NMOS 트랜지스터(N3, N4) 및 저항 소자(Rc)는 제2 차동 쌍의 일례, 노드(X1, X2)는 제1 차동 쌍 및 제2 차동 쌍의 드레인 단자의 일례이다. 또한 정전류원(ic)은 제1 정전류원의 일례, 정전류원(id)은 제2 정전류원의 일례, 정전류원(ie)은 제3 정전류원의 일례, 정전류원(if)은 제4 정전류원의 일례, 정전류원(ia)은 제5 정전류원의 일례, 정전류원(ib)은 제6 정전류원의 일례이다. 저항 소자(Ra)는 제1 저항 소자의 일례, 저항 소자(Rb)는 제2 저항 소자의 일례, 저항 소자(Rc)는 제3 저항 소자의 일례이다.
또한, PMOS 트랜지스터(P1, P2) 및 저항 소자(Rba)는 제1 차동 쌍의 일례, PMOS 트랜지스터(P3, P4) 및 저항 소자(Rca)는 제2 차동 쌍의 일례, 노드(X1a, X2a)는 제1 차동 쌍 및 제2 차동 쌍의 드레인 단자의 일례이다. 또한 정전류원(ica)은 제1 정전류원의 일례, 정전류원(ida)은 제2 정전류원의 일례, 정전류원(iea)은 제3 정전류원의 일례, 정전류원(ifa)은 제4 정전류원의 일례, 정전류원(iaa)은 제5 정전류원의 일례, 정전류원(iba)은 제6 정전류원의 일례이다. 저항 소자(Raa)는 제1 저항 소자의 일례, 저항 소자(Rba)는 제2 저항 소자의 일례, 저항 소자(Rca)는 제3 저항 소자의 일례이다.
또한, NMOS 트랜지스터(N1, N2), 정전류원(ia, ib, ic, id) 및 저항 소자(Rb)는 전압 전류 변환부의 일례, PMOS 트랜지스터(P1, P2), 정전류원(iaa, iba, ica, ida) 및 저항 소자(Rba)는 전압 전류 변환부의 이례, 저항 소자(Ra), 연산 증폭기(OP), NMOS 트랜지스터(N3, N4), 저항 소자(Rc) 및 정전류원(ie, if)은 전류 전압 변환부의 일례, 저항 소자(Raa), 연산 증폭기(OP), PMOS 트랜지스터(P3, P4), 저항 소자(Rca) 및 정전류원(iea, ifa)은 전류 전압 변환부의 일례이다.
이하에, 본 발명의 여러 가지 형태를 부기로서 정리하였다.
(부기1)
제1 전원 전압으로 동작하고, 차동 입력 전압의 차전압을 상기 차전압에 따른 전류로 변환하는 전압 전류 변환부와,
상기 제1 전원 전압과는 독립된 제2 전원 전압으로 동작하며, 상기 전압 전류 변환부로부터 출력되는 전류를 상기 전류에 따른 전압으로 변환하고, 변환한 상기 전압과 기준 전압에 기초하는 출력 전압을 출력하는 전류 전압 변환부,
를 포함하는 것을 특징으로 하는 차동 증폭 회로.
(부기 2)
부기 1에 기재한 차동 증폭 회로로서,
상기 전압 전류 변환부는,
상기 차동 입력 전압이 입력되는 제1 차동 쌍과,
상기 제1 차동 쌍의 드레인 단자 사이에 접속되는 제1 저항 소자
를 포함하고,
상기 전류 전압 변환부는,
입력 단자가 상기 제1 차동 쌍의 드레인 단자의 각각에 접속되는 연산 증폭기와,
상기 연산 증폭기의 출력 전압에 따른 전압 및 기준 전압이 입력되는 제2 차동 쌍
을 포함하고,
상기 제1 차동 쌍의 드레인 단자 및 상기 제2 차동 쌍의 드레인 단자는 각각 접속되는 것을 특징으로 하는 차동 증폭 회로.
(부기 3)
부기 2에 기재한 차동 증폭 회로로서,
상기 제1 차동 쌍의 제1 입력 단자가 접속되는 트랜지스터의 소스 단자에 일단이 접속되는 제1 정전류원과,
상기 제1 정전류원과 동일한 전류값의 전류가 흐르고, 상기 제1 차동 쌍의 제2 입력 단자가 접속되는 트랜지스터의 소스 단자에 일단이 접속되는 제2 정전류원
을 포함하는 것을 특징으로 하는 차동 증폭 회로.
(부기 4)
부기 3에 기재한 차동 증폭 회로로서,
상기 제2 차동 쌍의 제1 입력 단자가 접속되는 트랜지스터의 소스 단자에 일단이 접속되는 제3 정전류원과,
상기 제3 정전류원과 동일한 전류값의 전류가 흐르고, 상기 제2 차동 쌍의 제2 입력 단자가 접속되는 트랜지스터의 소스 단자에 일단이 접속되는 제4 정전류원
을 포함하는 것을 특징으로 하는 차동 증폭 회로.
(부기 5)
부기 4에 기재한 차동 증폭 회로로서,
상기 제1 차동 쌍의 제1 입력 단자가 접속되는 트랜지스터의 드레인 단자에, 일단이 접속되는 제5 정전류원과,
상기 제5 정전류원과 동일한 전류값의 전류가 흐르고, 상기 제1 차동 쌍의 상기 제2 입력 단자가 접속되는 트랜지스터의 드레인 단자에 일단이 접속되는 제6 정전류원
을 포함하는 것을 특징으로 하는 차동 증폭 회로.
(부기 6)
부기 5에 기재한 차동 증폭 회로로서,
상기 제5 정전류원은 상기 제1 정전류원 및 제3 정전류원의 합전류가 흐르고,
상기 제6 정전류원은 상기 제2 정전류원 및 제4 정전류원의 합전류가 흐르는 것을 특징으로 하는 차동 증폭 회로.
(부기 7)
부기 2에 기재한 차동 증폭 회로로서,
상기 제1 차동 쌍은 각각의 소스 단자 사이에 제2 저항 소자가 접속되고,
상기 제2 차동 쌍은 각각의 소스 단자 사이에 제3 저항 소자가 접속되는 것을 특징으로 하는 차동 증폭 회로.
(부기 8)
부기 7에 기재한 차동 증폭 회로로서,
게인은
게인(G)=ΔVout/ΔVin=Rc/Rb
으로 나타내고,
또한, 여기서 ΔVin은 상기 제1 차동 쌍의 차동 입력 단자에 입력되는 전압의 차전압이고, ΔVout는 상기 ΔVin이 0이 아닌 경우의 상기 연산 증폭기의 출력 전압으로부터 상기 ΔVin이 0인 경우의 상기 연산 증폭기의 출력 전압을 감한 차전압이고, Rb는 상기 제2 저항 소자의 저항값이고, Rc는 상기 제3 저항 소자의 저항값인 것을 특징으로 하는 차동 증폭 회로.
(부기 9)
부기 2에 기재한 차동 증폭 회로로서,
상기 제1 차동 쌍은 상기 차동 입력 전압이 입력되는 NMOS 트랜지스터를 포함하고,
상기 제2 차동 쌍은 상기 기준 전압 및 상기 연산 증폭기의 출력 전압에 따른 전압이 입력되는 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 차동 증폭 회로.
(부기 10)
부기 2에 기재한 차동 증폭 회로로서,
상기 제1 차동 쌍은 상기 차동 입력 전압이 입력되는 PM0S 트랜지스터를 포함하고,
상기 제2 차동 쌍은 상기 기준 전압 및 상기 연산 증폭기의 출력 전압에 따른 전압이 입력되는 PM0S 트랜지스터를 포함하는 것을 특징으로 하는 차동 증폭 회로.
(부기 11)
부기 1에 기재한 차동 증폭 회로로서,
상기 전압 전류 변환부는 상기 차전압을 상기 차전압에 비례한 전류로 변환하고,
상기 전류 전압 반환부는 상기 전압 전류 변환부로부터 출력되는 상기 전류를 상기 전류에 따른 전압으로 변환하며, 변환한 상기 전압을 상기 기준 전압에 가감산하여 상기 출력 전압으로 하는 것을 특징으로 하는 차동 증폭 회로.
도 1은 제1 실시형태에 따른 차동 증폭 회로의 구성을 도시하는 회로도.
도 2는 정전류원의 구체예를 도시하는 회로도.
도 3은 정전류원의 구체예를 도시하는 회로도.
도 4는 차동 증폭 회로에서 IP의 전압이 IM의 전압과 동등한 경우의 각 부의 상태를 도시하는 회로도.
도 5는 차동 증폭 회로에서 IP의 전압이 IM의 전압보다 높은 경우의 각 부의 상태를 도시하는 제1 상태의 회로도.
도 6은 차동 증폭 회로에서 IP의 전압이 IM의 전압보다 높은 경우의 각 부의 상태를 도시하는 제2 상태의 회로도.
도 7은 제1 실시형태에 따른 차동 증폭 회로의 구성을 도시하는 회로도.
도 8은 차동 증폭 회로에서 IP의 전압이 IM의 전압과 동등한 경우의 각 부의 상태를 도시하는 회로도.
도 9는 차동 증폭 회로에서 IP의 전압이 IM의 전압보다 높은 경우의 각 부의 상태를 도시하는 제1 상태의 회로도.
도 10은 차동 증폭 회로에서 IP의 전압이 IM의 전압보다 높은 경우의 각 부의 상태를 도시하는 제2 상태의 회로도.
도 11은 종래 기술의 차동 증폭 회로의 구성을 도시하는 회로도.
<부호의 설명>
1: 차동 증폭 회로
N1, N2: NMOS 트랜지스터(제1 차동 쌍)
N3, N4: NMOS 트랜지스터(제2 차동 쌍)
OP: 연산 증폭기
Ra, Rb, Rc; 저항 소자(중간 저항 소자, 제1 저항 소자, 제2저항 소자)
ia, ib, ic, id, ie, if: 정전류원

Claims (10)

  1. 제1 전원 전압으로 동작하고, 차동 입력 전압의 차전압을 상기 차전압에 따른 전류로 변환하는 전압 전류 변환부와,
    상기 제1 전원 전압과는 독립된 제2 전원 전압으로 동작하며, 상기 전압 전류 변환부로부터 출력되는 전류를 상기 전류에 따른 전압으로 변환하고, 변환한 상기 전압과 기준 전압에 기초하는 출력 전압을 출력하는 전류 전압 변환부
    를 포함하는 것을 특징으로 하는 차동 증폭 회로.
  2. 제1항에 있어서,
    상기 전압 전류 변환부는,
    상기 차동 입력 전압이 입력되는 제1 차동 쌍과,
    상기 제1 차동 쌍의 드레인 단자 사이에 접속되는 제1 저항 소자
    를 포함하고,
    상기 전류 전압 변환부는,
    입력 단자가 상기 제1 차동 쌍의 드레인 단자의 각각에 접속되는 연산 증폭기와,
    상기 연산 증폭기의 출력 전압에 따른 전압 및 기준 전압이 입력되는 제2 차동 쌍
    을 포함하며,
    상기 제1 차동 쌍의 드레인 단자 및 상기 제2 차동 쌍의 드레인 단자는 각각 접속되는 것을 특징으로 하는 차동 증폭 회로.
  3. 제2항에 있어서,
    상기 제1 차동 쌍의 제1 입력 단자가 접속되는 트랜지스터의 소스 단자에 일단이 접속되는 제1 정전류원과,
    상기 제1 정전류원과 동일한 전류값의 전류가 흐르고, 상기 제1 차동 쌍의 제2 입력 단자가 접속되는 트랜지스터의 소스 단자에 일단이 접속되는 제2 정전류원
    을 포함하는 것을 특징으로 하는 차동 증폭 회로.
  4. 제3항에 있어서,
    상기 제2 차동 쌍의 제1 입력 단자가 접속되는 트랜지스터의 소스 단자에 일단이 접속되는 제3 정전류원과,
    상기 제3 정전류원과 동일한 전류값의 전류가 흐르고, 상기 제2 차동 쌍의 제2 입력 단자가 접속되는 트랜지스터의 소스 단자에 일단이 접속되는 제4 정전류원
    을 포함하는 것을 특징으로 하는 차동 증폭 회로.
  5. 제4항에 있어서,
    상기 제1 차동 쌍의 제1 입력 단자가 접속되는 트랜지스터의 드레인 단자에 일단이 접속되는 제5 정전류원과,
    상기 제5 정전류원과 동일한 전류값의 전류가 흐르고, 상기 제1 차동 쌍의 상기 제2 입력 단자가 접속되는 트랜지스터의 드레인 단자에 일단이 접속되는 제6 정전류원
    을 포함하는 것을 특징으로 하는 차동 증폭 회로.
  6. 제5항에 있어서,
    상기 제5 정전류원은 상기 제1 정전류원 및 제3 정전류원의 합전류가 흐르고,
    상기 제6 정전류원은 상기 제2 정전류원 및 제4 정전류원의 합전류가 흐르는 것을 특징으로 하는 차동 증폭 회로.
  7. 제2항에 있어서,
    상기 제1 차동 쌍은 각각의 소스 단자 사이에 제2 저항 소자가 접속되고,
    상기 제2 차동 쌍은 각각의 소스 단자 사이에 제3 저항 소자가 접속되는 것을 특징으로 하는 차동 증폭 회로.
  8. 제7항에 있어서,
    게인은,
    게인(G)=ΔVout/ΔVin=Rc/Rb
    으로 나타내고,
    또한, 여기서 ΔVin은 상기 제1 차동 쌍의 차동 입력 단자에 입력되는 전압의 차전압이고, ΔVout는 상기 ΔVin이 0이 아닌 경우의 상기 연산 증폭기의 출력 전압으로부터 상기 ΔVin이 0인 경우의 상기 연산 증폭기의 출력 전압을 감한 차전압이며, Rb는 상기 제2 저항 소자의 저항값이고, Rc는 상기 제3 저항 소자의 저항값인 것을 특징으로 하는 차동 증폭 회로.
  9. 제2항에 있어서,
    상기 제1 차동 쌍은 상기 차동 입력 전압이 입력되는 NMOS 트랜지스터를 포함하고,
    상기 제2 차동 쌍은 상기 기준 전압 및 상기 연산 증폭기의 출력 전압에 따른 전압이 입력되는 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 차동 증폭 회로.
  10. 제2항에 있어서,
    상기 제1 차동 쌍은 상기 차동 입력 전압이 입력되는 PM0S 트랜지스터를 포함하고,
    상기 제2 차동 쌍은 상기 기준 전압 및 상기 연산 증폭기의 출력 전압에 따른 전압이 입력되는 PM0S 트랜지스터를 포함하는 것을 특징으로 하는 차동 증폭 회 로.
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