JP2022055237A

JP2022055237A - 差動増幅器

Info

Publication number: JP2022055237A
Application number: JP2020162723A
Authority: JP
Inventors: 智朗吉原; Tomoaki Yoshiwara; 克規光永; Katsunori Mitsunaga; 勇佐藤; Isamu Sato; 和輝坂本; Kazuki Sakamoto
Original assignee: Yokogawa Electric Corp; Yokogawa Test and Measurement Corp
Current assignee: Yokogawa Electric Corp; Yokogawa Test and Measurement Corp
Priority date: 2020-09-28
Filing date: 2020-09-28
Publication date: 2022-04-07
Also published as: CN114337560A

Abstract

【課題】高いＣＭＲＲ、高い入力インピーダンス及び広い周波数帯域を有することが可能な差動増幅器を提供する。【解決手段】本開示に係る差動増幅回路１は、２つの信号の差分を増幅する。差動増幅器１は、２つの信号の一方の信号が入力される第１のバッファ回路２１と、２つの信号の他方の信号が入力される第２のバッファ回路２２と、第１のバッファ回路２１の出力信号と第２のバッファ回路２２の出力信号との差分を増幅する第１の差動増幅回路１１と、第１のバッファ回路２１の出力信号と第２のバッファ回路２２の出力信号との差分を、第１の差動増幅回路１１とは反対の極性で増幅する第２の差動増幅回路１２と、第１の差動増幅回路１１の出力信号と第２の差動増幅回路１２の出力信号との差分を増幅する第３の差動増幅回路１３と、を備える。【選択図】図１

Description

本開示は、差動増幅器に関する。

従来、２つの信号の差分を増幅して出力する差動増幅器が知られている（例えば、特許文献１参照）。

差動増幅器の特性として、同相信号除去比（ＣＭＲＲ：Common Mode Rejection Ratio）がある。差動増幅器は、高いＣＭＲＲを有することが好ましい。

また、差動増幅器は、測定対象への影響を小さくするため、高い入力インピーダンスを有することが好ましい。

また、差動増幅器は、広い周波数帯域を有することが好ましい。

特開２０１６－１２７４４３号公報

差動増幅器の特性として、高いＣＭＲＲ、高い入力インピーダンス及び広い周波数帯域を有することが望まれている。

そこで、本開示は、高いＣＭＲＲ、高い入力インピーダンス及び広い周波数帯域を有することが可能な差動増幅器を提供することを目的とする。

幾つかの実施形態に係る差動増幅器は、２つの信号の差分を増幅する差動増幅器であって、前記２つの信号の一方の信号が入力される第１のバッファ回路と、前記２つの信号の他方の信号が入力される第２のバッファ回路と、前記第１のバッファ回路の出力信号と前記第２のバッファ回路の出力信号との差分を増幅する第１の差動増幅回路と、前記第１のバッファ回路の出力信号と前記第２のバッファ回路の出力信号との差分を、前記第１の差動増幅回路とは反対の極性で増幅する第２の差動増幅回路と、前記第１の差動増幅回路の出力信号と前記第２の差動増幅回路の出力信号との差分を増幅する第３の差動増幅回路と、を備える。このような差動増幅器によれば、高いＣＭＲＲ、高い入力インピーダンス及び広い周波数帯域を有することが可能である。

一実施形態に係る差動増幅器において、前記第１の差動増幅回路、前記第２の差動増幅回路及び前記第３の差動増幅回路は、それぞれ、オペアンプと、４つの抵抗とを備えてもよい。これにより、４つの抵抗の抵抗値を調整することで、第１の差動増幅回路、第２の差動増幅回路及び第３の差動増幅回路を所望の特性に調整することができる。

一実施形態に係る差動増幅器において、前記第１のバッファ回路及び前記第２のバッファ回路は、それぞれ、ボルテージフォロワ回路であってもよい。これにより、第１のバッファ回路及び第２のバッファ回路を高い入力インピーダンスを有する回路とすることができる。

一実施形態に係る差動増幅器において、前記第１のバッファ回路及び前記第２のバッファ回路は、それぞれ、ソースフォロワとエミッタフォロワとを組み合わせた回路であってもよい。これにより、第１のバッファ回路及び第２のバッファ回路を高い入力インピーダンスを有する回路とすることができる。

本開示によれば、高いＣＭＲＲ、高い入力インピーダンス及び広い周波数帯域を有することが可能な差動増幅器を提供することができる。

一実施形態に係る差動増幅器の概略構成を示す図である。第１の差動増幅回路の構成の一例を示す図である。第１のバッファ回路の構成の一例を示す図である。第１のバッファ回路の構成の他の例を示す図である。比較例に係る差動増幅器の概略構成を示す図である。ＣＭＲＲの一例を示すグラフである。入力インピーダンスの一例を示すグラフである。一実施形態に係る差動増幅器とアッテネータとを組み合わせた構成の一例を示す図である。

以下、本開示の一実施形態について、図面を参照して説明する。

図１は、一実施形態に係る差動増幅器１の概略構成を示す図である。図１を参照して、差動増幅器１の構成及び機能の概略について説明する。

差動増幅器１は、第１の差動増幅回路１１と、第２の差動増幅回路１２と、第３の差動増幅回路１３と、第１のバッファ回路２１と、第２のバッファ回路２２とを備える。また、差動増幅器１は、入出力端子として、入力端子３１と、入力端子３２と、出力端子３３とを備える。

差動増幅器１は、入力端子３１及び入力端子３２に入力される２つの信号の差分を増幅し、増幅した信号を出力端子３３に出力する。差動増幅器１に入力される２つの信号の一方の信号は入力端子３１に入力され、他方の信号は入力端子３２に入力される。

第１の差動増幅回路１１は、入出力ポートとして、入力ポートＰ１と、入力ポートＰ２と、出力ポートＰ３とを備える。第１の差動増幅回路１１は、入力ポートＰ１及び入力ポートＰ２に入力される２つの信号の差分を増幅し、増幅した信号を出力ポートＰ３に出力する。第１の差動増幅回路１１に入力される２つの信号の一方の信号は入力ポートＰ１に入力され、他方の信号は入力ポートＰ２に入力される。

第２の差動増幅回路１２及び第３の差動増幅回路１３は、第１の差動増幅回路１１と同じ構成である。第２の差動増幅回路１２及び第３の差動増幅回路１３の構成については、説明を省略する。

第１のバッファ回路２１は、入出力ポートとして、入力ポートＰ４と、出力ポートＰ５とを備える。第１のバッファ回路２１は、入力ポートＰ４に入力された信号を、そのまま出力ポートＰ５から出力する。入力ポートＰ４は、高い入力インピーダンスを有する。出力ポートＰ５は、低い出力インピーダンスを有する。

なお、入力ポートＰ４に入力された信号が、そのまま出力ポートＰ５から出力されるとは、出力ポートＰ５から出力される信号が入力ポートＰ４に入力される信号と完全に同一である場合のみを意味するのではない。入力ポートＰ４に入力された信号と、出力ポートＰ５から出力される信号とがほぼ同程度である場合も含む。

第２のバッファ回路２２は、第１のバッファ回路２１と同じ構成である。第２のバッファ回路２２の構成については、説明を省略する。

続いて、第１のバッファ回路２１、第２のバッファ回路２２、第１の差動増幅回路１１、第２の差動増幅回路１２及び第３の差動増幅回路１３の電気的な接続について説明する。

第１のバッファ回路２１の入力ポートＰ４は、入力端子３１と接続されている。第１のバッファ回路２１の出力ポートＰ５は、第１の差動増幅回路１１の入力ポートＰ１と、第２の差動増幅回路１２の入力ポートＰ２とに接続されている。

第２のバッファ回路２２の入力ポートＰ４は、入力端子３２と接続されている。第２のバッファ回路２２の出力ポートＰ５は、第１の差動増幅回路１１の入力ポートＰ２と、第２の差動増幅回路１２の入力ポートＰ１とに接続されている。

第１の差動増幅回路１１の入力ポートＰ１は、第１のバッファ回路２１の出力ポートＰ５と、第２の差動増幅回路１２の入力ポートＰ２とに接続されている。第１の差動増幅回路１１の入力ポートＰ２は、第２のバッファ回路２２の出力ポートＰ５と、第２の差動増幅回路１２の入力ポートＰ１とに接続されている。第１の差動増幅回路１１の出力ポートＰ３は、第３の差動増幅回路１３の入力ポートＰ１と接続されている。

第２の差動増幅回路１２の入力ポートＰ１は、第２のバッファ回路２２の出力ポートＰ５と、第１の差動増幅回路１１の入力ポートＰ２とに接続されている。第２の差動増幅回路１２の入力ポートＰ２は、第１のバッファ回路２１の出力ポートＰ５と、第１の差動増幅回路１１の入力ポートＰ１とに接続されている。第２の差動増幅回路１２の出力ポートＰ３は、第３の差動増幅回路１３の入力ポートＰ２と接続されている。

第３の差動増幅回路１３の入力ポートＰ１は、第１の差動増幅回路１１の出力ポートＰ３と接続されている。第３の差動増幅回路１３の入力ポートＰ２は、第２の差動増幅回路１２の出力ポートＰ３と接続されている。第３の差動増幅回路１３の出力ポートＰ３は、出力端子３３と接続されている。

このような接続となっているため、第１の差動増幅回路１１は、第１のバッファ回路２１の出力信号と、第２のバッファ回路２２の出力信号との差分を増幅する。

また、第２の差動増幅回路１２は、第１のバッファ回路２１の出力信号と、第２のバッファ回路２２の出力信号との差分を増幅する。ここで、第２の差動増幅回路１２の入力ポートＰ１及びＰ２に対する第１のバッファ回路２１及び第２のバッファ回路２２の接続は、第１の差動増幅回路１１の入力ポートＰ１及びＰ２に対する第１のバッファ回路２１及び第２のバッファ回路２２の接続と逆である。したがって、第２の差動増幅回路１２は、第１のバッファ回路２１の出力信号と、第２のバッファ回路２２の出力信号との差分を、第１の差動増幅回路１１とは反対の極性で増幅する。

また、第３の差動増幅回路１３は、第１の差動増幅回路１１の出力信号と、第２の差動増幅回路１２の出力信号との差分を増幅する。

図１に示すように、差動増幅器１は、差動増幅回路を２段で接続した構成である。１段目の差動増幅回路は、第１の差動増幅回路１１と第２の差動増幅回路１２である。２段目の差動増幅回路は、第３の差動増幅回路１３である。

１段目の差動増幅回路である第１の差動増幅回路１１は、固有のＣＭＲＲ特性を有する。第１の差動増幅回路１１は、第１の差動増幅回路１１が有するＣＭＲＲ特性により同相信号を抑圧する。

同様に、１段目の差動増幅回路である第２の差動増幅回路１２も、第２の差動増幅回路１２が有するＣＭＲＲ特性により同相信号を抑圧する。

したがって、２段目の差動増幅回路である第３の差動増幅回路１３に入力される信号は、１段目の差動増幅回路である第１の差動増幅回路１１及び第２の差動増幅回路１２によって同相信号が抑制された信号である。第３の差動増幅回路１３は、このような同相信号が抑制された入力信号に対し、第３の差動増幅回路１３が有するＣＭＲＲ特性により、さらに同相信号を抑圧する。

このように、差動増幅器１は、２段に接続された差動増幅回路によって同相信号を抑圧するため、高いＣＭＲＲを有する。

また、差動増幅器１の入力端子３１は、第１のバッファ回路２１に接続され、入力端子３２は、第２のバッファ回路２２に接続されている。第１のバッファ回路２１及び第２のバッファ回路２２は高い入力インピーダンスを有するため、差動増幅器１は、高い入力インピーダンスを有する。

図２に第１の差動増幅回路１１の構成の一例を示す。なお、第１の差動増幅回路１１が図２に示すような構成である場合、第２の差動増幅回路１２及び第３の差動増幅回路１３も、図２に示すような構成である。

第１の差動増幅回路１１は、オペアンプ１５と、抵抗Ｒ１～Ｒ４とを備える。

抵抗Ｒ２の一端は、入力ポートＰ１と接続されている。抵抗Ｒ２の他端は、抵抗Ｒ１の一端と、オペアンプ１５の反転入力端子とに接続されている。

抵抗Ｒ１の一端は、抵抗Ｒ２の他端と、オペアンプ１５の反転入力端子とに接続されている。抵抗Ｒ１の他端は、オペアンプ１５の出力端子と、出力ポートＰ３とに接続されている。

抵抗Ｒ３の一端は、入力ポートＰ２と接続されている。抵抗Ｒ３の他端は、抵抗Ｒ４の一端と、オペアンプ１５の非反転入力端子とに接続されている。

抵抗Ｒ４の一端は、抵抗Ｒ３の他端と、オペアンプ１５の非反転入力端子とに接続されている。抵抗Ｒ４の他端はグランドに接続されている。

図２に示す第１の差動増幅回路１１において、入力ポートＰ１から見た同相信号に対する入力インピーダンスＺ_inc-と、入力ポートＰ２から見た同相信号に対する入力インピーダンスＺ_inc+とは、それぞれ、以下の式（１）及び式（２）のようになる。

また、図２に示す第１の差動増幅回路１１において、入力ポートＰ１から見た差動信号に対する入力インピーダンスＺ_ind-と、入力ポートＰ２から見た差動信号に対する入力インピーダンスＺ_ind+とは、それぞれ、以下の式（３）及び式（４）のようになる。

図２に示す第１の差動増幅回路１１は、オペアンプ１５の出力をＲ１によってオペアンプ１５の反転入力端子に戻す負帰還の構成となっている。このような構成の場合、第１の差動増幅回路１１の周波数帯域は、オペアンプ１５の入力容量、オペアンプ１５を基板などに実装したときの入力端子及び出力端子における寄生容量などによって狭くなる。この際、抵抗Ｒ１が大きいほど、第１の差動増幅回路１１の周波数帯域は狭くなる。

第１の差動増幅回路１１の周波数帯域を広くする場合、抵抗Ｒ１の大きさを小さくする必要があり、それに伴って抵抗Ｒ２～Ｒ４の大きさも小さくする必要がある。この場合、第１の差動増幅回路１１の入力インピーダンスは小さくなる。また、第２の差動増幅回路１２は第１の差動増幅回路１１と同じ構成であるため、第２の差動増幅回路１２の入力インピーダンスも小さくなる。

しかしながら、差動増幅器１は、第１の差動増幅回路１１及び第２の差動増幅回路１２の前段に第１のバッファ回路２１及び第２のバッファ回路２２を備えているため、第１の差動増幅回路１１及び第２の差動増幅回路１２の入力インピーダンスが小さくても、差動増幅器１の入力インピーダンスは大きい。したがって、差動増幅器１は、高い入力インピーダンスと広い周波数帯域とを両立することができる。

図３に第１のバッファ回路２１の構成の一例を示す。なお、第１のバッファ回路２１が図３に示すような構成である場合、第２のバッファ回路２２も図３に示すような構成である。

図３に示す第１のバッファ回路２１は、ボルテージフォロワ回路である。第１のバッファ回路２１は、オペアンプ２５を備える。

オペアンプ２５の非反転入力端子は、入力ポートＰ４と接続されている。オペアンプ２５の反転入力端子は、オペアンプ２５の出力端子と、出力ポートＰ５とに接続されている。すなわち、図３に示す第１のバッファ回路２１は、オペアンプ２５の出力を反転入力端子に戻す負帰還の構成となっている。

図４に第１のバッファ回路２１の構成の他の例を示す。なお、第１のバッファ回路２１が図４に示すような構成である場合、第２のバッファ回路２２も図４に示すような構成である。

図４に示す第１のバッファ回路２１は、ソースフォロワとエミッタフォロワとを組み合わせた回路である。第１のバッファ回路２１は、ＦＥＴ（Field Effect Transistor）４３と、トランジスタ４４と、抵抗Ｒ５と、電流源２６とを備える。ＦＥＴ４３は、例えば、ＪＦＥＴ（Junction Field Effect Transistor）であってよい。トランジスタ４４は、例えば、バイポーラトランジスタであってよい。

ＦＥＴ４３のドレインは、プラス電源４１と接続されている。ＦＥＴ４３のゲートは、入力ポートＰ４と接続されている。ＦＥＴ４３のソースは、トランジスタ４４のベースと、抵抗Ｒ５の一端とに接続されている。

トランジスタ４４のコレクタは、プラス電源４１と接続されている。トランジスタ４４のベースは、ＦＥＴ４３のソースと、抵抗Ｒ５の一端とに接続されている。トランジスタ４４のエミッタは、抵抗Ｒ５の他端と、電流源２６の一端と、出力ポートＰ５とに接続されている。

抵抗Ｒ５の一端は、ＦＥＴ４３のソースと、トランジスタ４４のベースとに接続されている。抵抗Ｒ５の他端は、トランジスタ４４のエミッタと、電流源２６の一端と、出力ポートＰ５とに接続されている。

電流源２６の一端は、抵抗Ｒ５の他端と、トランジスタ４４のエミッタと、出力ポートＰ５とに接続されている。電流源２６の他端は、マイナス電源４２と接続されている。マイナス電源４２は、グランドであってよい。

図４に示すように、ＦＥＴ４３は、ソースフォロワを構成している。また、トランジスタ４４は、エミッタフォロワを構成している。

（比較例）
図５に、比較例に係る差動増幅器１０１の概略構成を示す。比較例に係る差動増幅器１０１は、図１に示した第１のバッファ回路２１及び第２のバッファ回路２２を備えていないという点で、図１に示した差動増幅器１と相違する。

比較例に係る差動増幅器１０１において、第１の差動増幅回路１１及び第２の差動増幅回路１２が、図２に示すような構成である場合、周波数帯域を広くするためには抵抗Ｒ１～Ｒ４を小さくする必要がある。抵抗Ｒ１～Ｒ４を小さくすると、第１の差動増幅回路１１及び第２の差動増幅回路１２の入力インピーダンスは小さくなる。

そうすると、比較例に係る差動増幅器１０１の入力インピーダンスは、第１の差動増幅回路１１と第２の差動増幅回路１２とを並列に接続した構成の入力インピーダンスに相当するため、差動増幅器１０１の入力インピーダンスは小さくなる。したがって、比較例に係る差動増幅器１０１は、図１に示した差動増幅器１とは異なり、高い入力インピーダンスと広い周波数帯域とを両立することができない。

（シミュレーション結果）
図６に、本実施形態に係る差動増幅器１及び比較例に係る差動増幅器１０１のＣＭＲＲのシミュレーション結果の一例を示す。図６において、横軸は周波数を示し、縦軸はＣＭＲＲを示す。

本実施形態に係る差動増幅器１のＣＭＲＲと、比較例に係る差動増幅器１０１のＣＭＲＲとは、いずれも図６において符号６１で示す特性である。このように、本実施形態に係る差動増幅器１及び比較例に係る差動増幅器１０１のいずれも、高いＣＭＲＲを有する。これは、本実施形態に係る差動増幅器１及び比較例に係る差動増幅器１０１のいずれも、差動増幅回路を２段で接続した構成であることによる。差動増幅回路を２段で接続した構成ではない従来の差動増幅器の場合、ＣＭＲＲは、例えば低周波数領域で８０数ｄＢ程度である。これに対し、本実施形態に係る差動増幅器１及び比較例に係る差動増幅器１０１は、低周波数領域で１４０ｄＢ程度という高いＣＭＲＲを有する。

図７に、本実施形態に係る差動増幅器１及び比較例に係る差動増幅器１０１の入力インピーダンスのシミュレーション結果の一例を示す。図６において、横軸は周波数を示し、縦軸は入力インピーダンスを示す。

本実施形態に係る差動増幅器１の入力インピーダンスは、図７において符号７１で示す特性である。比較例に係る差動増幅器１０１の入力インピーダンスは、図７において符号７２で示す特性である。このように、本実施形態に係る差動増幅器１は、比較例に係る差動増幅器１０１に比べて、高い入力インピーダンスを有する。これは、本実施形態に係る差動増幅器１０１が第１のバッファ回路２１及び第２のバッファ回路２２を備えていることによる。

（使用例）
本実施形態に係る差動増幅器１は、様々な用途で用いることができる。例えば、本実施形態に係る差動増幅器１とアッテナータとを組み合わせた構成を、プローブ又は測定器の入力部に用いることができる。

図８に、本実施形態に係る差動増幅器１とアッテネータ４０とを組み合わせた構成の一例を示す。図８に示す例では、アッテネータ４０は、抵抗で構成された分圧回路である。差動増幅器１が高い入力インピーダンスを有するため、アッテネータ４０は、差動増幅器１の入力インピーダンスの影響を受けずに、精度の高い減衰比を得ることができる。

本実施形態に係る差動増幅器１は、各種信号を検出するセンサ用に用いることもできる。本実施形態に係る差動増幅器１は、高いＣＭＲＲを有するため、ノイズの入りやすい環境で使用された場合、同相信号であるノイズを十分に抑圧することができる。また、本実施形態に係る差動増幅器１は、高い入力インピーダンスを有するため、検出対象の信号に影響を与えずに、微弱な信号を検出することができる。

以上のような一実施形態に係る差動増幅器１によれば、高いＣＭＲＲ、高い入力インピーダンス及び広い周波数帯域を有することが可能となる。より具体的には、差動増幅器１は、差動増幅回路を２段で接続した構成である。すなわち、１段目の差動増幅回路は、第１の差動増幅回路１１と第２の差動増幅回路１２であり、２段目の差動増幅回路は、第３の差動増幅回路１３である。このように差動増幅回路が２段の構成となっていることにより、差動増幅器１は、高いＣＭＲＲを有することができる。また、差動増幅器１は、２つの信号の入力部に、高い入力インピーダンスを有する第１のバッファ回路２１及び第２のバッファ回路２２を備える。これにより、差動増幅器１は、高い入力インピーダンスを有することができる。また、差動増幅器１は、第１のバッファ回路２１及び第２のバッファ回路２２を備えるため、後段の第１の差動増幅回路１１、第２の差動増幅回路１２及び第３の差動増幅回路１３を広い周波数帯域を有する構成としても、高い入力インピーダンスを有することができる。

本開示は、その精神又はその本質的な特徴から離れることなく、上述した実施形態以外の他の所定の形態で実現できることは当業者にとって明白である。従って、先の記述は例示的であり、これに限定されない。開示の範囲は、先の記述によってではなく、付加した請求項によって定義される。あらゆる変更のうちその均等の範囲内にあるいくつかの変更は、その中に包含される。

例えば、上述した各構成部の配置及び個数等は、上記の説明及び図面における図示の内容に限定されない。各構成部の配置及び個数等は、その機能を実現できるのであれば、任意に構成されてもよい。

上述した実施形態において、第１の差動増幅回路１１の構成の一例を図２に示したが、第１の差動増幅回路１１の構成は図２に示した構成に限定されない。第１の差動増幅回路１１は、任意の構成の差動増幅回路であってよい。

上述した実施形態において、第１の差動増幅回路１１、第２の差動増幅回路１２及び第３の差動増幅回路１３が同じ構成であるとして説明したが、必ずしも同じ構成でなくてもよい。例えば、第１の差動増幅回路１１と第２の差動増幅回路１２とは同じ構成で、第３の差動増幅回路１３は、第１の差動増幅回路１１及び第２の差動増幅回路１２とは異なる構成であってもよい。

１差動増幅器
１１第１の差動増幅回路
１２第２の差動増幅回路
１３第３の差動増幅回路
１５オペアンプ
２１第１のバッファ回路
２２第２のバッファ回路
２５オペアンプ
２６電流源
３１入力端子
３２入力端子
３３出力端子
４０アッテネータ
４１プラス電源
４２マイナス電源
４３ＦＥＴ
４４トランジスタ
１０１差動増幅器
Ｐ１入力ポート
Ｐ２入力ポート
Ｐ３出力ポート
Ｐ４入力ポート
Ｐ５出力ポート
Ｒ１～Ｒ５抵抗

Claims

２つの信号の差分を増幅する差動増幅器であって、
前記２つの信号の一方の信号が入力される第１のバッファ回路と、
前記２つの信号の他方の信号が入力される第２のバッファ回路と、
前記第１のバッファ回路の出力信号と前記第２のバッファ回路の出力信号との差分を増幅する第１の差動増幅回路と、
前記第１のバッファ回路の出力信号と前記第２のバッファ回路の出力信号との差分を、前記第１の差動増幅回路とは反対の極性で増幅する第２の差動増幅回路と、
前記第１の差動増幅回路の出力信号と前記第２の差動増幅回路の出力信号との差分を増幅する第３の差動増幅回路と、
を備える、差動増幅器。
請求項１に記載の差動増幅器において、
前記第１の差動増幅回路、前記第２の差動増幅回路及び前記第３の差動増幅回路は、それぞれ、オペアンプと、４つの抵抗とを備える、差動増幅器。
請求項１又は２に記載の差動増幅器において、
前記第１のバッファ回路及び前記第２のバッファ回路は、それぞれ、ボルテージフォロワ回路である、差動増幅器。
請求項１又は２に記載の差動増幅器において、
前記第１のバッファ回路及び前記第２のバッファ回路は、それぞれ、ソースフォロワとエミッタフォロワとを組み合わせた回路である、差動増幅器。