KR20090032881A - Method for manufacturing semiconductor device - Google Patents
Method for manufacturing semiconductor device Download PDFInfo
- Publication number
- KR20090032881A KR20090032881A KR1020070098458A KR20070098458A KR20090032881A KR 20090032881 A KR20090032881 A KR 20090032881A KR 1020070098458 A KR1020070098458 A KR 1020070098458A KR 20070098458 A KR20070098458 A KR 20070098458A KR 20090032881 A KR20090032881 A KR 20090032881A
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- lower electrode
- top coating
- coating material
- group
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 48
- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 238000004519 manufacturing process Methods 0.000 title abstract description 8
- 239000011248 coating agent Substances 0.000 claims abstract description 24
- 238000000576 coating method Methods 0.000 claims abstract description 24
- 239000000463 material Substances 0.000 claims abstract description 24
- 238000005530 etching Methods 0.000 claims abstract description 11
- 239000000758 substrate Substances 0.000 claims abstract description 9
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims abstract description 6
- 238000004140 cleaning Methods 0.000 claims description 9
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 4
- 229910052697 platinum Inorganic materials 0.000 claims description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 4
- 229920005591 polysilicon Polymers 0.000 claims description 4
- 229910052707 ruthenium Inorganic materials 0.000 claims description 4
- 229910052718 tin Inorganic materials 0.000 claims description 4
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 2
- 229910015802 BaSr Inorganic materials 0.000 claims description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-M Fluoride anion Chemical compound [F-] KRHYYFGTRYWZRS-UHFFFAOYSA-M 0.000 claims description 2
- -1 Si 3 N 4 Inorganic materials 0.000 claims description 2
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 2
- 229910002367 SrTiO Inorganic materials 0.000 claims description 2
- LFETXMWECUPHJA-UHFFFAOYSA-N methanamine;hydrate Chemical compound O.NC LFETXMWECUPHJA-UHFFFAOYSA-N 0.000 claims description 2
- 229920000915 polyvinyl chloride Polymers 0.000 claims description 2
- 239000004800 polyvinyl chloride Substances 0.000 claims description 2
- 229910052721 tungsten Inorganic materials 0.000 claims description 2
- 238000001312 dry etching Methods 0.000 abstract description 6
- 230000015572 biosynthetic process Effects 0.000 abstract description 2
- 239000003990 capacitor Substances 0.000 description 12
- 229920002120 photoresistant polymer Polymers 0.000 description 9
- 238000004904 shortening Methods 0.000 description 3
- 239000002195 soluble material Substances 0.000 description 3
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000007792 addition Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Semiconductor Memories (AREA)
- Cleaning Or Drying Semiconductors (AREA)
Abstract
Description
도 1a 내지 도 1j는 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도.1A to 1J are cross-sectional views illustrating a method of forming a semiconductor device according to the prior art.
도 2a 내지 도 2i는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도.2A to 2I are cross-sectional views illustrating a method of forming a semiconductor device in accordance with the present invention.
<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>
100, 200: 반도체 기판 110, 210: 희생절연막100 and 200:
120, 220: 감광막 패턴 225: 탑 코팅(Top Coating)물질120 and 220: photoresist pattern 225: top coating material
130, 230: 하부 전극 영역 140, 240: 도전층130 and 230:
145: 매립 절연막 150, 250: 하부 전극 145: buried
160, 260: 유전체막 170, 270: 상부 전극 160 and 260:
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 하부 전극 형성 공정 시 하부 전극에 도전층을 증착 후, 도전층 상부에 감광막을 매립하지 않고 수용성 물 질인 탑 코팅(Top Coating) 물질을 매립하여 평탄화 식각 공정을 실시함으로써, 감광막의 잔존물을 제거하기 위한 건식 식각(Dry Etching) 공정을 스킵(Skip) 할 수 있고, 후속 공정인 습식 세정(Wet Cleaning)으로 탑 코팅(Top Coating) 물질의 잔존물을 제거할 수 있도록 하여 반도체 제조 공정의 단축이 가능한 기술을 개시한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a semiconductor device. In the process of forming a lower electrode, a conductive layer is deposited on the lower electrode, and then a top coating material, which is a water-soluble material, is not planarized, and the planarization etching is performed. By carrying out the process, the dry etching process for removing the residue of the photoresist film can be skipped, and the residue of the top coating material can be removed by the subsequent wet cleaning. A technique capable of shortening a semiconductor manufacturing process is disclosed.
도 1a 내지 도 1j는 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도이다.1A to 1J are cross-sectional views illustrating a method of forming a semiconductor device according to the prior art.
도 1a 내지 도 1c를 참조하면, 반도체 기판(100) 상에 희생절연막(110)을 형성한 후, 희생절연막(110) 상에 감광막을 형성하고, 하부 전극 형성용 노광 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(120)을 형성한다. 감광막 패턴(120)을 마스크로 희생절연막(110)을 식각하여 반도체 기판(100)을 노출시키는 하부 전극 영역(130)을 형성한다. 1A to 1C, after the sacrificial
도 1d 내지 도 1f를 참조하면, 하부 전극 영역(130)을 포함한 전체 표면 상부에 하부 전극용 도전층(140)을 전체 표면에 형성한다.1D to 1F, the lower electrode
다음에, 하부 전극 영역(130)을 매립하는 매립 절연막(145)을 전체 표면 상부에 형성하고, 희생절연막(110)이 노출될 때까지 매립 절연막(145) 및 도전층(140)을 평탄화 식각하여 하부 전극(150)을 형성한다.Next, a buried
이때, 매립 절연막은 감광막 또는 산화막을 사용한 것이다.In this case, the buried insulating film is a photosensitive film or an oxide film.
도 1g 및 도 1h를 참조하면, 하부 전극 영역(130) 내부에 남은 매립 절연막(145) 잔존물을 건식 식각(Dry Etching) 및 습식 세정(Wet Etching)으로 제거한 다. 1G and 1H, the residues of the buried
다음에, 딥 아웃 공정을 실시하여 희생절연막(110)을 제거한다.Next, a dip out process is performed to remove the sacrificial
도 1i 및 도 1j를 참조하면, 하부 전극(150) 표면에 유전체막(160) 및 플레이트 전극인 상부 전극(170)을 형성하여 커패시터를 완성한다.1I and 1J, the capacitor is formed by forming the
현재 반도체 소자의 메모리 소자의 수요가 급증함에 따라 고용량의 커패시터(Capacitor)를 얻기 위한 다양한 기술들이 제안되고 있다. As the demand for memory devices of semiconductor devices increases rapidly, various techniques have been proposed for obtaining high capacity capacitors.
커패시터는 저장 전극(Storage Node)용 하부 전극과 플레이트 전극용 상부 전극 사이에 유전체막(Dielectric)이 개재된 구조를 가진다. 커패시터의 정전용량은 전극 표면적과 유전체막의 유전율에 비례하며, 전극들 간의 간격, 즉 유전체막의 두께에 반비례한다. The capacitor has a structure in which a dielectric film is interposed between the lower electrode for the storage node and the upper electrode for the plate electrode. The capacitance of the capacitor is proportional to the electrode surface area and the dielectric constant of the dielectric film and is inversely proportional to the spacing between the electrodes, that is, the thickness of the dielectric film.
따라서, 정전용량이 높은 커패시터를 제조하기 위하여 유전율이 큰 유전체막을 사용하는 방법, 유전체막의 두께를 줄이는 방법, 하부 전극 표면적을 확대시키는 방법, 또는 전극들 간의 거리를 축소시키는 방법 등이 개발되었다. Therefore, a method of using a dielectric film having a high dielectric constant, a method of reducing the thickness of the dielectric film, a method of increasing the lower electrode surface area, or a method of reducing the distance between electrodes has been developed to manufacture a capacitor having a high capacitance.
하지만, 반도체 메모리 소자의 집적도의 증가로 소자 크기가 점차 감소함에 따라, 충분한 정전용량을 확보할 수 있는 커패시터를 제조하는 것이 점점 어려워졌다. However, as device size gradually decreases due to an increase in the degree of integration of semiconductor memory devices, it becomes increasingly difficult to manufacture capacitors capable of ensuring sufficient capacitance.
이에, 하부 전극의 구조를 개선하는 연구가 꾸준히 이루어지고 있으며, 그 해결책으로, 3차원 구조를 가지는 콘케이브형(Concave Type) 또는 실린더형(Cylinder Type) 커패시터가 개발되었다. Accordingly, researches to improve the structure of the lower electrode have been steadily made. As a solution, a concave type or cylinder type capacitor having a three-dimensional structure has been developed.
최근에는 내부 면적만 노드 면적으로 사용하는 콘케이브형 커패시터보다는 내부 면적은 물론 외부 면적까지도 노드 면적으로 사용하는 실린더형 커패시터를 더욱 선호하는 추세이다. Recently, a cylindrical capacitor that uses not only an internal area but also an external area as a node area is more preferred than a concave capacitor using only an internal area as a node area.
이로 인해 커패시터의 용량은 증가 하지만 커패시터 제조 방법에서 하부 전극의 평탄화 식각 공정 시 드라이 에칭(Dry Etching) 및 습식 세정(Wet Cleaning) 공정이 중복으로 증가하게 되는 문제가 있다.As a result, the capacity of the capacitor increases, but there is a problem in that dry etching and wet cleaning processes increase in the planarization etching process of the lower electrode in the capacitor manufacturing method.
본 발명은 하부 전극 형성 공정 시 하부 전극에 도전층을 증착 후, 도전층 상부에 감광막을 매립하지 않고 수용성 물질인 탑 코팅(Top Coating) 물질을 매립하여 평탄화 식각 공정을 실시함으로써, 감광막의 잔존물을 제거하기 위한 건식 식각(Dry Etching) 공정을 스킵(Skip) 할 수 있고, 후속 공정인 습식 세정(Wet Cleaning)으로 탑 코팅(Top Coating) 물질의 잔존물을 제거할 수 있도록 하여 반도체 제조 공정의 단축이 가능한 반도체 소자의 형성 방법을 제공하는 것을 목적으로 한다.In the present invention, after depositing a conductive layer on the lower electrode during the lower electrode forming process, a top coating material, which is a water-soluble material, is buried without filling the photoresist layer on the conductive layer, thereby performing a planarization etching process, thereby remaining of the photoresist layer. Dry Etching process can be skipped for removal, and wet cleaning, which is a subsequent process, can remove the residues of the top coating material by the wet process, thereby shortening the semiconductor manufacturing process. It is an object of the present invention to provide a method for forming a semiconductor device.
본 발명에 따른 반도체 소자의 형성 방법은, The method for forming a semiconductor device according to the present invention,
반도체 기판 상부에 희생절연막을 형성하는 단계와,Forming a sacrificial insulating film on the semiconductor substrate;
상기 희생절연막을 식각하여 하부 전극 영역을 형성하는 단계와,Etching the sacrificial insulating layer to form a lower electrode region;
상기 하부 전극 영역을 포함한 전체 표면 상부에 도전층을 형성하는 단계와,Forming a conductive layer over the entire surface including the lower electrode region;
상기 하부 전극 영역을 포함한 전체 표면 상부에 수용성의 탑 코팅(Top Coating) 물질을 형성하는 단계와,Forming a water-soluble Top Coating material on the entire surface including the lower electrode region;
상기 수용성의 탑 코팅(Top Coating) 물질을 평탄화 식각하여 희생절연막을 노출 시키는 단계와,Exposing the sacrificial insulating film by planarizing etching the water-soluble top coating material;
상기 희생절연막 및 수용성의 탑 코팅(Top Coating) 물질을 습식 세정(Wet Cleaning)으로 제거하는 단계와,Removing the sacrificial insulating film and the water-soluble top coating material by wet cleaning;
상기 하부 전극 상부에 유전체막을 형성하는 단계 및Forming a dielectric film on the lower electrode; and
상기 유전체막 상부에 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.And forming an upper electrode on the dielectric film.
상기 도전층은 Poly Silicon, W, Ru, Pt, TiN 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나를 포함하는 것과,The conductive layer includes any one selected from the group consisting of Poly Silicon, W, Ru, Pt, TiN, and combinations thereof,
상기 탑 코팅(Top Coating)물질은 불화물, 폴리에틸, 폴리비닐클로라이드 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나를 포함하는 것과,The top coating material includes any one selected from the group consisting of fluoride, polyethyl, polyvinyl chloride, and combinations thereof,
상기 탑 코팅(Top Coating)물질은 90 ~ 150℃ 온도로 베이크(Bake)하여 형성하는 것과,The top coating material is formed by baking at a temperature of 90 ~ 150 ℃ (bak),
상기 탑 코팅(Top Coating)물질은 500 ~ 20000Å 두께로 형성하는 것과,The top coating material is to form a thickness of 500 ~ 20000Å,
상기 습식 세정(Wet Cleaning) 공정은 순수(DI Water), 2.3% 테크라 메틸 암모늄 하이드로옥사이드(TMAH) 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나로 실시하는 것과,The wet cleaning process is performed by any one selected from the group consisting of DI water, 2.3% techla methyl ammonium hydroxide (TMAH), and combinations thereof,
상기 유전체막은 SiO2, Si3N4, Al2O3, Nb2O5, ZrO2,Ta2O5, SrTiO3, BST(BaSr)TiO3, PZT((PB,La)TiO3) 및 이들의 조합으로 이루어진 일군으로부터 선택 된 어느 하나를 형성하는 것과,The dielectric film is SiO 2 , Si 3 N 4 , Al 2 O 3 , Nb 2 O 5 , ZrO 2 , Ta 2 O 5 , SrTiO 3 , BST (BaSr) TiO 3 , PZT ((PB, La) TiO 3 ) and Forming any one selected from the group consisting of a combination of these,
상기 상부 전극은 도핑된 Poly Silicon, TiN, Ru, Pt 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나를 포함하는 것을 특징으로 한다.The upper electrode is characterized in that it comprises any one selected from the group consisting of doped Poly Silicon, TiN, Ru, Pt and combinations thereof.
이하에서는 본 발명의 실시 예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings an embodiment of the present invention will be described in detail.
도 2a 내지 도 2i는 본 발명에 따라 형성된 반도체 소자를 도시한 단면도이다.2A to 2I are cross-sectional views illustrating semiconductor devices formed in accordance with the present invention.
도 2a 내지 도 2c를 참조하면, 반도체 기판(200) 상에 희생절연막(210)을 형성한 후, 희생절연막(210) 상에 감광막을 형성하고, 하부 전극 콘택용 노광 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(220)을 형성한다. 감광막 패턴(220)을 마스크로 희생절연막(210)을 식각하여 반도체 기판(200)을 노출시키는 하부 전극 영역(230)을 형성한다. 2A to 2C, after the sacrificial
도 2d 및 2e를 참조하면, 하부 전극 영역(230)을 포함한 전체 표면 상부에 하부 전극용 도전층(240)을 전체 표면 상부에 형성한다.2D and 2E, the
다음에, 하부 전극 영역(230)을 매립하는 수용성의 탑 코팅(Top Coating, 225) 물질을 전체 표면 상부에 형성하고, 희생절연막(210)이 노출될 때까지 수용성의 탑 코팅(Top Coating, 225) 물질 및 도전층을 평탄화 식각하여 하부 전극(250)을 형성한다.Next, a water soluble Top Coating (225) material filling the
도 2f 및 2g를 참조하면, 하부 전극 영역(230) 내부에 남은 수용성의 탑 코팅(Top Coating, 225) 물질의 잔존물을 습식 세정(Wet Cleaning)으로 제거한다.2F and 2G, residues of the water-soluble Top Coating (225) material remaining inside the
다음에, 딥 아웃(Dip-Out) 공정을 실시하여 희생절연막(210)을 제거한다.Next, a dip-out process is performed to remove the sacrificial
도 2h 내지 2i를 참조하면, 하부 전극(250) 표면에 유전체막(260) 및 플레이트 전극인 상부 전극(170)을 형성하여 커패시터를 완성한다.2H to 2I, a capacitor is completed by forming a
본 발명에 따른 반도체 소자의 형성 방법은 하부 전극 형성 공정 시 하부 전극에 도전층을 증착 후, 도전층 상부에 감광막을 매립하지 않고 수용성 물질인 탑 코팅(Top Coating) 물질을 매립하여 평탄화 식각 공정을 실시함으로써, 감광막의 잔존물을 제거하기 위한 건식 식각(Dry Etching) 공정을 스킵(Skip) 할 수 있고, 후속 공정인 습식 세정(Wet Cleaning)으로 탑 코팅(Top Coating) 물질의 잔존물을 제거할 수 있도록 하여 반도체 제조 공정의 단축이 가능한 효과를 제공한다. In the method of forming a semiconductor device according to the present invention, after the conductive layer is deposited on the lower electrode during the lower electrode formation process, the planarization etching process is performed by embedding a top coating material, which is a water-soluble material, without filling the photoresist layer on the conductive layer. By doing so, the dry etching process for removing the residue of the photoresist film can be skipped and the residue of the top coating material can be removed by the subsequent wet cleaning. Thus, the effect of shortening the semiconductor manufacturing process is provided.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다. In addition, the preferred embodiment of the present invention for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.
Claims (8)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070098458A KR20090032881A (en) | 2007-09-28 | 2007-09-28 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070098458A KR20090032881A (en) | 2007-09-28 | 2007-09-28 | Method for manufacturing semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20090032881A true KR20090032881A (en) | 2009-04-01 |
Family
ID=40759600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070098458A KR20090032881A (en) | 2007-09-28 | 2007-09-28 | Method for manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20090032881A (en) |
-
2007
- 2007-09-28 KR KR1020070098458A patent/KR20090032881A/en not_active Application Discontinuation
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20090121317A1 (en) | Semiconductor device and method for fabricating the same | |
| KR100960933B1 (en) | Semiconductor device and method of manufacturing the same | |
| KR101051159B1 (en) | Method for forming semiconductor device | |
| KR100587086B1 (en) | Method for forming capacitor of semiconductor device | |
| KR101035395B1 (en) | Method of manufacturing semiconductor device | |
| KR20090032881A (en) | Method for manufacturing semiconductor device | |
| KR100934824B1 (en) | Method of forming a semiconductor device | |
| KR20090107293A (en) | Method for Manufacturing Semiconductor Device | |
| KR100909778B1 (en) | Method of forming a semiconductor device | |
| KR20100002674A (en) | Method for manufacturing semiconductor device | |
| KR100939771B1 (en) | Method for forming capacitor of semiconductor device | |
| KR100877093B1 (en) | Method for manufacturing capacitor of semiconductor memory device | |
| KR100811250B1 (en) | Method for forming the capacitor of semiconductor device | |
| KR100866127B1 (en) | Method for forming capacitor of semiconductor device | |
| KR20060035473A (en) | Method of cylinder type capacitor | |
| KR100455728B1 (en) | Method for fabricating capacitor of semiconductor device | |
| KR100669344B1 (en) | Method for forming a photoresist with high resistance to dry etching and method for forming a semiconductor device using the same | |
| KR100414376B1 (en) | Method for forming the capacitor of semiconductor device | |
| KR20060000485A (en) | Method for forming storage node electrode of semiconductor capacitor | |
| KR100949869B1 (en) | A method for forming a storage node of a semiconductor device | |
| KR101161216B1 (en) | method of forming capacitor of MDL device | |
| KR100881830B1 (en) | Method for fabricating capacitor of semiconductor device | |
| KR101044005B1 (en) | Method for manufacturing capacitor of semiconductor device | |
| KR20090107294A (en) | Method for Manufacturing Semiconductor Device | |
| KR20090095118A (en) | Method of manufacturing semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |