KR100934824B1 - Method of forming a semiconductor device - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 56
- 239000004065 semiconductor Substances 0.000 title claims abstract description 27
- 239000002861 polymer material Substances 0.000 claims abstract description 20
- 238000001312 dry etching Methods 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims description 10
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 6
- 229910052697 platinum Inorganic materials 0.000 claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 229920005591 polysilicon Polymers 0.000 claims description 6
- 229910052707 ruthenium Inorganic materials 0.000 claims description 6
- 229910052718 tin Inorganic materials 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 5
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 3
- 229910015802 BaSr Inorganic materials 0.000 claims description 3
- -1 Si 3 N 4 Inorganic materials 0.000 claims description 3
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 3
- 229910002367 SrTiO Inorganic materials 0.000 claims description 3
- 229910052721 tungsten Inorganic materials 0.000 claims description 3
- 239000006117 anti-reflective coating Substances 0.000 claims description 2
- 229920000642 polymer Polymers 0.000 claims 1
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 10
- 239000011248 coating agent Substances 0.000 abstract description 5
- 238000000576 coating method Methods 0.000 abstract description 5
- 238000002310 reflectometry Methods 0.000 abstract description 5
- 239000010410 layer Substances 0.000 description 24
- 239000003990 capacitor Substances 0.000 description 12
- 230000003667 anti-reflective effect Effects 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 238000007792 addition Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L21/31111—Etching inorganic layers by chemical means
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- Engineering & Computer Science (AREA)
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- Chemical & Material Sciences (AREA)
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- Physics & Mathematics (AREA)
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Abstract
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 하부 전극용 희생 절연막 대신 건식 식각(Dry Etch)으로 제거 가능한 고분자 물질(O-BARC, Organic Bottom Anti-Reflectivity Coating)을 형성하여 습식 딥 아웃(Wet Dip-out) 공정 시 발생하는 하부 전극의 쓰러짐(Cap Leaning) 현상을 방지할 수 있으며, 건식 식각 공정 시 하부 전극 내, 외부에 남아있는 감광막 및 O-BARC를 동시에 제거하여 공정 단순화 및 소자의 특성을 향상시키는 기술을 개시한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a semiconductor device, and forms a wet dip out by forming a polymer material (O-BARC, Organic Bottom Anti-Reflectivity Coating) that can be removed by dry etching instead of a sacrificial insulating film for a lower electrode. -out) Cap Leaning of the lower electrode generated during the process can be prevented, and during the dry etching process, the photoresist film and O-BARC remaining inside and outside of the lower electrode can be simultaneously removed to simplify the process and the characteristics of the device. Disclosed is a technique for improving.
Description
도 1a 내지 도 1i는 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도.1A to 1I are cross-sectional views showing a method of forming a semiconductor device according to the prior art.
도 2는 종래 기술에 따른 반도체 소자의 형성 방법의 문제점을 도시한 단면도.2 is a cross-sectional view showing a problem of a method of forming a semiconductor device according to the prior art.
도 3a 내지 도 3i는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도.3A to 3I are cross-sectional views illustrating a method of forming a semiconductor device in accordance with the present invention.
<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>
100, 200: 반도체 기판 110: 희생절연막100 and 200: semiconductor substrate 110: sacrificial insulating film
120, 320: 감광막 130, 330: 하부 전극 영역 120 and 320
140, 340: 도전층 145, 345: 매립절연막140, 340:
150, 250, 350: 하부 전극 160, 360: 유전체막 150, 250, 350:
170, 370: 상부 전극 310: 유기반사방지막(O-BARC) 170 and 370: upper electrode 310: organic antireflection film (O-BARC)
335: O-BARC 패턴335: O-BARC pattern
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 하부 전극용 희생 절연막 대신 건식 식각(Dry Etch)으로 제거 가능한 고분자 물질(O-BARC, Organic Bottom Anti-Reflectivity Coating)을 형성하여 습식 딥 아웃(Wet Dip-out) 공정 시 발생하는 하부 전극의 쓰러짐(Cap Leaning) 현상을 방지할 수 있으며, 건식 식각 공정 시 하부 전극 내, 외부에 남아있는 감광막 및 O-BARC를 동시에 제거하여 공정 단순화 및 소자의 특성을 향상시키는 기술을 개시한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a semiconductor device, and forms a wet dip out by forming a polymer material (O-BARC, Organic Bottom Anti-Reflectivity Coating) that can be removed by dry etching instead of a sacrificial insulating film for a lower electrode. -out) Cap Leaning of the lower electrode generated during the process can be prevented, and during the dry etching process, the photoresist film and O-BARC remaining inside and outside of the lower electrode can be simultaneously removed to simplify the process and the characteristics of the device. Disclosed is a technique for improving.
현재 반도체 소자의 메모리 소자 수요가 급증함에 따라 고용량의 커패시터(Capacitor)를 얻기 위한 다양한 기술들이 제안되고 있다. Recently, as the demand for memory devices in semiconductor devices has soared, various techniques for obtaining high capacity capacitors have been proposed.
커패시터는 저장 전극(Storage Node)용 하부 전극과 플레이트 전극용 상부 전극 사이에 유전체막(Dielectric)이 개재된 구조를 가진다. 커패시터의 정전용량은 전극 표면적과 유전체막의 유전율에 비례하며, 전극들 간의 간격, 즉 유전체막의 두께에 반비례한다. The capacitor has a structure in which a dielectric film is interposed between the lower electrode for the storage node and the upper electrode for the plate electrode. The capacitance of the capacitor is proportional to the electrode surface area and the dielectric constant of the dielectric film and is inversely proportional to the spacing between the electrodes, that is, the thickness of the dielectric film.
따라서, 정전용량이 높은 커패시터를 제조하기 위하여 유전율이 큰 유전체막을 사용하는 방법, 유전체막의 두께를 줄이는 방법, 하부 전극 표면적을 확대시키는 방법, 또는 전극들 간의 거리를 축소시키는 방법 등이 개발되었다. Therefore, a method of using a dielectric film having a high dielectric constant, a method of reducing the thickness of the dielectric film, a method of increasing the lower electrode surface area, or a method of reducing the distance between electrodes has been developed to manufacture a capacitor having a high capacitance.
하지만, 반도체 메모리 소자의 집적도의 증가로 소자 크기가 점차 감소함에 따라, 충분한 정전용량을 확보할 수 있는 커패시터를 제조하는 것이 점점 어려워졌다. However, as device size gradually decreases due to an increase in the degree of integration of semiconductor memory devices, it becomes increasingly difficult to manufacture capacitors capable of ensuring sufficient capacitance.
이에, 하부 전극의 구조를 개선하는 연구가 꾸준히 이루어지고 있으며, 그 해결책으로, 3차원 구조를 가지는 콘케이브형(Concave Type) 또는 실린더형(Cylinder Type) 커패시터가 개발되었다. Accordingly, researches to improve the structure of the lower electrode have been steadily made. As a solution, a concave type or cylinder type capacitor having a three-dimensional structure has been developed.
도 1a 내지 도 1i는 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도이다.1A to 1I are cross-sectional views illustrating a method of forming a semiconductor device according to the prior art.
도 1a 내지 도 1b를 참조하면, 반도체 기판(100) 상에 희생절연막(110)을 형성한 후, 희생절연막(110) 상에 감광막을 형성한다.1A to 1B, after the sacrificial
하부 전극용 노광마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(120)을 형성한다. The
도 1c를 참조하면, 감광막 패턴(120)을 마스크로 희생절연막(110)을 식각하여 반도체 기판(100)을 노출시키는 하부 전극 영역(130)을 형성한다. Referring to FIG. 1C, the
도 1d를 참조하면, 하부 전극 영역(130)을 포함한 전체 표면 상부에 하부 전극용 도전층(140)을 전체 표면에 형성한다.Referring to FIG. 1D, the lower electrode
도 1e 및 도 1f를 참조하면, 하부 전극 영역(130)을 매립하는 매립 절연막(145)을 전체 표면 상부에 형성한다.1E and 1F, a buried
희생절연막(110)이 노출될 때까지 매립 절연막(145) 및 도전층(140)을 평탄화 식각하여 하부 전극(150)을 형성한다.The buried
이때, 매립 절연막(145)은 감광막 또는 산화막을 사용한 것이다.In this case, the buried
도 1g를 참조하면, 하부 전극 영역(130) 내부에 남은 매립 절연막(145) 잔존물을 건식 식각(Dry Ething) 및 습식 세정(Wet Etching)으로 제거한다.Referring to FIG. 1G, residues of the buried insulating
다음에, 딥 아웃 공정을 실시하여 희생절연막(110)을 제거한다.Next, a dip out process is performed to remove the sacrificial
도 1h 및 도 1i를 참조하면, 하부 전극(150) 표면에 유전체막(160) 및 플레이트 전극인 상부 전극(170)을 형성하여 커패시터를 완성한다. 1H and 1I, a capacitor is completed by forming a
도 2는 종래 기술에 따른 반도체 소자의 형성 방법의 문제점을 도시한 단면도이다.2 is a cross-sectional view showing a problem of a method of forming a semiconductor device according to the prior art.
도 2를 참조하면, 상기 '도 1g'의 희생절연막(110)을 제거하기 위해 딥 아웃(Dip-Out) 공정 시 발생한 모습을 도시한 단면도로서, 습식 식각(Wet Etching) 용액의 표면 장력에 의해 발생하는 하부 전극(250)의 쓰러짐 현상을 보여준 것이다.Referring to FIG. 2, a cross-sectional view illustrating a dip-out process to remove the sacrificial
최근에는 내부 면적만 노드 면적으로 사용하는 콘케이브형 커패시터보다는 내부 면적은 물론 외부 면적까지도 노드 면적으로 사용하는 실린더형 커패시터를 더욱 선호하는 추세이다. Recently, a cylindrical capacitor that uses not only an internal area but also an external area as a node area is more preferred than a concave capacitor using only an internal area as a node area.
이로 인해 커패시터의 용량은 증가 하지만 셀 영역의 딥 아웃(Dip Out) 공정 후 커패시터 리닝 현상(Capacitor Leaning), 뽑힘 등 많은 기술적 문제가 발생하고 있다. As a result, the capacity of the capacitor is increased, but there are many technical problems such as capacitor leaning and pulling after the cell cell dip out process.
본 발명은 하부 전극용 희생 절연막 대신 건식 식각(Dry Etch)으로 제거 가능한 고분자 물질(O-BARC, Organic Bottom Anti-Reflectivity Coating)을 형성하여 습식 딥 아웃(Wet Dip-out) 공정 시 발생하는 하부 전극의 쓰러짐(Cap Leaning) 현상을 방지할 수 있으며, 건식 식각 공정 시 하부 전극 내, 외부에 남아있는 감광막 및 O-BARC를 동시에 제거하여 공정 단순화가 가능한 반도체 소자의 형성 방법을 제 공하는 것을 목적으로 한다.The present invention forms a polymer material (O-BARC, Organic Bottom Anti-Reflectivity Coating) that can be removed by dry etching instead of a sacrificial insulating film for the lower electrode, thereby forming a lower electrode generated during a wet dip-out process. The purpose of the present invention is to provide a method of forming a semiconductor device which can prevent cap leaning and to simplify the process by simultaneously removing the photoresist film and O-BARC remaining in and under the lower electrode during the dry etching process. do.
본 발명에 따른 반도체 소자의 형성 방법은, The method for forming a semiconductor device according to the present invention,
반도체 기판 상부에 고분자 물질을 형성하는 단계와,Forming a polymer material on the semiconductor substrate;
상기 고분자 물질을 식각하여 하부 전극 영역을 형성하는 단계와,Etching the polymer material to form a lower electrode region;
상기 하부 전극 영역을 포함한 전체 표면 상부에 도전층을 형성하는 단계와,Forming a conductive layer over the entire surface including the lower electrode region;
상기 하부 전극 영역을 포함한 전체 표면 상부에 매립 절연막을 형성하는 단계와,Forming a buried insulating film over the entire surface including the lower electrode region;
상기 매립 절연막을 평탄화 식각하여 고분자 물질을 노출시키는 단계와,Planarizing etching the buried insulating film to expose a polymer material;
상기 고분자 물질 및 상기 매립 절연막을 건식 식각(Dry Etching)으로 제거하여 하부 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.And removing the polymer material and the buried insulation film by dry etching to form a lower electrode.
여기서, 상기 도전층은 200 ~ 800℃ 온도에서 형성하는 것과,Here, the conductive layer is formed at a temperature of 200 ~ 800 ℃,
상기 고분자 물질은 유기반사방지막(Organic Bottom Anti-Reflective Coating, O-BARC)로 형성하는 것과,The polymer material is formed of an organic bottom anti-reflective coating (O-BARC),
상기 고분자 물질은 150 ~ 300℃ 온도의 베이크(Bake) 공정을 이용하여 형성하는 것과,The polymer material is formed using a bake process at a temperature of 150 to 300 ° C.,
상기 고분자 물질은 10000 ~ 80000Å 두께로 형성하는 것과,The polymer material is formed to a thickness of 10000 ~ 80000Å,
상기 건식 식각(Dry Ethching) 공정은 매립 절연막 및 고분자 물질을 동시에 제거하는 것과,The dry etching process is to remove the buried insulating film and the polymer material at the same time,
상기 하부 전극은 Poly Silicon, W, Ru, Pt, TiN 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나를 포함하는 것과,The lower electrode includes any one selected from the group consisting of Poly Silicon, W, Ru, Pt, TiN, and combinations thereof,
상기 하부 전극 형성 후, 유전체막을 형성하는 단계 및Forming a dielectric film after forming the lower electrode; and
상기 유전체막 상에 상부 전극을 형성하는 단계를 포함하는 것과,Forming an upper electrode on the dielectric film;
상기 유전체막은 SiO2, Si3N4, Al2O3, Nb2O5, ZrO2, Ta2O5, SrTiO3, BST(BaSr)TiO3, PZT((PB,La)TiO3) 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나를 포함하는 것과,The dielectric film includes any one selected from the group consisting of SiO 2, Si 3 N 4, Al 2 O 3, Nb 2 O 5, ZrO 2, Ta 2 O 5, SrTiO 3, BST (BaSr) TiO 3, PZT ((PB, La) TiO 3), and a combination thereof.
상기 상부 전극은 도핑된 Poly Silicon, TiN, Ru, Pt 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나를 포함하는 것을 특징으로 한다.The upper electrode is characterized in that it comprises any one selected from the group consisting of doped Poly Silicon, TiN, Ru, Pt and combinations thereof.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부한 도면을 참조하여 설명한다. DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention.
또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장 된 것이다.In the drawings, the thicknesses of layers and regions are exaggerated for clarity.
층이 다른 층 또는 기판 "상"에 있다고 언급된 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나, 또는 그들 사이에 제 3의 층이 개재될 수도 있다. If it is mentioned that the layer is "on" another layer or substrate, it may be formed directly on the other layer or substrate, or a third layer may be interposed therebetween.
또한, 명세서 전체에 걸쳐서 동일한 참조 번호가 표시된 부분은 동일한 구성요소들을 나타낸다.Also, the same reference numerals throughout the specification represent the same components.
도 3a 내지 도 3i는 본 발명에 따라 형성된 반도체 소자를 도시한 단면도이 다.3A to 3I are cross-sectional views illustrating semiconductor devices formed in accordance with the present invention.
도 3a를 참조하면, 반도체 기판(300) 상에 층간 절연막(미도시)을 형성한 후, 층간 절연막 상에 감광막을 형성하고, 하부 전극 콘택용 노광 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다.Referring to FIG. 3A, after forming an interlayer insulating film (not shown) on the
감광막 패턴을 마스크로 층간 절연막을 식각하여 반도체 기판(300)을 노출시키는 하부 전극 콘택홀(미도시)을 형성한다.The interlayer insulating layer is etched using the photoresist pattern as a mask to form a lower electrode contact hole (not shown) exposing the
감광막 패턴을 제거하고, 하부 전극 콘택홀을 매립하는 하부 전극 콘택 플러그(미도시)를 형성한다.The photoresist pattern is removed and a lower electrode contact plug (not shown) is formed to fill the lower electrode contact hole.
이때, 하부 전극 콘택 플러그는 하부 전극 콘택홀을 매립하는 콘택 물질을 형성하고 이를 평탄화 식각하여 형성한 것이다.In this case, the lower electrode contact plug is formed by forming a contact material filling the lower electrode contact hole and flattening etching the same.
하부 전극 콘택 플러그 상에 유기반사방지막(O-BARC, Organic Bottom Anti-Reflectivity Coating, 310)을 형성한다.Organic Bottom Anti-Reflectivity Coating (O-BARC) is formed on the bottom electrode contact plug.
이때, 유기반사방지막(310)은 150 ~ 300℃ 온도의 베이크(Bake) 공정을 이용하여 형성하는 것이 바람직하다.At this time, the
도 3b 및 도 3c를 참조하면, 고분자 물질인 유기반사방지막(310) 상에 감광막을 형성한다. 3B and 3C, a photoresist film is formed on the
하부 전극 형성용 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(320)을 형성한다. The
감광막 패턴(320)을 마스크로 유기반사방지막(310)을 식각하여 반도체 기판을 노출시키는 하부 전극 영역(330)을 형성한다.The organic
도 3d 및 도 3e를 참조하면, 하부 전극 영역(330)을 포함한 전체 표면 상부에 하부 전극용 도전층(340)을 전체 표면 상부에 형성한다.3D and 3E, the
이때, 도전층은 200 ~ 800℃ 온도에서 형성하는 것이 바람직하며, 하부 전극은 Poly Silicon, W, Ru, Pt, TiN 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나를 포함하는 것이다.At this time, the conductive layer is preferably formed at a temperature of 200 ~ 800 ℃, the lower electrode includes any one selected from the group consisting of Poly Silicon, W, Ru, Pt, TiN and combinations thereof.
다음에, 하부 전극 영역(330)을 매립하는 매립 절연막(345)을 전체 표면 상부에 형성한다.Next, a buried insulating
도 3f를 참조하면, 매립 절연막(345)을 형성한 후, 유기반사방지막(310)이 노출될 때까지 매립 절연막(345) 및 도전층(340)을 평탄화 식각하여 하부 전극(350)을 형성한다.Referring to FIG. 3F, after the buried insulating
도 3g를 참조하면, 하부 전극 영역(330) 내부에 남은 매립 절연막(345) 및 하부 전극 영역(330) 외부에 남아있는 유기반사방지막(310)을 건식 식각(Dry Etch) 공정을 이용하여 동시에 제거한다.Referring to FIG. 3G, the buried insulating
도 3h 및 도 3i를 참조하면, 하부 전극(350) 표면에 유전체막(360)을 형성한다.3H and 3I, the
유전체막(360) 상부에 플레이트 전극인 상부 전극(170)을 형성하여 커패시터를 완성한다.An
이때, 유전체막은 SiO2, Si3N4, Al2O3, Nb2O5, ZrO2, Ta2O5, SrTiO3, BST(BaSr)TiO3, PZT((PB,La)TiO3) 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나를 포함하고, In this case, the dielectric film includes any one selected from the group consisting of SiO 2, Si 3 N 4, Al 2 O 3, Nb 2 O 5, ZrO 2, Ta 2 O 5, SrTiO 3, BST (BaSr) TiO 3, PZT ((PB, La) TiO 3), and a combination thereof.
상부 전극은 도핑된 Poly Silicon, TiN, Ru, Pt 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나를 포함하는 것이 바람직하다.The upper electrode preferably includes any one selected from the group consisting of doped Poly Silicon, TiN, Ru, Pt, and combinations thereof.
본 발명에 따른 반도체 소자의 형성 방법은 하부 전극용 희생 절연막 대신 건식 식각(Dry Etch)으로 제거 가능한 고분자 물질(O-BARC, Organic Bottom Anti-Reflectivity Coating)을 형성하여 습식 딥 아웃(Wet Dip-out) 공정 시 발생하는 하부 전극의 쓰러짐(Cap Leaning) 현상을 방지할 수 있으며, 건식 식각 공정 시 하부 전극 내, 외부에 남아있는 감광막 및 O-BARC를 동시에 제거하여 공정 단순화 및 소자의 특성을 향상시키는 효과를 제공한다. In the method of forming a semiconductor device according to the present invention, a wet dip out is formed by forming a polymer material (O-BARC, Organic Bottom Anti-Reflectivity Coating) that can be removed by dry etching instead of a sacrificial insulating film for the lower electrode. ) Cap Leaning can be prevented from occurring during the process, and during the dry etching process, the photoresist film and O-BARC remaining inside and outside of the lower electrode can be removed at the same time to simplify the process and improve device characteristics. Provide effect.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다. In addition, the preferred embodiment of the present invention for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.
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Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070098459A KR100934824B1 (en) | 2007-09-28 | 2007-09-28 | Method of forming a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070098459A KR100934824B1 (en) | 2007-09-28 | 2007-09-28 | Method of forming a semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090032882A KR20090032882A (en) | 2009-04-01 |
| KR100934824B1 true KR100934824B1 (en) | 2009-12-31 |
Family
ID=40759601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070098459A KR100934824B1 (en) | 2007-09-28 | 2007-09-28 | Method of forming a semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100934824B1 (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040042061A (en) * | 2002-11-12 | 2004-05-20 | 주식회사 하이닉스반도체 | Method for forming of capacitor the cell used high-integrated DRAM |
| KR20050002487A (en) * | 2003-06-30 | 2005-01-07 | 주식회사 하이닉스반도체 | Method for forming capacitor of semiconductor device |
-
2007
- 2007-09-28 KR KR1020070098459A patent/KR100934824B1/en not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR20040042061A (en) * | 2002-11-12 | 2004-05-20 | 주식회사 하이닉스반도체 | Method for forming of capacitor the cell used high-integrated DRAM |
| KR20050002487A (en) * | 2003-06-30 | 2005-01-07 | 주식회사 하이닉스반도체 | Method for forming capacitor of semiconductor device |
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|---|---|
| KR20090032882A (en) | 2009-04-01 |
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