KR100587086B1 - Method for forming capacitor of semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 캐패시터 형성방법을 개시한다. 개시된 본 발명에 따른 반도체 소자의 캐패시터 형성방법은, 층간절연막 및 상기 층간절연막 내에 폴리실리콘 재질의 스토리지 노드 콘택이 형성된 반도체 기판 상에 실리콘질화막과 캡산화막을 차례로 증착하는 단계; 상기 캡산화막과 실리콘질화막을 식각하여 스토리지 노드 콘택을 노출시키는 트렌치를 형성하는 단계; 상기 트렌치 및 캡산화막 상에 임의의 식각액에 대해 캡산화막과의 식각선택비가 큰 물질로 이루어진 제1차단막을 증착하는 단계; 상기 제1차단막을 전면 식각하여 캡산화막 및 스토리지 노드 콘택 상에 증착된 제1차단막 부분을 제거하는 단계; 상기 결과물 상에 TiN막과 임의의 식각액에 대해 캡산화막과의 식각선택비가 큰 물질로 이루어진 제2차단막을 차례로 증착하는 단계; 상기 캡산화막 상에 증착된 제2차단막 부분과 TiN막 부분을 제거하는 단계; 상기 캡산화막을 임의의 식각액을 이용한 습식 식각으로 제거하여 TiN막으로 이루어진 실린더 구조의 스토리지전극을 형성하는 단계; 및 상기 TiN의 스토리지전극 상에 유전체막과 금속재질의 플레이트전극을 차례로 형성하는 단계를 포함하며, 상기 제1,제2차단막은 캡산화막을 제거하기 위한 습식 식각시 스토리지전극 아래로 식각액이 침투되는 것을 방지함과 아울러 실리콘질화막과 스토리지전극 사이에 개재된 제1차단막 부분을 제외하고 함께 제거되는 것을 특징으로 한다. The present invention discloses a method for forming a capacitor of a semiconductor device. A method of forming a capacitor of a semiconductor device according to the present invention includes depositing a silicon nitride film and a cap oxide film sequentially on an interlayer insulating film and a semiconductor substrate on which a storage node contact made of polysilicon is formed in the interlayer insulating film; Etching the cap oxide layer and the silicon nitride layer to form a trench to expose a storage node contact; Depositing a first barrier layer made of a material having a high etching selectivity with respect to a cap oxide layer on any of the etching liquids on the trench and the cap oxide layer; Etching the first barrier layer to remove the portion of the first barrier layer deposited on the cap oxide layer and the storage node contact; Sequentially depositing a second barrier film made of a material having a high etching selectivity with a cap oxide film on the resultant TiN film and an optional etching solution; Removing the second barrier layer portion and the TiN layer portion deposited on the cap oxide layer; Removing the cap oxide film by wet etching using an etchant to form a storage electrode having a cylinder structure formed of a TiN film; And sequentially forming a dielectric film and a metal plate electrode on the TiN storage electrode, wherein the first and second barrier films penetrate the etchant below the storage electrode during wet etching to remove the cap oxide layer. In addition, the first barrier layer interposed between the silicon nitride layer and the storage electrode is removed.
Description
도 1 내지 도 3은 종래의 캐패시터 구조들을 설명하기 위한 단면도. 1 to 3 are cross-sectional views for explaining conventional capacitor structures.
도 4 및 도 5는 종래의 문제점을 설명하기 위한 단면도 및 사진. 4 and 5 are cross-sectional views and photographs for explaining the conventional problem.
도 6a 내지 도 6f는 본 발명의 실시예에 따른 캐패시터 형성방법을 설명하기 위한 공정별 단면도. 6A to 6F are cross-sectional views of processes for describing a method of forming a capacitor according to an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
60 : 반도체 기판 61 : 층간절연막60
62 : 스토리지 노드 콘택 63 : 실리콘질화막62: storage node contact 63: silicon nitride film
64 : 캡산화막 65 : 트렌치64: cap oxide film 65: trench
66 : 제1차단막 67 : TiSix66: first barrier 67: TiSix
68 : TiN막 68a : 스토리지전극68 TiN
69 : 제2차단막 70 : 유전체69: second barrier 70: dielectric
71 : 플레이트전극 80 : 캐패시터71: plate electrode 80: capacitor
본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로, 보다 상세하게는, 금속 전극 및 실린더 구조를 채용함에 있어서의 식각액 침투에 기인하는 결함 발생을 방지할 수 있는 반도체 소자의 캐패시터 형성방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a capacitor of a semiconductor device, and more particularly, to a method for forming a capacitor of a semiconductor device capable of preventing the occurrence of defects due to the penetration of an etchant in employing a metal electrode and a cylinder structure.
최근, 실리콘질화막(Si3N4)을 유전체로 채용한 NO(Nitride-Oxide) 캐패시터가 256M 이상의 차세대 디램(DRAM) 제품에 필요한 충전용량을 확보하는데 그 한계를 보이고 있기 때문에, 도 1에 도시된 바와 같이, Ta2O5막(ε=25), Al2O3막(ε=9) 및 HfO2막(ε=20) 등을 단일 유전체로 적용한 SIS(Silicon-Insulator-Silicon) 구조의 캐패시터 개발이 본격적으로 이루어지고 있다. Recently, since a nitride-oxide (NO) capacitor employing a silicon nitride film (Si3N4) as a dielectric material has shown a limit in securing a charge capacity required for a next generation DRAM (DRAM) product of 256M or more, as shown in FIG. The development of a capacitor having a silicon-insulator-silicon (SIS) structure in which a Ta2O5 film (ε = 25), an Al2O3 film (ε = 9), and an HfO2 film (ε = 20) is used as a single dielectric.
도 1에서, 도면부호 11은 도핑된 폴리실리콘으로 이루어진 스토리지전극을, 12는 단일 고유전율막으로 이루어진 유전체를, 그리고, 13은 도핑된 폴리실리콘으로 이루어진 플레이트전극을 각각 나타낸다. In FIG. 1,
그런데, 유전상수가 큰 Ta2O5막은 누설전류에 취약한 문제점이 있고, Al2O3막은 유전상수가 Si3N4막과 별 차이가 없기 때문에 충전용량 확보에 제약적이며, 유전상수가 비교적 큰 HfO2막은 항복전계 강도가 낮아 반복적인 전기적 충격에 취약하기 때문에 캐패시터의 내구성을 떨어뜨리는 요인이 되는 문제점을 갖고 있다. However, Ta2O5 film having a high dielectric constant has a problem of weak leakage current, Al2O3 film is limited in securing charge capacity because the dielectric constant does not differ from Si3N4 film, and HfO2 film having a relatively high dielectric constant has a low breakdown field strength and thus is repetitive. Since it is vulnerable to electric shock, there is a problem that reduces the durability of the capacitor.
이에, 100㎚ 이하의 미세 금속배선 공정이 채용되는 디램 집적시에는, 도 2에 도시된 바와 같이, 금속계 전극(TiN)을 채용하는 MIM(Metal-Insulator-Metal) 구조에 HfO2/Al2O3/HfO2와 같은 삼중 유전체를 채용한 캐패시터가 개발되고 있고, 또한, 도 3에 도시된 바와 같이, 스토리지전극의 형태도 유효면적을 증대시키기 위해 오목(concave) 구조에서 실린더(cylinder) 구조로 전환되고 있는 실정이다. Accordingly, when the DRAM is integrated with a fine metal wiring process of 100 nm or less, as shown in FIG. 2, HfO 2 / Al 2 O 3 / HfO 2 and Mf (Metal-Insulator-Metal) structures employing a metal-based electrode (TiN) may be used. A capacitor employing the same triple dielectric is being developed, and as shown in FIG. 3, the shape of the storage electrode is also changed from a concave structure to a cylinder structure in order to increase the effective area. .
도 2 및 도 3에서, 도면부호 21,31은 TiN으로 이루어진 스토리지전극을, 22는 HfO2/Al2O3/HfO2의 삼중 유전체를, 23은 TiN으로 이루어진 플레이트전극을, 34는 층간절연막을, 35는 스토리지 노드 콘택, 그리고, 36는 캡산화막(Cap. oxide)을 각각 나타낸다. 2 and 3,
그런데, TiN과 같은 금속 물질을 적용하면서 실린더 구조로 스토리지전극을 형성함에 있어서, 스토리지전극을 형성한 후에는 캡산화막을 제거하기 위해 희석된 HF 용액 또는 NH4F+HF 혼합용액을 이용한 습식식각 공정을 진행하게 되는데, 이 과정에서, 도 4에 도시된 바와 같이, 식각액이 스토리지전극(41)을 관통하는 경로(A)를 따라서, 또한, TiN의 스토리지전극(41)과 식각장벽인 실리콘질화막(47)의 경계면 사이의 경로(B)를 따라서 침투하여, 도 5에서 보여지는 바와 같이, 스토리지전극 하부의 폴리실리콘으로 이루어진 스토리지 노드 콘택 및 층간절연막을 소실시키게 되며, 이는 결과적으로 디램 동작이 안되는 불량으로 이어질 뿐만 아니라 웨이퍼 전면에 걸쳐 다발하기 때문에 제조수율에 큰 장애 요인이 된다. However, in forming a storage electrode in a cylindrical structure while applying a metal material such as TiN, after forming the storage electrode, a wet etching process using a diluted HF solution or a NH4F + HF mixed solution is performed to remove the cap oxide layer. In this process, as shown in FIG. 4, along the path A through which the etchant penetrates the
도 4에서, 미설명된 도면부호 44는 층간절연막을, 그리고, 45는 스토리지 노드 콘택을 각각 나타낸다. In FIG. 4,
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 금속계 물질을 적용하면서 실린더 구조로 이루어진 스토리지전극 형성시의 식각액 침투에 기인하는 결함 발생을 방지할 수 있는 반도체 소자의 캐패시터 형성방법을 제공함에 그 목적이 있다. Accordingly, the present invention has been made to solve the above-mentioned conventional problems, the formation of a capacitor of a semiconductor device capable of preventing the occurrence of defects due to the penetration of the etchant during the formation of the storage electrode consisting of a cylinder structure while applying a metal-based material The purpose is to provide a method.
또한, 본 발명은 식각액 침투에 기인하는 결함 발생을 방지함으로써 소자 특성 및 제조수율을 확보할 수 있는 반도체 소자의 캐패시터 형성방법을 제공함에 그 다른 목적이 있다. In addition, another object of the present invention is to provide a method for forming a capacitor of a semiconductor device capable of securing device characteristics and manufacturing yield by preventing defects caused by etching liquid penetration.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 층간절연막 및 상기 층간절연막 내에 폴리실리콘 재질의 스토리지 노드 콘택이 형성된 반도체 기판 상에 실리콘질화막과 캡산화막을 차례로 증착하는 단계; 상기 캡산화막과 실리콘질화막을 식각하여 스토리지 노드 콘택을 노출시키는 트렌치를 형성하는 단계; 상기 트렌치 및 캡산화막 상에 임의의 식각액에 대해 캡산화막과의 식각선택비가 큰 물질로 이루어진 제1차단막을 증착하는 단계; 상기 제1차단막을 전면 식각하여 캡산화막 및 스토리지 노드 콘택 상에 증착된 제1차단막 부분을 제거하는 단계; 상기 결과물 상에 TiN막과 임의의 식각액에 대해 캡산화막과의 식각선택비가 큰 물질로 이루어진 제2차단막을 차례로 증착하는 단계; 상기 캡산화막 상에 증착된 제2차단막 부분과 TiN막 부분을 제거하는 단계; 상기 캡산화막을 임의의 식각액을 이용한 습식 식각으로 제거하여 TiN막으로 이루어진 실린더 구조의 스토리지전극을 형성하는 단계; 및 상기 TiN의 스토리지전극 상에 유전체막과 금속 재질의 플레이트전극을 차례로 형성하는 단계를 포함하며, 상기 제1,제2차단막은 캡산화막을 제거하기 위한 습식 식각시 스토리지전극 아래로 식각액이 침투되는 것을 방지함과 아울러 실리콘질화막과 스토리지전극 사이에 개재된 제1차단막 부분을 제외하고 함께 제거되는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법을 제공한다. In order to achieve the above object, the present invention comprises the steps of depositing a silicon nitride film and a cap oxide film in turn on a semiconductor substrate formed with an interlayer insulating film and a storage node contact made of polysilicon in the interlayer insulating film; Etching the cap oxide layer and the silicon nitride layer to form a trench to expose a storage node contact; Depositing a first barrier layer made of a material having a high etching selectivity with respect to a cap oxide layer on any of the etching liquids on the trench and the cap oxide layer; Etching the first barrier layer to remove the portion of the first barrier layer deposited on the cap oxide layer and the storage node contact; Sequentially depositing a second barrier film made of a material having a high etching selectivity with a cap oxide film on the resultant TiN film and an optional etching solution; Removing the second barrier layer portion and the TiN layer portion deposited on the cap oxide layer; Removing the cap oxide film by wet etching using an etchant to form a storage electrode having a cylinder structure formed of a TiN film; And sequentially forming a dielectric film and a metal plate electrode on the TiN storage electrode, wherein the first and second barrier films penetrate the etchant below the storage electrode during wet etching to remove the cap oxide layer. The present invention provides a method of forming a capacitor of a semiconductor device, which is prevented and removed together except for a portion of a first blocking layer interposed between a silicon nitride film and a storage electrode.
여기서, 본 발명의 캐패시터 형성방법은, 상기 캡산화막 및 스토리지 노드 콘택 상에 증착된 제1차단막 부분을 제거하는 단계 후, 그리고, TiN막과 제2차단막을 차례로 증착하는 단계 전, 상기 스토리지 노드 콘택의 표면에 TiSix를 형성하는 단계를 더 포함한다. The method of forming a capacitor according to the present invention may include: removing the portion of the first barrier layer deposited on the cap oxide layer and the storage node contact; and before depositing the TiN layer and the second barrier layer in sequence, the storage node contact. Forming a TiSix on the surface of the further comprises.
상기 제1 및 제2차단막은 희석된 HF 용액 또는 NH4F+HF 혼합용액에 대해 캡산화막과의 식각선택비가 큰 물질막, 예컨데, Al2O3막, HfO2막, TiO2막, ZrO2막 및 Ta2O5막으로 구성된 그룹으로부터 선택되는 어느 하나로 이루어지며, 각각 10∼100Å 및 10∼200Å의 두께로 증착한다. The first and second barrier films include a material film having a high etching selectivity with respect to a cap oxide film for a diluted HF solution or a NH4F + HF mixed solution, for example, an Al2O3 film, an HfO2 film, a TiO2 film, a ZrO2 film, and a Ta2O5 film. It is made of any one selected from, and deposited to a thickness of 10 to 100 kHz and 10 to 200 kHz, respectively.
상기 TiN막은 200∼400Å의 두께로 증착한다. The TiN film is deposited to a thickness of 200 to 400 GPa.
상기 캡산화막을 제거하기 위한 습식 식각은 희석된 HF 용액 또는 NH4F+HF 혼합용액을 사용하여 수행하며, 실리콘질화막을 식각정지층으로 하여 진행함과 아울러 과도식각 타겟(target)을 10∼20%로 하여 진행하고, 아울러, 산화막과 질화막의 식각선택비를 5∼20:1로 유지하여 진행한다. The wet etching to remove the cap oxide film is performed using a diluted HF solution or NH4F + HF mixed solution, proceeds with the silicon nitride film as an etch stop layer and the transient etching target (10-20%) And the etching selectivity between the oxide film and the nitride film is maintained at 5 to 20: 1.
상기 유전체는 원자층증착(Atomic Layer Deposition) 또는 펄스-화학기상증착(pulsed-CVD) 공정을 이용해서 HfO2, Ta2O5, TiO2 및 La2O3로 구성된 그룹으로부터 선택되는 어느 하나로 이루어진 단일 구조, 또는, 적어도 둘 이상이 적층된 다중 구조로 형성하거나, 혹은, (HfO2)x(Al2O3)1-x와 같은 3성분계 복합 구조로 형성한다. The dielectric is a single structure consisting of any one selected from the group consisting of HfO 2, Ta 2 O 5, TiO 2 and La 2 O 3, or at least two or more using atomic layer deposition or pulsed-CVD processes. The multilayered structure is formed, or a three-component complex structure such as (HfO 2) x (Al 2 O 3) 1-x is formed.
상기 플레이트전극은 TiN, TaN, W, WN, Ru, RuO2, Ir, IrO2 및 Pt로 구성된 그룹으로부터 선택되는 어느 하나로 형성한다. The plate electrode is formed of any one selected from the group consisting of TiN, TaN, W, WN, Ru, RuO 2, Ir, IrO 2, and Pt.
(실시예)(Example)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
일반적으로 폴리실리콘을 스토리지전극 물질로 사용하는 경우에는 폴리실리콘의 막질 자체가 치밀하고, 식각장벽인 실리콘질화막과의 접착력(adhesion)도 좋기 때문에, 실린더 구조의 스토리지전극을 형성하기 위한 습식 식각 공정에서 스토리지전극의 하부로 식각액이 침투하여 스토리지 노드 콘택 및 층간절연막이 소실되는 문제는 발생되지 않는다. 반면, TiN과 같은 금속을 스토리지전극 물질로 사용하는 경우에는 TiN이 주상(columnar) 구조로 성장하면서 증착되는 것과 관련해서 막질이 폴리실리콘에 비해 치밀하지 못하며, 이에 따라, 후속의 습식 식각 공정에서 식각액이 TiN의 스토리지전극을 관통하여 그 아래로 침투할 수 있다. 아울러, TiN막과 실리콘질화막(SiNx)간 접착력이 좋지 않을 뿐만 아니라 TiN에 전단응력(shear stress)가 가해질 경우에 TiN막과 실리콘질화막 사이의 계면부로 식각액 침투를 용이하게 하는 경로가 형성될 수 있는 바, 이러한 이유로 스토리지전극 아래로 식각액이 침투할 수 있다. In general, when polysilicon is used as a storage electrode material, the polysilicon film itself is dense and has good adhesion to the silicon nitride film, which is an etching barrier, and thus, in the wet etching process for forming a storage electrode having a cylindrical structure. There is no problem in that the etching solution penetrates under the storage electrode and the storage node contact and the interlayer insulating film are lost. On the other hand, when a metal such as TiN is used as the storage electrode material, the film quality is not as dense as that of polysilicon due to the deposition of TiN as a columnar structure, and thus, the etching solution in the subsequent wet etching process. It can penetrate through the storage electrode of this TiN. In addition, not only the adhesion between the TiN film and the silicon nitride film (SiNx) is poor, but also when a shear stress is applied to the TiN, a path may be formed to facilitate the penetration of the etchant into the interface between the TiN film and the silicon nitride film. For this reason, the etchant may penetrate under the storage electrode.
이에, 본 발명은 스토리지전극 물질로서 TiN과 같은 금속계 물질을 채용하면서 실린더 형상의 전극 구조를 채용하기 위해 TiN막의 증착 전후에 각각 캡산화막과의 큰 습식식각 선택비를 갖는 물질, 예컨데, Al2O3, HfO2, TiO2, ZrO2, 또는, Ta2O5 등으로 이루어진 차단막(blocking layer)을 얇게 형성하여 줌으로써, 이러한 차단막에 의해 캡산화막을 제거하기 위한 습식 식각 공정에서 스토리지전극의 하부 로 식각액이 침투되는 현상이 방지되도록 함은 물론 침투된 식각액에 의한 스토리지 콘택 노드 및 층간절연막의 손실 발생이 방지되도록 하고, 결과적으로는, 소자 특성 및 제조수율이 확보되도록 한다.Accordingly, the present invention is a material having a large wet etch selectivity with the cap oxide film before and after the deposition of the TiN film in order to employ a cylindrical electrode structure while employing a metallic material such as TiN as the storage electrode material, for example, Al2O3, HfO2 By forming a thin blocking layer made of TiO2, ZrO2, or Ta2O5, etc., a phenomenon in which the etching liquid penetrates to the lower portion of the storage electrode in the wet etching process for removing the cap oxide layer by the blocking film is prevented. Of course, the loss of the storage contact node and the interlayer dielectric layer due to the infiltrated etchant is prevented, and as a result, the device characteristics and manufacturing yield are ensured.
자세하게, 도 6a 내지 도 6f는 본 발명의 실시예에 따른 캐패시터 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다. In detail, Figures 6a to 6f is a cross-sectional view for each process for explaining a capacitor forming method according to an embodiment of the present invention, as follows.
도 6a를 참조하면, 공지된 공정에 따라 트랜지스터 및 비트라인을 포함한 소저의 하부 패턴들(도시안됨)이 형성되고, 이러한 하부 패턴들을 덮도록 층간절연막(61)이 형성된 반도체기판(60)을 마련한다. 그런다음, 상기 층간절연막(61)을 식각하여 접합영역 또는 랜딩플러그폴리(LPP)를 노출시키는 콘택홀을 형성한 후, 상기 콘택홀 내에 폴리실리콘막을 매립시켜 스토리지 노드 콘택(62)을 형성한다. 이어서, 상기 스토리지 노드 콘택(62)을 포함한 층간절연막(61) 상에 LPCVD, PECVD 또는 RTP 장비를 이용해서 200∼800Å의 두께로 식각장벽인 실리콘질화막(63)을 증착한 후, 상기 실리콘질화막(63) 상에 소망하는 전극 높이에 해당하는 두께, 예컨데, 25fF/셀 이상의 캐패시터 정전용량을 얻는데 필요한 전극 높이에 해당하는 두께로 PE-TEOS막, PSG막, BPSG막, Si-H 베이스의 소오스를 이용한 USG막, 또는, 2종류 이상의 다중막으로 이루어진 캡산화막(64)을 증착한다. Referring to FIG. 6A, according to a known process, lower and lower patterns (not shown) including transistors and bit lines are formed, and a
그 다음, 도시하지는 않았으나, 상기 캡산화막(64) 상에 하드마스크용 폴리실리콘막과 반사방지막 및 스토리지전극 형성용 감광막 패턴을 차례로 형성한다. Next, although not shown, a polysilicon film for a hard mask, an antireflection film, and a photoresist pattern for forming a storage electrode are sequentially formed on the
다음으로, 상기 스토리지전극 형성용 감광막 패턴을 이용해서 그 아래의 반사방지막과 하드마스크용 폴리실리콘막을 차례로 식각한 후, 식각된 하드마스크용 폴리실리콘막과 잔류된 스토리지전극 형성용 감광막 패턴을 이용해서 캡산화막(64)을 식각하고, 연이어, 식각장벽인 실리콘질화막(63)을 식각하여 스토리지 노드 콘택(62)을 노출시키는 트렌치(65)를 형성한다. 여기서, 상기 캡산화막 및 실리콘질화막을 식각하는 과정에서 스토리지전극 형성용 감광막 패턴과 반사방지막 및 하드마스크용 폴리실리콘막은 전부 제거된다. 이때, 상기 막들이 경우에 따라 제거되지 않고 잔류될 경우에는 식각 또는 세정 공정의 추가 수행을 통해 제거한다. Next, the anti-reflection film and the hardmask polysilicon film are sequentially etched using the storage electrode forming photoresist pattern, and then the etched hardmask polysilicon film and the remaining storage electrode formation photoresist pattern are used. The
이어서, 스토리지 노드 콘택(62)을 노출시키는 트렌치(65) 및 캡산화막(64) 상에 후속의 습식 식각 공정에서 TiN 스토리지전극과 식각장벽인 실리콘질화막(63) 사이의 계면을 통해 식각액이 침투되는 것을 방지하기 위한 제1차단막(66)을 얇게, 예컨데, 10∼100Å의 두께로 증착한다. 여기서, 상기 제1차단막(66)으로서는 희석된 HF 용액 또는 NH4F+HF 혼합용액과 같은 식각액에 대해서 캡산화막(64)과의 식각선택비가 큰 물질막, 예컨데, Al2O3막, HfO2막, TiO2막, ZrO2막, 또는, Ta2O5막 등을 이용한다. Subsequently, in the subsequent wet etching process on the
도 6b를 참조하면, 제1차단막(66)을 전면 식각하여 캡산화막(64) 상에 증착된 부분을 제거함과 아울러 스토리지 노드 콘택(62) 상에 증착된 부분을 제거하여 상기 스토리지 노드 콘택(62)을 노출시킨다. 그런다음, 폴리실리콘 재질의 스토리지 노드 콘택(62)과 후속에서 형성될 금속 재질의 스토리지전극간 오믹콘택(ohmic contact)을 만들어주기 위해, 결과물 상에 얇게 Ti막(도시안됨)을 증착한 후에 고온 어니링을 행하여 노출된 스토리지 노드 콘택(62)의 표면에 TiSix(67)를 형성한다. Referring to FIG. 6B, the
도 6c를 참조하면, 상기 단계까지의 기판 결과물 상에 200∼400Å의 두께로 스토리지전극 물질인 TiN막(68)을 증착한 후, 상기 TiN막(68) 상에 후속의 습식 식각 공정에서 TiN 스토리지전극을 관통하여 상기 전극 아래로 식각액이 침투되는 것을 방지하기 위해서 재차 Al2O3막, HfO2막, TiO2막, ZrO2막, 또는, Ta2O5막 등과 같이 희석된 HF 용액 또는 NH4F+HF 혼합용액과 같은 식각액에 대해 캡산화막(64)과의 식각선택비가 큰 물질막으로 이루어진 제2차단막(69)을 10∼200Å의 두께로 증착한다. Referring to FIG. 6C, a
도 6d를 참조하면, 제2차단막(69) 상에 트랜치(65)를 완전 매립시키는 두께로 감광막(도시안됨)을 도포한 후, 캡산화막(64)이 노출될 때까지 감광막과 제2차단막(69) 및 TiN막(68)을 CMP(Chemical Mechanical Polishing) 또는 에치-백(etch-back)하고, 이를 통해, 상호 분리되어 독립적으로 데이터를 저장할 수 있는 TiN의 스토리지전극(68a)들을 형성한다. Referring to FIG. 6D, after the photoresist film (not shown) is applied to the
이후, 공지의 감광막 스트립(PR strip) 공정을 진행하여 트렌치 내에 잔류된 감광막을 제거한다.Thereafter, a known photosensitive film strip (PR strip) process is performed to remove the photosensitive film remaining in the trench.
도 6e를 참조하면, 실린더 구조의 스토리지전극을 얻기 위해서 희석된 HF 용액, 또는, NH4F+HF 혼합용액을 이용한 습식 식각[딥-아웃(Dip-Out)] 공정을 수행하여 스토리지전극들(68a) 사이에 잔류된 캡산화막을 제거한다. 이때, 상기 캡산화막을 제거하기 위한 습식 식각은 실리콘질화막(63)을 식각정지층으로 하여 진행하며, 그 과도식각 타겟(target)을 10∼20%로 하여 진행한다. 또한, 상기 습식 식각은 산화막과 질화막의 식각선택비를 5∼20:1로 유지하여 진행한다. Referring to FIG. 6E, the
여기서, 상기 습식 식각시, TiN의 스토리지전극(68a) 상에 증착되어 있던 제2차단막도 함께 제거되는데, 이 과정에서 제2차단막이 TiN의 스토리지전극(68a)을 관통하여 그 아래로 들어가는 식각액 침투 경로를 차단하는 바, 종래와 같이 상기 TiN의 스토리지전극(68a)을 관통하여 그 아래로 식각액이 침투되는 현상은 일어나지 않는다. Here, during the wet etching, the second barrier layer deposited on the
또한, 상기 습식 식각시, TiN의 스토리지전극(68a) 하부에 증착되어 있는 제1차단막(66)이 함께 제거되는데, 이때, 캡산화막과 접하고 있는 제1차단막 부분은 제거되는 반면, TiN의 스토리지전극(68a)과 실리콘질화막(63) 사이에 개재된 제1차단막 부분은 여전히 잔류하게 된다. 따라서, 이렇게 잔류된 제1차단막(66)에 의해서 TiN의 스토리지전극(68a)과 실리콘질화막(63)의 계면을 통해 들어가는 식각액 침투 경로가 차단되는 바, 종래와 같이 상기 TiN의 스토리지전극(68a)과 실리콘질화막(63)의 계면을 통해 TiN의 스토리지전극(68a) 아래로 식각액이 침투되는 현상 또한 일어나지 않는다. In addition, during the wet etching, the
결국, 본 발명은 스토리지전극 물질인 TiN의 증착 전후에 각각 식각액 침투를 차단해줄 수 있는 차단막을 형성해 줌으로써, 캡산화막을 제거하기 위한 습식 식각시에 식각액이 TiN의 스토리지전극을 관통하거나, 또는, TiN의 스토리지전극과 식각장벽인 실리콘질화막의 계면을 통해 TiN의 스토리지전극 아래로 침투되는 현상을 효과적으로 방지할 수 있으며, 이에 따라, 상기 TiN의 스토리지전극 아래의 스토리지 노드 콘택 및 층간절연막의 소실을 방지할 수 있는 바, 결과적으로, 소자 특성 및 제조수율을 확보할 수 있다. As a result, the present invention forms a barrier film that can block the penetration of the etching solution before and after the deposition of the storage electrode material TiN, so that the etching solution penetrates the storage electrode of TiN during wet etching to remove the cap oxide film, or TiN. It is possible to effectively prevent the penetrating under the storage electrode of TiN through the interface between the storage electrode of the silicon nitride film and the etching barrier, thereby preventing the loss of the storage node contact and interlayer dielectric layer under the storage electrode of TiN. As a result, device characteristics and manufacturing yield can be secured.
도 6f를 참조하면, 실린더 구조를 갖는 TiN의 스토리지전극(68a) 상에 원자층증착(Atomic Layer Deposition) 또는 펄스-화학기상증착(pulsed-CVD) 공정을 통해서 HfO2, Ta2O5, TiO2 또는 La2O3와 같은 단일 구조, 이들을 조합한 HfO2/Al2O3 또는 La2O3/Al2O3와 같은 이중 구조, HfO2/Al2O3/HfO2 또는 La2O3/Al2O3/La2O3와 같은 삼중 구조, 및 (HfO2)x(Al2O3)1-x와 같은 3성분계 복합 구조로 이루어진 유전체(70)를 형성한다. 그런다음, 상기 유전체(70) 상에 TiN과 같은 금속 물질로 이루어진 플레이트전극(71)을 형성하고, 이 결과로서, 본 발명에 따른 MIM 구조의 캐패시터(80)를 완성한다. 이때, 상기 플레이트전극(71)은 TiN 이외에 TaN, W, WN, Ru, RuO2, Ir, IrO2 및 Pt 등의 금속 물질로도 형성 가능하며, 대략 200∼500Å의 두께로 형성한다. Referring to FIG. 6F, an atomic layer deposition or pulsed-CVD process is performed on a
이상에서와 같이, 본 발명은 금속 물질로 이루어지면서 실린더 구조를 갖는 스토리지전극을 형성함에 있어서 전극 물질의 증착 전후에 각각 식각액 침투 차단막을 형성하여 줌으로써, 후속하는 캡산화막의 제거 공정에서 스토리지전극 하부로의 식각액 침투 및 그에 따른 스토리지 노드 콘택 및 층간절연막의 소실을 방지할 수 있으며, 따라서, 소자 특성 및 제조수율을 확보할 수 있다. As described above, the present invention forms an etching liquid penetration blocking film before and after the deposition of the electrode material in forming the storage electrode having a cylindrical structure made of a metal material, so as to the lower portion of the storage electrode in the subsequent cap oxide film removal process. It is possible to prevent the infiltration of the etchant and thus the loss of the storage node contact and the interlayer insulating layer, thereby securing device characteristics and manufacturing yield.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7592217B2 (en) | 2004-11-08 | 2009-09-22 | Hynix Semiconductor Inc. | Capacitor with zirconium oxide and method for fabricating the same |
KR20110100480A (en) * | 2010-03-04 | 2011-09-14 | 삼성전자주식회사 | Etching solution, method of forming a gate insulation layer using a etching solution and method of manufacturing a semiconductor device using a etching solution |
US9812557B2 (en) | 2015-06-26 | 2017-11-07 | Samsung Electronics Co., Ltd. | Method of manufacturing semiconductor device |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20060072338A (en) | 2004-12-23 | 2006-06-28 | 주식회사 하이닉스반도체 | Method for forming dielectric film and method for forming capacitor in semiconductor device using the same |
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KR100893785B1 (en) * | 2006-12-19 | 2009-04-20 | 김용학 | Auto transfer switch |
KR100909778B1 (en) * | 2007-10-31 | 2009-07-29 | 주식회사 하이닉스반도체 | Method of forming a semiconductor device |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6228736B1 (en) | 1998-08-07 | 2001-05-08 | Taiwan Semiconductor Manufacturing Company | Modified method for forming cylinder-shaped capacitors for dynamic random access memory (DRAM) |
KR20010046630A (en) * | 1999-11-13 | 2001-06-15 | 윤종용 | Semiconductor device having concave type capacitor and method of manufacturing thereof |
KR20030038831A (en) * | 2001-11-03 | 2003-05-17 | 삼성전자주식회사 | Method of fabricating capacitor |
KR20030067821A (en) * | 2002-02-08 | 2003-08-19 | 삼성전자주식회사 | Method Of Forming A Capacitor Of Semiconductor Device |
-
2004
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6228736B1 (en) | 1998-08-07 | 2001-05-08 | Taiwan Semiconductor Manufacturing Company | Modified method for forming cylinder-shaped capacitors for dynamic random access memory (DRAM) |
KR20010046630A (en) * | 1999-11-13 | 2001-06-15 | 윤종용 | Semiconductor device having concave type capacitor and method of manufacturing thereof |
KR20030038831A (en) * | 2001-11-03 | 2003-05-17 | 삼성전자주식회사 | Method of fabricating capacitor |
KR20030067821A (en) * | 2002-02-08 | 2003-08-19 | 삼성전자주식회사 | Method Of Forming A Capacitor Of Semiconductor Device |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7592217B2 (en) | 2004-11-08 | 2009-09-22 | Hynix Semiconductor Inc. | Capacitor with zirconium oxide and method for fabricating the same |
US8062943B2 (en) | 2004-11-08 | 2011-11-22 | Hynix Semiconductor | Capacitor with zirconium oxide and method for fabricating the same |
US8084804B2 (en) * | 2004-11-08 | 2011-12-27 | Hynix Semiconductor Inc. | Capacitor with zirconium oxide and method for fabricating the same |
KR20110100480A (en) * | 2010-03-04 | 2011-09-14 | 삼성전자주식회사 | Etching solution, method of forming a gate insulation layer using a etching solution and method of manufacturing a semiconductor device using a etching solution |
KR101627509B1 (en) * | 2010-03-04 | 2016-06-08 | 삼성전자주식회사 | Etching solution, method of forming a gate insulation layer using a etching solution and method of manufacturing a semiconductor device using a etching solution |
US9812557B2 (en) | 2015-06-26 | 2017-11-07 | Samsung Electronics Co., Ltd. | Method of manufacturing semiconductor device |
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