KR20090023158A - 반도체 장치의 제작 방법 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은, 비교적 저온(500℃ 미만)의 프로세스로 제작되는 소자를 기판으로부터 박리하여, 가요성을 갖는 반도체 장치를 제작하는 방법을 제공한다. 유리 기판 위에 실리콘(silicone)층을 형성하고, 실리콘층 표면을 플라즈마 처리하여, 실리콘층 표면을 취약(脆弱)화한 후, 실리콘층 위에 유기 화합물층을 적층하고, 유기 화합물층 위에 비교적 저온, 대표적으로는 유기 화합물층이 견딜 수 있는 온도에서 행해지는 프로세스로 제작되는 소자를 형성한 후, 그 소자를 유리 기판으로부터 박리한다.
실리콘, 취화층, 플라즈마 처리, 실록산, 유기 화합물층

Description

반도체 장치의 제작 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은, 박막 트랜지스터, 발광 소자, 수동 소자 등을 포함하는 반도체 장치의 제작 방법에 관한 것이다. 또한, 액정 표시 패널로 대표되는 전기 광학 장치나 발광 소자를 갖는 발광 표시 장치나 무선으로 정보를 송수신할 수 있는 IC 태그를 부품으로서 탑재한 전자기기에 관한 것이다.
또한, 본 명세서에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반(全般)을 가리키며, 전기 광학 장치, 발광 장치, 반도체 회로, IC 태그 및 전자기기는 모두 반도체 장치이다.
근년에 들어, 절연 표면을 갖는 기판 위에 형성된 반도체 박막(두께가 수nm 내지 수백nm 정도)을 사용하여 박막 트랜지스터를 구성하는 기술이 주목을 받고 있다. 박막 트랜지스터는 IC나 전기 광학 장치와 같은 전자 디바이스에 광범위하게 응용되어, 특히, 화상 표시장치의 스위칭 소자로서 개발이 시급하다.
이러한 화상 표시 장치를 이용한 다양한 어플리케이션이 기대되고 있지만, 특히, 휴대 기기에의 이용이 주목을 받고 있다. 화상 표시 장치에 유리 기판이나 석영 기판이 흔히 사용되지만, 부서지기 쉽고 무겁다는 단점을 갖는다. 또한, 대 량 생산을 하는 데에 있어서, 유리 기판이나 석영 기판은 대형화가 어렵기 때문에 부적합하다. 따라서, 가요성 기판, 대표적으로는, 플렉시블한 플라스틱 필름 위에 박막 트랜지스터를 형성하는 것이 시도되고 있다.
그래서, 유리 기판 위에 형성된 박막 트랜지스터를 포함하는 반도체 소자를 기판으로부터 박리하고, 다른 기재(基材), 예를 들어, 플라스틱 필름 등에 전사(轉寫)하는 기술이 제안되고 있다.
특허문헌 1에는 박리층이 되는 산화실리콘층을 웨트 에칭으로 제거하여 박리하는 기술이 기재된다. 또한, 특허문헌 2에는 박리층이 되는 실리콘층을 드라이 에칭에 의하여 제거하여 박리하는 기술이 기재된다.
특허문헌 3에는, 기판에 금속층(Ti, Al, Ta, W, Mo, Cu, Cr, Nd, Fe, Ni, Co, Ru, Rh, Pd, Os, Ir)을 형성하고, 그 위에 산화물 층을 적층하여 형성할 때, 상기 금속층의 산화 금속층을 금속층과 산화물층의 계면에 형성하고, 이 산화 금속층을 이용하여 이후의 공정에서 박리하는 기술이 기재된다.
[특허문헌 1] 특개평8-288522호 공보
[특허문헌 2] 특개평8-250745호 공보
[특허문헌 3] 특개2003-174153호 공보
본 발명은 비교적 저온(500℃ 미만)의 프로세스로 제작되는 소자, 대표적으로는, 비정질 반도체층, 레이저 결정화에 의하여 형성된 결정성 반도체층 등을 사 용한 박막 트랜지스터나, 유기 반도체층을 사용한 박막 트랜지스터나, 발광소자나, 수동 소자(센서 소자, 안테나, 저항소자, 용량소자 등) 등을 유리 기판으로부터 박리하여, 가요성 기판(대표적으로는 플라스틱 필름)에 전사하는 기술을 개시한다.
비정질 반도체층 등을 사용한 박막 트랜지스터나 유기 반도체층을 사용한 박막 트랜지스터는, 플라스틱 필름 위에 직접 형성할 수도 있지만, 플라스틱 필름은 부드럽고 동그랗게 되기 쉽기 때문에, 취급하는 제작 장치도 전용의 제작 장치를 사용할 필요가 있다.
또한, 비정질 반도체층 등을 사용한 박막 트랜지스터나 유기 반도체층을 사용한 박막 트랜지스터를 플라스틱 필름 위에 직접 형성하는 경우, 박막 트랜지스터 제작 프로세스의 과정에서 사용되는 용제나 에칭 가스에 노출되어, 플라스틱 필름 자체가 변질될 우려가 있다. 또한, ZnO를 사용한 박막 트랜지스터를 플라스틱 필름 위에 직접 형성하는 경우, 스퍼터링법 등에 의하여 발생되는 플라즈마가 플라스틱 필름에 조사되면, 플라스틱 필름 자체가 변형돼 버린다. 또한, 박막 트랜지스터 제작 프로세스의 과정에서 플라스틱 필름이 수분 등을 흡수 혹은 방출함으로써 소자를 오염할 우려도 있다. 또한, 플라스틱 필름은 유리 기판과 비교하여 내열성이 낮고, 열에 대한 신축도 크므로, 제작 프로세스 중의 모든 처리 온도를 면밀하게 제어할 필요가 있다.
또한, 플라스틱 필름을 사용한 반도체 장치의 대량 생산을 행하는 경우, 롤-투-롤(roll-to-roll) 방식으로 공급되는 제작 장치가 되는 경우가 많다. 그러나, 롤-투-롤 방식의 경우, 기존의 반도체 제작 장치를 사용할 수 없다. 또한, 얼라인 먼트(alignment) 정도가 낮고, 미세한 가공이 어렵다. 따라서, 종래의 유리 기판을 사용한 반도체 장치와 동등한 특성을 얻는 반도체 장치를 수율 좋게 제작하기 어렵다.
그래서, 본 발명은 비교적 저온, 대표적으로는 유기 화합물이 견딜 수 있는 온도의 프로세스로 제작되는 소자, 대표적으로는, 비정질 반도체층 혹은 미결정 반도체층 등을 사용한 박막 트랜지스터나, 레이저 결정화에 의한 결정성 반도체층을 사용한 박막 트랜지스터, 유기 반도체층을 사용한 박막 트랜지스터, 발광소자나 수동 소자(센서 소자, 안테나, 저항 소자, 용량 소자 등) 등을 가지며, 또 박형인 반도체 장치의 제작 방법을 제공한다. 또한, 가요성을 갖는 반도체 장치의 제작 방법을 제공한다.
본 발명은, 유리 기판 위에 실리콘층을 형성하고, 실리콘층 표면을 플라즈마 처리하여, 실리콘층 표면을 취약화한 후, 실리콘층 위에 유기 화합물층을 적층하고, 유기 화합물층 위에 비교적 저온, 대표적으로는 유기 화합물층이 견딜 수 있는 온도에서의 프로세스로 제작되는 소자(비정질 반도체층 혹은 미결정 반도체층을 사용한 박막 트랜지스터, 레이저 결정화에 의한 결정성 반도체층 등을 사용한 박막 트랜지스터, 유기 반도체층을 사용한 박막 트랜지스터, 발광 소자, 수동 소자(센서 소자, 안테나, 저항 소자, 용량 소자 등) 등)를 형성한 후, 그 소자를 유리 기판으로부터 박리하는 것을 특징으로 한다. 실리콘층은, 실록산폴리머를 포함하는 조성물로 형성되는 층이며, 대표적으로는, 유기기를 포함하는 산화실리콘층이다.
실록산폴리머를 포함하는 조성물은, 실록산폴리머를 포함한다. 실록산폴리머로서는, 실리콘과 산소의 결합으로 골격 구조가 구성되고, 치환기에 적어도 유기기를 포함한다. 유기기로서는, 알킬기, 아릴기, 플루오로알킬기, 플루오로아릴기 중에서 선택되는 적어도 1종류의 유기기가 있다. 실록산폴리머에 있어서, 복수의 유기기를 갖는 경우, 같은 유기기와 상이한 유기기의 어느 쪽이라도 좋다. 알킬기로서는, 메틸기, 에틸기, 프로필기, 부틸기, 헥실기, 데실기, 플루오로메틸기, 플루오로프로필기 등이 있고, 체인 상태라도 좋고, 분기되어도 좋다. 또한, 상기 알킬기, 아릴기의 수소가 불소 원자로 치환되어도 좋다. 아릴기로서는, 페닐기, 나프틸기, 메틸페닐기, 에틸페닐기, 클로로페닐기, 브로모페닐기, 플루오로페닐기 등이 있다.
또한, 실록산폴리머를 포함하는 조성물에 용매가 포함되어도 좋다. 용매로서는, 톨루엔, 크실렌, 헥사데칸 등의 탄화 수소, 클로로포름, 사염화탄소, 트리클로로에틸렌, 테트라클로로에틸렌 등의 할로겐화 알킬, 메틸 알코올, 에틸 알코올, n-프로판올, 이소프로판올 등의 알코올, 프로필렌글리콜모노n-프로필메틸에테르, 프로필렌글리콜모노n-부틸에테르, 프로필렌글리콜모노t-부틸에테르 등의 에테르, 아세트산메틸, 아세트산에틸, 아세트산 부틸, 에틸 락테이트, 부틸 락테이트 등의 에스테르 등이 있다.
실록산폴리머를 포함하는 조성물을 기판 위에 도포하고, 가열하여 용매를 휘발시킴과 함께, 실록산폴리머의 저분자 성분의 가교 반응(cross-linking reaction)을 진행시켜, 실리콘층을 형성한다.
다음에, 실리콘층 표면을 플라즈마 처리하여, 취약층을 형성한다. 플라즈마 처리로서는, 산소 플라즈마 처리, 수소 플라즈마 처리, 질소 플라즈마 처리, 일산화이질소 플라즈마 처리, 이산화 질소 플라즈마 처리, 할로겐 플라즈마 처리, 네온, 아르곤 등의 희소 가스 플라즈마 처리 등이 있다. 실리콘층 표면을 플라즈마 처리함으로써, 실리콘층 표면의 유기기, 대표적으로는, 알킬기, 아릴기, 플루오로알킬기, 플루오로아릴기 중에서 선택되는 적어도 1종류의 유기기가 산화되어, 산화실리콘을 포함하는 취약층이 된다.
본 발명에서는, 취약화된 층의 근방에서 박리를 행한다. 대표적으로는, 실리콘층, 취약화된 층, 및 유기 화합물층의 적층 구조에 있어서, 취약화된 층의 근방에선 박리할 수 있으므로, 비교적 대형 기판을 사용하여도 수율 좋게 박리할 수 있다.
또한, 유리 기판 위의 실리콘층에 형성한 유기 화합물을 포함하는 소자(발광 소자나 유기 박막 트랜지스터 등)를 박리할 때, 발광 소자나 유기 박막 트랜지스터 등에 포함되는 유기 화합물층은 밀착성이 약하기 때문에, 실리콘층 근방에서 박리되지 않고 유기 화합물층 내 혹은 화합물층의 계면에서 박리돼 버려, 유기 화합물을 포함하는 소자를 파괴할 우려가 있다. 또한, 인쇄법에 의하여 형성되는 층도 밀착성이 약하기 때문에, 마찬가지로 층 내 혹은 층의 계면에서 박리돼 버릴 우려가 있다. 그러나, 실리콘층을 사용한 본 발명의 박리법을 사용하는 경우, 실리콘층 표면을 플라즈마 처리함으로써, 실리콘층 표면에 취약화된 층을 형성할 수 있으므로, 비교적 약한 힘으로 실리콘층 근방에서의 박리를 행할 수 있다.
또한, 유리 기판 위에 실리콘층을 형성하기로 하지만, 유리 기판에 한정되지 않고, 석영 기판, 세라믹스 기판, 반도체 기판 등도 사용할 수 있다.
본 발명은, 기존의 대형 유리 기판의 제작 장치를 사용하여 박막 트랜지스터 등의 소자를 형성한 후, 박리할 수 있다. 따라서, 설비 비용을 대폭으로 저감할 수 있다.
또한, 실리콘층과 반도체 소자 사이에, 두께 5㎛ 이상, 바람직하게는, 10㎛ 이상 100㎛ 이하의 두께의 유기 화합물층을 형성함으로써, 유기 화합물층을, 이후 형성되는 반도체 장치의 지지 부재로서 기능시킬 수 있다.
또한, 박막 트랜지스터에 있어서는, 소자 구조에 상관없이 본 발명을 적용할 수 있고, 예를 들어, 톱 게이트형 박막 트랜지스터나, 보텀 게이트형(역 스태거형) 박막 트랜지스터나, 역 스태거형 박막 트랜지스터를 사용할 수 있다. 또한, 싱글 게이트 구조의 트랜지스터에 한정되지 않고, 복수의 채널 형성 영역을 갖는 멀티 게이트형 트랜지스터, 예를 들어, 더블 게이트형 트랜지스터로 하여도 좋다.
또한, 본 발명에 의하여, 가요성을 갖고, 박형 및 대형의 표시 장치를 제작할 수 있고, 패시브 매트릭스형의 액정 표시 장치, 패시브 매트릭스형의 발광 장치에 한정되지 않고, 액티브 매트릭스형의 액정 표시 장치나 액티브 매트릭스형의 표시 장치도 제작할 수 있다.
또한, 가요성 기판이란, 필름 형상의 플라스틱 기판, 예를 들어, 폴리에틸렌 테레프탈레이트(PET), 폴리에테르술폰(PES), 폴리에틸렌나프탈레이트(PEN), 폴리카보네이트(PC), 나일론, 폴리에테르에테르케톤(PEEK), 폴리술폰(PSF), 폴리에테르이 미드(PEI), 폴리아릴레이트(PAR), 폴리부틸렌테레프탈레이트(PBT) 등의 플라스틱 기판을 가리킨다.
본 발명에 의하여, 대각이 1m를 넘는 대면적 기판을 사용하여도 박리 공정을 더 원활하게 행할 수 있다. 또한, 실리콘층 위에 형성되는 취약층과 반도체 소자 사이에 유기 화합물층을 형성함으로써, 상기 유기 화합물층을 반도체 장치의 지지 부재로서 기능시킬 수 있다. 따라서, 반도체 장치를 지지하기 위한 지지 기판을 필요 이상으로 형성하지 않아도 좋으므로, 비용을 삭감할 수 있다.
이하에, 본 발명의 실시형태를 도면에 의거하여 설명한다. 다만, 본 발명은 많은 다른 모양으로 실시하는 것이 가능하고, 본 발명의 형태 및 상세한 사항은 본 발명의 취지 및 범위에서 벗어남이 없이 다양하게 변경될 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명이 하기 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 본 실시형태를 설명하기 위한 모든 도면에 있어서, 동일 부분 혹은 동일 기능을 갖는 부분에는 동일한 부호를 붙이고, 그 반복 설명은 생략한다.
(실시형태 1)
여기서는 액정 표시 장치를 제작하는 예를, 도 1a 내지 도 1e를 사용하여 설명한다.
기판(100) 위에 실리콘층(101)을 형성한다. 기판(100)으로서는 유리 기판을 사용한다. 실리콘층(101)은, 실록산 폴리머를 포함하는 조성물을 도포하고 소성 건조함으로써 형성한다. 실리콘층(101)의 두께는 1nm 이상 2000nm 이하, 바람직하게는 1nm 이상 1000nm 이하이다.
다음에, 실리콘층(101) 표면을 플라즈마 처리하여, 취약층을 형성한다. 플라즈마 처리로서는, 산소 플라즈마 처리, 수소 플라즈마 처리, 질소 플라즈마 처리, 일산화이질소 플라즈마 처리, 이산화 질소 플라즈마 처리, 할로겐 플라즈마 처리, 네온, 아르곤 등의 희소 가스 플라즈마 처리 등이 있다. 실리콘층 표면을 플라즈마 처리(103)함으로써, 실리콘층 표면의 유기기가 산화되어, 산화실리콘을 포함하는 취약층(102)이 된다(도 1b 참조).
취약층(102)이란, 실리콘층(101)의 플라즈마 처리에 의하여, 실리콘층 표면의 유기기가 산화되고, 분해된 층이다. 따라서, 취약층(102)은, 밀도가 낮은 층이고, 다공질 형상의 경우도 있으므로, 외부로부터 가해지는 힘으로 용이하게 취약 파괴가 생기기 쉽다.
다음에, 취약층(102) 위에 유기 화합물층(104)을 형성한다. 유기 화합물층(104)으로서는, 이후의 프로세스 온도(180℃ 이상 500℃ 이하, 바람직하게는 200℃ 이상 400℃ 이하, 더 바람직하게는 250℃ 이상 350℃ 이하)에 견딜 수 있는 내열 온도를 갖는 재료로 형성하는 것이 바람직하다. 또한, 구부림에 대하여 강하고, 크랙이 생기기 어려운 탄성 재료인 것이 바람직하다. 또한, 투광성을 갖는 재료로 형성하는 것이 바람직하다.
유기 화합물층(104)이 투광성을 가지므로, 투과형 액정 표시 장치를 제작할 수 있다. 유기 화합물층(104)은, 두께 5㎛ 이상, 바람직하게는 10㎛ 이상 100㎛ 이하의 두께로 형성함으로써, 이후 형성되는 반도체 장치의 지지 부재로서 기능할 수 있다. 따라서, 반도체 장치를 지지하기 위한 지지 기판을 필요 이상으로 형성하지 않아도 좋다. 유기 화합물층(104)의 제작 방법은, 조성물을 취약층(102) 위에 도포하여, 180℃ 이상 500℃ 이하, 바람직하게는 200℃ 이상 400℃ 이하, 더 바람직하게는 250℃ 이상 350℃ 이하에서 소성한다. 유기 화합물층(104)의 대표예로서는, 폴리이미드, 폴리벤조옥사졸, 실록산 폴리머 등이 있다.
또한, 취약층(102)과 유기 화합물층(104) 사이에 무기 절연층을 형성하여도 좋다. 무기 절연층으로서는, 질화실리콘, 산화실리콘, 산질화실리콘, 질산화실리콘, 산화알루미늄, 질화알루미늄, 산질화알루미늄, 질산화알루미늄 등을 형성할 수 있다. 또한, 무기 절연층으로서 질화실리콘 혹은 질산화실리콘을 형성함으로써, 외부로부터 수분이 유기 화합물층(104)에 침입되는 것을 방지할 수 있고, 소자층에 포함되는 소자의 열화를 방지할 수 있다.
다음에, 유기 화합물층(104) 위에 무기 절연층(105)을 형성하여도 좋다. 무기 절연층(105)은, 하지 절연층으로서 기능하고, 유리 기판 혹은 유기 화합물로부터 불순물이, 이후 형성되는 반도체층에 혼입되는 것을 억제하기 위한 것이고, 필요에 따라 형성한다. 무기 절연층(105)으로서는, 질산화실리콘, 산화알루미늄, 질화알루미늄, 산질화알루미늄, 질산화알루미늄 등을 형성할 수 있다. 하지 절연층으로서 기능하는 대표적인 일례는, 무기 절연층(105)이 2층 구조로 이루어지고, 플 라즈마 CVD법에 의하여 SiH4, NH3, 및 N2O를 반응 가스로 하여 형성되는 질산화실리콘층을 50nm 내지 100nm, SiH4 및 N2O를 반응 가스로 하여 형성되는 산질화실리콘층을 100nm 내지 150nm의 두께로 적층하여 형성되는 구조가 채용된다.
다음에, 무기 절연층(105) 위에 제 1 도전층을 형성하고, 제 1 도전층 위에 마스크를 형성한다. 제 1 도전층은, Ta, W, Ti, Al, Cu, Cr, Nd, Mo 등 중에서 선택된 원소, 혹은 원소를 주성분으로 하는 합금 재료 혹은 화합물 재료의 단층, 혹은 이들 적층으로 형성된다. 또한, 제 1 도전층의 형성 방법으로서는, 스퍼터링법, 증착법, CVD법, 도포법 등을 적절히 사용한다. 다음에, 마스크를 사용하여 제 1 도전층을 에칭하여, 게이트 전극(106)을 형성한다.
다음에, 게이트 전극(106) 위에 게이트 절연층(107)을 형성한다. 게이트 절연층(107)으로서는, 산화실리콘층, 질화실리콘층, 산질화실리콘층, 혹은 질산화실리콘층 등의 절연층을 사용한다. 또한, 게이트 절연층(107)으로서, 실록산 폴리머를 포함하는 조성물을 도포 소성하여 얻어지는 층, 광 경화성 유기 수지층, 열 경화성 유기 수지층 등을 사용하여도 좋다.
다음에, 게이트 절연층(107) 위에 미결정 반도체층(108a)을 형성한다. 미결정 반도체층(108a)은 비정질 구조와 결정 구조(단결정, 다결정을 포함함)의 중간적인 구조의 반도체를 포함하는 층이다. 이 반도체는, 자유 에너지적으로 안정된 제 3 상태를 갖는 반도체이고, 단거리 질서를 가지며 격자 변형을 갖는 결정질인 반도체이며, 입자 직경이 0.5nm 내지 20nm의 기둥 형상 결정 혹은 침상 결정이 기판 표 면에 대하여 법선(normal) 방향으로 성장된다. 또한, 미결정 반도체와 비정질 반도체가 혼재한다. 미결정 반도체층(108a)은, 실란이나 게르만으로 대표되는 반도체 재료 가스를 사용한 기상 성장법이나 스퍼터링법을 사용하여 형성한다. 이 때, 실란이나 게르만에 대하여 수소의 유량비율을 12배 이상 1000배 이하, 바람직하게는 50배 이상 200배 이하, 더 바람직하게는 100배 이상 150배 이하로 한다.
또한, 미결정 반도체층을 게이트 절연층(107) 위에 형성한 후, 미결정 반도체층에 펄스 발진의 레이저 빔을 조사하여, 결정성이 개선된 미결정 반도체층(108a)을 형성할 수도 있다. 레이저 빔으로서 엑시머 레이저를 사용하는 경우는, 펄스 발진 주파수 1Hz 이상 10MHz 미만, 바람직하게는 100Hz 내지 10kHz로 하고, 레이저 에너지를 0.2J/cm2 내지 0.35J/cm2 (대표적으로는 0.2J/cm2 내지 0.3J/cm2)로 한다. 또한, 고체 레이저로서 YAG레이저를 사용하는 경우에는, 그 제 3 고조파를 사용하여 펄스 발진 주파수 1Hz 이상 10MHz 미만으로 하고, 레이저 에너지를 0.2J/cm2 내지 0.35J/cm2(대표적으로는 0.2J/cm2 내지 0.3J/cm2)로 한다. 이러한 미결정 반도체층은, 층 중의 비정질 반도체 성분이 저감되기 때문에, 결정성이 높아진다.
다음에, 미결정 반도체층(108a) 위에 버퍼층(108b)을 형성한다. 버퍼층(108b)은, 미결정 반도체층(108a)의 산화 방지층임과 함께, 고저항 영역으로서의 기능을 갖는다. 그러므로, 버퍼층(108b)은, 비정질 반도체층으로 형성한다. 또한, 질소, 불소, 염소, 브롬, 요오드를 포함하는 비정질 반도체층으로 형성한다.
버퍼층(108b)은, SiH4, Si2H6 등의 수소화 실리콘 혹은 게르만을 사용하여, 플라즈마 CVD법에 의하여 형성할 수 있다. 또한, 상기 수소화 실리콘에, 헬륨, 아르곤, 크립톤, 네온 중에서 선택된 1종류 혹은 복수 종류의 희소 가스 원소로 희석하여 비정질 반도체층을 형성할 수 있다. 또한, 상기 수소화 실리콘에, 질소, 암모니아, 할로겐 가스, 할로겐 화합물 등을 혼입시켜, 질소, 불소, 염소, 브롬, 요오드를 포함하는 비정질 반도체층을 형성할 수 있다. 수소화 실리콘의 유량의 1배 이상 10배 이하, 더 바람직하게는 1배 이상 5배 이하의 유량의 수소를 사용하여, 수소를 포함하는 비정질 반도체층을 형성할 수 있다. 또한, 버퍼층(108b)은, 스퍼터링법을 사용하여 형성할 수 있다.
버퍼층(108b)의 두께는, 대표적으로는, 30nm 이상 500nm 이하, 바람직하게는 200nm 이상 300nm 이하의 두께로 형성하는 것이 바람직하다. 박막 트랜지스터의 인가 전압이 높은(예를 들어, 15V 정도) 표시 장치, 대표적으로는 액정 표시 장치에 있어서, 버퍼층(108b)의 층 두께를 상기 범위에 제시하는 바와 같이, 두껍게 형성하면, 드레인 내압이 높아져, 박막 트랜지스터에 높은 전압이 인가되어도, 박막 트랜지스터가 열화(劣化)되는 것을 회피할 수 있다.
다음에, 일 도전형의 불순물 원소를 함유하는 반도체층(109)으로서, n형을 부여하는 불순물 원소를 포함하는 반도체층(109)을 20nm 내지 80nm의 두께로 형성한다. n형을 부여하는 불순물 원소를 포함하는 반도체층(109)은, 플라즈마 CVD법이나 스퍼터링법 등의 공지 방법으로 전면에 형성한다. 여기까지의 공정이 종료된 단계에서의 단면 공정도를 도 1b에 도시한다.
또한, 미결정 반도체층(108a), 버퍼층(108b), 및 일 도전형을 부여하는 불순물이 첨가된 반도체층(109) 대신에, 스퍼터링법이나 PLD(Pulse Laser Deposition)법으로 제작되는 ZnO나 아염갈륨인듐의 산화물을 사용하여도 좋지만, 그 경우에는 게이트 절연층을 알루미늄이나 티타늄을 포함하는 산화물로 하는 것이 바람직하다.
다음에, 공지의 포토리소그래피 기술을 사용하여 형성한 레지스트 마스크를 사용하여 비정질 반도체층(108) 및 일 도전형의 불순물 원소를 함유하는 반도체층(109)을 에칭하여, 섬 형상의 미결정 반도체층(114), 버퍼층, 및 일 도전형의 불순물 원소를 함유하는 반도체층을 얻는다. 또한, 공지의 포토리소그래피 기술 대신에, 액적 토출법이나 인쇄법(볼록판, 평판, 오목판, 스크린 등)을 사용하여 마스크를 형성하여, 선택적으로 상기 에칭을 행하여도 좋다.
다음에, 스퍼터링법으로 금속층(Ta, W, Ti, Al, Cu, Cr, Nd, Mo 등)을 형성하고, 공지의 포토리소그래피 기술을 사용한 레지스트 마스크를 사용하여 금속층을 에칭하여, 소스 전극 및 드레인 전극(112)을 형성한다. 여기서는, 웨트 에칭법에 의하여 금속층을 에칭한다. 또한, 상기 공정 대신에, 액적 토출법에 의하여 도전성 재료(Ag(은), Au(금), Cu(구리), W(텅스텐), Al(알루미늄) 등)을 포함하는 조성물을 선택적으로 토출하여, 소스 전극 및 드레인 전극(112)을 형성하여도 좋다.
다음에, 소스 전극 및 드레인 전극(112)을 형성한 레지스트 마스크를 사용하여, 섬 형상의 일 도전형을 부여하는 불순물이 첨가된 반도체층을 에칭하여, 한 쌍의 소스 영역 및 드레인 영역(113)을 형성한다. 이 때, 섬 형상의 버퍼층의 위쪽 부분이 에칭되고, 소스 영역 및 드레인 영역(113) 사이에 오목부가 형성되는 버퍼층(115)이 형성된다. 도한, 미결정 반도체층(114)은 박막 트랜지스터의 채널 형성 영역으로서 기능하고, 버퍼층(115)은 고저항 영역으로서 기능한다.
다음에, 미결정 반도체층(114)의 채널 형성 영역을 불순물 오염으로부터 방지하기 위한 보호층(117)을 형성한다. 보호층(117)으로서는, 스퍼터링법, 혹은 플라즈마CVD법에 의하여 얻어지는 질화실리콘, 혹은 질산화실리콘을 주성분으로 하는 재료를 사용한다. 이 후, 보호층을 형성한 후에 수소화 처리를 행하여도 좋다. 상술한 공정에 의하여, 박막 트랜지스터(111)가 제작된다.
다음에, 보호층(117) 위에 층간 절연층(118)을 형성한다. 층간 절연층(118)은, 에폭시 수지, 아크릴 수지, 페놀 수지, 노보렉 수지, 멜라민 수지, 우레탄 수지, 투광성을 갖는 폴리이미드 수지 등의 수지 재료를 사용한다. 또한, 층간 절연층(118)으로서는, 산화실리콘층, 질화실리콘층 혹은 산질화실리콘층 등의 절연층을 사용할 수도 있고, 이들 절연층과 상기 수지 재료의 적층을 사용하여도 좋다.
다음에, 공지의 포토리소그래피 기술을 사용하여 형성한 마스크를 사용하여 보호층(117) 및 층간 절연층(118)을 선택적으로 제거하여 소스 전극 및 드레인 전극(112)에 한쪽에 도달되는 콘택트 홀을 형성한다.
다음에, 스퍼터링법으로 금속층(Ag, Au, Cu, W, Al, Mo 등)을 형성하고, 공지의 포토리소그래피 기술을 사용한 레지스트 마스크를 사용하여 금속층을 에칭하여 소스 전극 및 드레인 전극(112)의 한쪽과 전기적으로 접속되는 제 1 전극(119)을 형성함과 함께, 제 1 전극(119)과 기판 면에 평행한 방향의 전장(電場)을 형성 하는 제 2 전극(120)을 형성한다. 또한, 제 1 전극(119)과 제 2 전극(120)은 같은 간격으로 배치하는 것이 바람직하고, 전극의 상면 형상을 빗살 형상으로 하여도 좋다. 또한, 제 1 전극(119)과 제 2 전극(120)은, 액정 표시 장치의 화소 전극으로서 기능한다. 또한, 제 1 전극(119)과 제 2 전극(120)을 액적 토출법에 의하여 도전성 재료(Ag, Au, Cu, W, Al, Mo 등)를 포함하는 조성물을 선택적으로 토출하고 소성함으로써 형성하여도 좋다.
다음에, 제 1 전극(119)과 제 2 전극(120)을 덮는 배향층(121)을 형성한다. 여기까지의 공정이 끝난 단계의 단면 공정도를 도 1c에 도시한다.
다음에, 액정 재료로서 고분자 분산형 액정을 사용하여, 가요성 기판(133)을 기판(100)에 대향하도록 고정시킨다. 고분자 분산형 액정은, 액정과 고분자 재료의 분산 상태에 따라, 크게 2종류로 나눌 수 있다. 하나는, 액정의 소적(小滴)이 고분자 재료에 분산되어, 액정이 불연속인 타입(PDLC라고 불림), 또 하나는 액정 중에 고분자 재료가 네트워크를 형성하여, 액정이 연속되는 타입(PNLC라고 불림)이다. 또한, 본 실시형태에 있어서, 어느 타입을 사용하여도 좋지만, 여기서는, PDLC를 사용한다. 본 실시형태에서는, 액정(132)을 포함하는 고분자 재료(131)를 가요성 기판(133)으로 고정한다. 필요하면, 고분자 재료(131)를 둘러싸도록 씰재를 배치하여도 좋다. 또한, 필요하면, 고분자 재료(131)의 두께를 제어하는 간극재(間隙材)(비드(bead) 스페이서, 컬럼 형상의 스페이서, 파이버(fiber) 등)를 사용하여도 좋다. 또한, 고분자 분산형 액정 대신에 공지의 액정 재료를 사용하여도 좋다.
다음에, 기판(100)으로부터, 유기 화합물층(104), 박막 트랜지스터(111), 및 가요성 기판(133)을 포함하는 적층체(134)를 박리한다. 취약층(102)은 부서지기 쉽기 때문에, 비교적 약한 힘으로 박리할 수 있다. 도 1d에서는 적층체(134)가 취약층(102)과 실리콘층(101)의 계면에서 분리하는 도면을 도시하지만, 분리하는 개소는, 박막 트랜지스터가 파괴되지 않는 영역이라면 좋고, 취약층(102)에서 기판(100) 사이라면, 특히 한정되지 않는다. 예를 들어, 취약층(102) 내에서 분리하여도 좋고, 취약층(102)과 유기 화합물층(104)의 계면에서 분리하여도 좋다.
또한, 유기 화합물층(104), 박막 트랜지스터(111), 및 가요성 기판(133)을 포함하는 적층체에 복수의 액정 표시 장치가 포함되는 경우, 상기 적층체를 분단하여, 복수의 액정 표시 장치를 개개로 절단하여도 좋다. 이러한 공정에 의하여, 한번의 박리 공정에 의하여 복수의 액정 표시 장치를 제작할 수 있다.
상술한 공정에 의하여, 도 1e에 나타내는 바와 같이, 미결정 반도체층을 채널 형성 영역에 사용한 박막 트랜지스터를 갖는 액티브 매트릭스형 액정 표시 장치(135)를 제작할 수 있다. 액적 토출법으로 형성된 도전층은, 밀착성이 약하지만, 실리콘층 위에 형성되는 취약층을 박리에 사용한 본 실시형태의 박리법을 사용하는 경우, 일부의 배선에 액적 토출법으로 형성된 도전층을 사용하여도, 취약층 근방(본 실시형태에서는 실리콘층(101)과 취약층(102)의 계면)에서 박리할 수 있다. 본 실시형태의 액정 표시 장치는, 박형이며 가요성을 갖는다. 또한, 실리콘층 및 박막 트랜지스터 사이에 유기 화합물층을 형성함으로써, 상기 유기 화합물층을 액정 표시 장치의 지지 부재로서 기능시킬 수 있다. 따라서, 액정 표시 장치를 지지하기 위한 지지 기판을 필요 이상으로 형성하지 않아도 좋고, 비용을 삭감할 수 있다.
또한, 액정 표시 장치(135) 표면의 취약층(102)을 제거하여도 좋다. 또한, 액정 표시 장치의 기계 강도가 낮은 경우에는, 박리한 면에 접착층을 사용하여 가요성 기판을 고정하여도 좋다. 이 경우에는, 온도 변화에 상관없이, 기판 간격을 유지하기 위하여, 가요성 기판(133)과 같은 열 팽창 계수의 가요성 기판을 사용하는 것이 바람직하다.
또한, 고분자 분산형 액정 대신에 전자 잉크를 사용하여 전기 영동(電氣泳動) 디스플레이를 제작하여도 좋다. 이 경우에는, 제 1 전극(119)과 제 2 전극(120)을 형성하고, 인쇄법에 의하여 전자 잉크를 도포한 후 소성하고, 가요성 기판(133)으로 고정하면 좋다. 그리고 기판을 박리하고 또 하나의 가요성 기판을 사용하여 밀봉하면 좋다.
(실시형태 2)
여기서는, 유기 박막 트랜지스터를 사용한 액티브 매트릭스형의 발광 장치를 제작하는 예를 도 2a 내지 도 2d를 사용하여 설명한다.
실시형태 1과 같이, 기판(100) 위에 실리콘층(101)을 형성하고, 실리콘층(101) 표면을 플라즈마 처리함으로써 취약층(102)을 형성한다. 다음에 취약층(102) 위에 유기 화합물층(104)을 형성한다. 여기까지의 공정이 끝난 단계에서의 단면 공정도를 도 2a에 도시한다. 또한, 취약층(102)과 유기 화합물층(104) 사이에 무기 절연층을 형성하여도 좋다.
다음에, 유기 화합물 층(104) 위에 무기 절연층(105)을 형성하여도 좋다. 다음에, 유기 화합물층 혹은 무기 절연층(105) 위에, 게이트 전극이 되는 도전층(211)을 형성한다. 도전층(211)에 사용하는 재료는, 질화 및/혹은 산화함으로써, 절연성을 갖는 금속이면 좋고, 특히, 탄탈, 니오븀, 알루미늄, 구리, 티타늄이 바람직하다. 그 외에도, 텅스텐, 크롬, 니켈, 코발트, 마그네슘, 몰리브덴 등을 사용할 수 있다. 도전층(211)의 형성 방법은 특히 한정되지 않고, 스퍼터링법이나 증착법 등에 의하여 형성한 후, 에칭 등의 방법에 의하여 원하는 형상으로 가공하면 좋다. 또한, 도전물을 포함하는 액적을 사용하여 잉크젯법 등에 의하여 형성하여도 좋다.
다음에, 도전층(211)을 질화 및/혹은 산화함으로써, 상기 금속의 질화물, 산화물 혹은 산질화물로 이루어지는 게이트 절연막(212)을 형성한다. 또한, 도전층 중에서, 절연화된 게이트 절연층(212) 이외는 게이트 전극으로서 기능한다.
다음에, 게이트 절연층(212)을 덮는 반도체 층(213)을 형성한다. 반도체층(213)을 형성하는 유기 반도체 재료는, 캐리어 수송성이 있고, 또 전계 효과에 의하여 캐리어 밀도의 변화가 생길 가능성이 있는 유기 재료라면, 저분자, 고분자의 양쪽 모두를 사용할 수 있고, 그 종류는 특히 한정되는 것은 아니지만, 다환 방향족 화합물, 공역 이중결합 화합물, 금속 프탈로시아닌 착체, 전하 이동 착체, 축합환 테트라카르복실릭디이미드 류, 올리고티오펜 류, 풀러린 류, 카본 나노튜브 등을 들 수 있다. 예를 들어, 폴리피롤(polypyrrole), 폴리티오펜(polythiophene), 폴리(3-알킬티오펜), 폴리페닐렌비닐 렌(polyphenylenevinylene), 폴리(p-페닐렌비닐렌), 폴리아닐린(polyaniline), 폴리디아세틸렌(polydiacetylene), 폴리아줄렌(polyazulene), 폴리피렌(polypyrene), 폴리카르바졸(polycarbazole), 폴리셀리노펜(polyselenophene), 폴리푸란(polyfuran), 폴리(p-페닐렌), 폴리인돌(polyindole), 폴리피리다진(polypyridazine), 나프타센(naphthacene), 헥사센(hexacene), 헵타센(heptacene), 피렌(pyrene), 크리센(chrysene), 페릴렌(perylene), 코로넨(coronene), 테릴렌(terrylene), 오발렌(ovalene), 쿼터릴렌(quaterrylene), 서컴안트라센(circumanthracene), 트리페노디옥사진(triphenodioxazine), 트리페노디티아진(triphenodithiazine), 헥사센-6,15-퀴논(hexacene-6,15-quinone), 폴리비닐카르바졸(polyvinylcarbazole), 폴리페닐렌술파이드(polyphenylenesulfide), 폴리비닐렌술파이드(polyvinylenesulfide), 폴리비닐피리딘(polyvinylpyridine), 나프탈렌테트라카르복실산디이미드(naphthalenetetracarboxylic acid diimide), 안트라센테트라카르복실산디이미드(anthracenetetracarboxylic acid diimide), C60, C70, C76, C78, C84, 및 이들의 유도체를 사용할 수 있다. 또한, 이들의 구체예로서는, 일반적으로, P형 반도체로 분류되는, 테트라센(tetracene), 펜타센(pentacene), 섹시티오펜(sexithiophene)(6T), 구리프탈로시아닌(copper phthalocyanine), 비스-(1,2,5-티아디아졸로)-p-퀴노비스(1,3-디티올), 루브렌(rubrene), 폴리(2,5-티에닐렌비닐렌)(PTV), 폴리(3-헥실티오펜-2,5-디일)(P3HT), 폴리(9,9'-디옥틸플루오렌-co-비티오펜)(F8T2), 일반적으로 N형 반도체로 분류되는, 7,7,8,8-테트라시아노퀴노디메탄(TCNQ), 3,4,9,10-페릴렌테트라카르복실릭디안하이드라이드(PTCDA), 1,4,5,8-나프탈렌테트라카르복실릭디안하이드라이드(NTCDA), N,N'-디옥틸-3,4,9,10-페릴렌테트라카르복실릭디이미드(PTCDI-C8H), 구리헥사데카플루오로프탈로시아닌(F16CuPc), N,N'-비스(2,2,3,3,4,4,5,5,6,6,7,7,8,8,8펜타데카플루오로옥틸)-1,4,5,8-나프탈렌테트라카르복실릭디이미드(NTCDI-C8F), 3',4'-디부틸-5,5"-비스(디시아노메틸렌)-5,5"-디하이드로-2,2':5',2"-테르티오펜)(DCMT), 및 메타노풀러린[6,6]-페닐C61낙산메틸에스텔(PCBM) 등이 있다. 또한, 유기 반도체에 있어서, P형이나 N형의 특성은 그 물질에 고유한 것이 아니라, 캐리어를 주입하는 전극과의 관계나 주입시의 전계의 강도에 의존하므로, 그들 중 어느 하나로 쉽게 되는 경향을 갖지만, P형 반도체로서도 N형 반도체로서도 사용할 수 있다. 또한, 본 실시형태에 있어서는, P형 반도체가 더 바람직하다.
이들 유기 반도체 재료는, 증착법이나 스핀 코팅법, 액적 토출법 등의 방법에 의하여 형성할 수 있다.
다음에, 반도체층(213) 위에 밀착성이나 계면의 화학 안정성을 향상시키기 위하여 버퍼층(214)을 형성한다. 버퍼층(214)으로서는, 도전성을 갖는 유기 재료(전자 수용성을 나타내는 유기 화합물, 예를 들어, 7,7,8,8-테트라시아노퀴노디메탄(TCNQ), 2,3,5,6-테트라플루오르-7,7,8,8-테트라시아노퀴노디메탄(F4-TCNQ) 등), 혹은 유기 화합물 및 금속 산화물의 복합 재료를 사용하면 좋다. 또한, 버퍼층(214)은 필요가 없으면 생략하여도 좋다.
다음에, 버퍼층(214) 위에 소스 전극 및 드레인 전극(215)을 형성한다. 소 스 전극 및 드레인 전극(215)에 사용하는 재료는, 특히 한정되지 않지만, 금, 백금, 알루미늄, 텅스텐, 티타늄, 구리, 탄탈, 니오븀, 크롬, 니켈, 코발트, 마그네슘 등의 금속 혹은 이들을 포함하는 합금을 사용할 수 있다. 또한 소스 전극 및 드레인 전극(215)에 사용하는 다른 재료로서는, 폴리아닐린, 폴리피롤, 폴리티오펜, 폴리아세틸렌, 및 폴리디아세틸렌 등의 도전성 고분자 화합물 등이 있다. 또한, 소스 전극 및 드레인 전극(215)의 형성 방법은, 반도체층(213)이 분해되지 않는 것이라면 특히 한정되지 않고, 스퍼터링법이나 증착법 등에 의하여 성막한 후, 에칭 등의 방법에 의하여 원하는 형상으로 가공하여 제작하면 좋다. 또한, 도전물을 포함하는 액적을 사용하여 잉크젯법 등에 의하여 소스 전극 및 드레인 전극(215)을 형성하여도 좋다. 상술한 공정으로 유기 트랜지스터(227)를 제작할 수 있다.
또한, 반도체층(213) 하면에 접하여, 폴리이미드, 폴리아미드산, 폴리비닐페닐 등 유기 절연 재료를 형성하여도 좋다. 이러한 구성으로 함으로써, 유기 반도체 재료의 배향을 더 높이고, 게이트 절연층(212)과 반도체층(213)의 밀착성을 더 향상시킬 수 있다.
이어서, 유기 박막 트랜지스터(227)를 사용한 발광 장치의 제작 방법에 대하여 설명한다.
다음에, 유기 박막 트랜지스터(227)를 덮는 층간 절연막(228)을 형성한다. 다음에, 층간 절연층(228)을 선택적으로 에칭하여 소스 전극 및 드레인 전극(215)의 한쪽에 도달되는 콘택트 홀을 형성한다. 다음에, 소스 전극 및 드레인 전 극(215)의 한쪽에 전기적으로 접속되는 제 1 전극(210)을 형성한다. 다음에, 제 1 전극(210)의 단부를 덮는 격벽(221)을 형성한다. 격벽(221)은 절연 재료를 사용하여 형성되고, 인접되어 복수 배치되는 제 1 전극(210) 사이를 절연하는 기능을 한다.
다음에, 제 1 전극(210) 중에 있어서, 격벽(221)과 접하지 않는 영역 위에 발광층(222)을 형성한다. 발광층(222)에 사용하는 재료로서는, 유기 화합물의 단층 혹은 적층, 혹은 무기 화합물의 단층 혹은 적층으로 사용하는 경우가 많지만, 본 명세서에 있어서는, 유기 화합물로 이루어지는 층의 일부에 무기 화합물을 사용하는 구성도 포함한다. 발광 소자 중의 각 층에 대하여는, 적층법을 한정하는 것이 아니다. 적층이 가능하면, 진공 증착법이나 스핀 코팅법, 잉크젯법, 딥코팅법 등, 어느 수단을 선택하여도 좋다.
다음에, 발광층(222) 위에 제 2 전극(223)을 형성한다. 제 1 전극(210)과, 제 2 전극(223)과, 발광층(222)이 겹치는 개소에서 발광 소자를 구성한다. 또한, 이 발광 소자는, 전장을 가함으로써, 발생하는 일렉트로루미네선스(electroluminescence)가 얻어지는 유기 화합물을 포함하는 층 혹은 무기 화합물을 포함하는 층(이하, 발광층이라고 기재함)과, 양극과 음극을 갖는다. 특히, ZnS: Mn 등의 무기 박층을 사용한 무기 EL과, 유기 증착 박층을 사용한 유기 EL은, 각각 밝고 고효율의 EL 발광을 나타내므로 디스플레이에 응용하는 데 적합하다. 또한, 발광 소자의 구성은 특히 한정되지 않는다.
다음에, 제 2 전극(223) 위에 보호층(224)을 형성한다. 또한, 필요가 없으 면, 보호막(224)은 생략하여도 좋다.
다음에, 보호층(224) 위에 접착층(226)으로 가요성 기판(225)을 고정한다. 밀봉을 강화하기 위하여, 접착층(226)을 둘러싸도록 씰재를 배치하여도 좋다. 여기까지의 공정이 끝난 단계의 단면 공정도를 도 2b에 나타낸다.
다음에, 기판(100)으로부터, 유기 화합물층(104), 유기 박막 트랜지스터(227), 발광 소자, 및 가요성 기판(225)을 포함하는 적층체(229)를 박리한다. 도 2c에서는, 실리콘층(101)과 취약층(102)의 계면에서 분리하는 도면을 도시한다.
또한, 유기 화합물층(104), 유기 박막 트랜지스터(227), 및 가요성 기판(225)을 포함하는 적층체(229)에 복수의 발광 장치가 포함되는 경우, 상기 적층체(229)를 분단하여, 복수의 발광 장치를 개개로 절단하여도 좋다. 이러한 공정에 의하여, 한번의 박리 공정으로 복수의 발광 장치(230)를 제작할 수 있다.
상술한 공정으로, 유기 박막 트랜지스터를 사용한 액티브 매트릭스형의 발광 장치(230)를 제작할 수 있다(도 2d 참조). 예를 들어, 증착법으로 형성된 발광층은 밀착성이 약하지만, 실리콘층 위에 형성되는 취약층 근방을 사용한 본 발명의 박리법을 사용하는 경우, 증착법으로 형성된 발광층을 선택적으로 사용하여도, 취약층 근방(본 실시형태에서는, 실리콘층(101)과 취약층의 계면)에서 박리할 수 있다. 본 실시형태의 발광 장치는, 박형이며, 가요성을 갖는다. 또한, 취약층 및 박막 트랜지스터 사이에 유기 화합물층을 형성함으로써, 상기 유기 화합물층을 발광 장치의 지지 부재로서 기능시킬 수 있다. 따라서, 발광 장치를 지지하기 위한 지지 기판을 필요 이상으로 형성하지 않아도 좋고, 비용을 삭감할 수 있다.
또한, 도 2c에 나타낸 유기 박막 트랜지스터(227)의 구조에 한정되지 않고, 도 3a 혹은 도 3b에 도시하는 구조로 하여도 좋다.
도 3a는 보텀 콘택트형이라고 불리는 구조이다. 또한, 도 2a 내지 도 2d와 공통 부분에는 같은 부호를 사용한다. 보텀 콘택트형 구조를 사용한 경우, 소스 배선 및 드레인 배선의 미세 가공을 실시하기 위해서 포토리소그래피 등의 공정을 용이하게 사용할 수 있다. 따라서, 유기 박막 트랜지스터의 구조는 그 장점, 단점에 맞추어 적절히 선택하면 좋다.
기판(100) 위에는, 실리콘층(101), 취약층(102), 유기 화합물층(104), 및 무기 절연층(105)을 적층한다. 무기 절연층(105)에 게이트 전극(251)을 형성한다. 게이트 전극(251)에 사용하는 재료는, 특히 한정되지 않고, 예를 들어, 금, 백금, 알루미늄, 텅스텐, 티타늄, 구리, 몰리브덴, 탄탈, 니오븀, 크롬, 니켈, 코발트 혹은 마그네슘 등의 금속, 및 이들을 포함하는 합금, 폴리아닐린, 폴리피롤, 폴리티오펜, 폴리아세틸렌, 폴리디아세틸렌, 불순물을 도핑한 폴리실리콘 등의 도전성 고분자 화합물 등을 들 수 있다. 게이트 전극(251)의 형성 방법은 특히 한정되지 않고, 스퍼터링법이나 증착법 등에 의하여 형성한 후, 에칭 등의 방법에 의하여 원하는 형상으로 가공하여 제작하면 좋다. 또한, 도전물을 포함하는 액적을 사용하여 잉크젯법 등에 의하여 형성하여도 좋다.
다음에, 게이트 전극(251)을 덮는 게이트 절연층(252)을 형성한다. 게이트 절연층(252)은, 산화실리콘, 질화실리콘, 산질화실리콘 등의 무기 절연 재료를 사용한다. 또한, 이들 게이트 절연층(252)은 딥법, 스핀 코팅법, 액적 토출법 등의 도포법이나, CVD법, 스퍼터링법 등의 방법에 의하여 형성할 수 있다. 이 게이트 절연층(252)에 대하여, 고밀도 플라즈마를 사용하여 질화 및/또는 산화 처리를 행하여도 좋다. 고밀도 플라즈마 질화를 행함으로써, 더 높은 농도의 질소를 함유하는 질화실리콘층을 얻을 수도 있다. 고밀도 플라즈마는, 높은 주파수의 마이크로파, 예를 들어, 2.45GHz를 사용함으로써, 생성된다. 이러한 고밀도 플라즈마를 사용하여, 산소(혹은 산소를 포함하는 가스)나 질소(혹은 질소를 포함하는 가스) 등을 플라즈마 여기에 의하여 활성화하고, 이들 절연층과 반응시킨다. 저전자 온도가 특징인 고밀도 플라즈마는, 활성종의 운동 에너지가 낮으므로, 종래의 플라즈마 처리와 비교하여 플라즈마 대미지가 적고 결함이 적은 층을 형성할 수 있다. 또한, 고밀도 플라즈마를 사용하면, 게이트 절연층(252)의 표면 거칠기를 적게 할 수 있으므로, 캐리어 이동도를 크게 할 수 있다. 또한, 게이트 절연층(252) 위에 형성되는 반도체층을 구성하는 유기 반도체 재료의 배향이 쉽게 일치하게 된다.
다음에, 게이트 절연층(252) 위에, 소스 전극 및 드레인 전극(215)을 형성한다. 다음에, 소스 전극 및 드레인 전극(215) 사이에 반도체층(213)을 형성한다. 반도체층(213)은, 상술한 도 2b에 도시한 반도체층(213)과 같은 재료를 사용할 수 있다.
또한, 도 3b의 구조에 대하여 설명한다. 도 3b는 톱 게이트형 구조라고 불리는 구조이다.
기판(100) 위에는, 실리콘층(101), 취약층(102), 유기 화합물층(104), 및 무기 절연층(105)을 적층한다. 무기 절연층(105) 위에 소스 전극 및 드레인 전 극(414, 415)을 형성한다. 다음에, 소스 전극 및 드레인 전극(414, 415) 사이에 반도체층(413)을 형성한다. 다음에, 반도체층(413)과 소스 전극 및 드레인 전극(414, 415)을 덮는 게이트 절연층(442)을 형성한다. 다음에, 게이트 절연층(442) 위에 게이트 전극(441)을 형성한다. 게이트 전극(441)은, 게이트 절연층(442)을 통하여 반도체층(413)과 겹친다.
상술한 바와 같이, 유기 박막 트랜지스터가 어느 구조를 가져도, 본 실시형태에 의하여, 박리를 행할 수 있다. 예를 들어, 도포법으로 형성된 반도체층은, 밀착성이 약하지만, 취약층(102) 근방을 사용한 본 실시형태의 박리법을 사용하는 경우, 도포법으로 형성된 반도체층을 사용하여도, 취약층(102) 근방(본 실시형태에서는 실리콘층(101) 및 취약층(102)의 계면)에서 박리할 수 있다.
또한, 유기 박막 트랜지스터 대신에, 스퍼터링법이나 PLD법으로 제작되는 ZnO나 아연갈륨인듐의 산화물을 반도체층에 사용한 트랜지스터를 사용할 수도 있다. 그 경우, 도 3a나 도 3b의 구조를 적용할 수 있다. 또한, ZnO나 아염갈륨인듐의 산화물을 반도체층에 사용하는 경우에는 게이트 절연층을 알루미늄이나 티타늄을 포함하는 산화물로 하는 것이 바람직하다. 상술한 바와 같이, 플라즈마가 기판에 조사되는 프로세스를 갖는 트랜지스터를 형성할 경우에도 본 발명은 유용하고, 플라즈마에 견딜 수 있는 트랜지스터를 형성한 후, 플라즈마에의 내구성이 낮은 가요성 기판을 접합하고, 박리함으로써 발광 장치를 제작할 수 있다.
또한, 발광 장치 표면의 취약층(102)을 제거하여도 좋다. 또한, 발광 장치의 기계 강도가 낮은 경우에는, 박리한 면에 접착층을 사용하여 가요성 기판을 고 정하여도 좋다. 그 경우에는, 온도 변화에 상관없이 기판 간격을 유지하기 위하여, 가요성 기판(225)과 같은 열 팽창 계수의 가요성 기판을 사용하는 것이 바람직하다.
또한, 실시형태 1 및 실시형태 2를 각각 자유로이 조합할 수 있다. 예를 들어, 실시형태 1에 제시한 미결정 반도체막을 사용한 박막 트랜지스터 대신에 실시형태 2에 제시한 유기 박막 트랜지스터를 사용하여 액정 표시 장치를 제작할 수 있다. 또한, 실시형태 2에 제시한 유기 박막 트랜지스터 대신에 실시형태 1에 제시한 미결정 반도체막을 사용한 박막 트랜지스터를 사용하여 발광 장치를 제작할 수도 있다.
또한, 실시형태 1에 제시하는 액정 표시 장치의 백 라이트에 본 실시형태에 제시하는 발광 장치를 사용할 수 있다. 본 실시형태에 제시하는 발광 장치는, 가요성이 있고, 또 박형이므로, 박형의 액정 표시 장치를 제작할 수 있다.
(실시형태 3)
여기서는, 패시브 매트릭스형 발광 장치를 제작하는 예를 도 4a 내지 도 8을 사용하여 설명한다.
패시브 매트릭스형(단순 매트릭스형) 발광 장치는, 스트라이프 형상(띠형상)으로 병렬된 복수의 양극과, 스트라이프 형상으로 병렬된 음극이 서로 직교되도록 형성되고, 그 교차부에 발광층 혹은 형광층이 끼워진 구조가 된다. 따라서, 선택된(전압이 인가된) 양극과 선택된 음극의 교점인 화소가 점등하게 된다.
도 4a는, 발광 소자의 제 2 전극(516)에 가요성 기판을 접합하기 전에 있어 서의 화소부의 상면도를 도시하는 도면이고, 도 4a 중의 쇄선A-A’에서 절단한 단면도가 도 4b이며, 쇄선B-B’에서 절단한 단면도가 도 4c이다.
기판(100) 위에는, 실시형태 2와 마찬가지로, 실리콘층(101), 취약층(102), 유기 화합물층(104), 및 무기 절연층(105)을 적층한다. 무기 절연층(105) 위에는, 스트라이프 형상으로 복수의 제 1 전극(513)이 같은 간격으로 배치된다. 또한, 제 1 전극(513) 위에는, 각 화소의 대응하는 개구부를 갖는 격벽(514)이 형성되고, 개구부를 갖는 격벽(514)은 절연 재료(감광성 유기 재료 혹은 비감광성 유기 재료(폴리이미드, 아크릴, 폴리아미드, 폴리이미드아미드, 혹은 벤조시클로부텐), 혹은 실리콘(silicone) 수지(예를 들어, 알킬기를 포함하는 산화실리콘층)로 구성된다. 또한, 각 화소에 대응하는 개구부가 발광 영역(521)으로 된다.
개구부를 갖는 격벽(514) 위에, 제 1 전극(513)과 교차되는 서로 평행한 복수의 역 테이퍼 형상의 격벽(522)이 형성된다. 역 테이퍼 형상의 격벽(522)은 포토리소그래피법에 의하여, 미노광 부분이 패턴으로서 잔존되는 포지티브형 감광성 수지를 사용하여, 패턴의 하부가 더 많이 에칭되도록 노광량 혹은 현상 시간을 조절함으로써 형성한다.
또한, 평행한 복수의 역 테이퍼 형상의 격벽(522)을 형성한 직후에 있어서의 사시도를 도 5에 도시한다.
역 테이퍼 형상의 격벽(522)의 높이는, 발광층을 포함하는 적층층 및 도전층의 층 두께보다 크게 설정한다. 도 5에 도시하는 구성을 갖는 기판에 대하여 발광층을 포함하는 적층층과, 도전층을 적층 형성하면, 도 4a 내지 도 4c에 도시하는 바와 같이 전기적으로 독립한 복수의 영역으로 분리되고, 발광층을 포함하는 적층층(515R, 515G, 515B)과, 제 2 전극(516)이 형성된다. 제 2 전극(516)은, 제 1 전극(513)과 교차되는 방향으로 신장되는 서로 평행한 스트라이프 형상의 전극이다. 또한, 역 테이퍼 형상의 격벽(522) 위에도 발광층을 포함하는 적층층 및 도전층이 형성되지만, 발광층을 포함하는 적층층(515R, 515G, 515B), 및 제 2 전극(516)과는 분단된다.
여기서는, 발광층을 포함하는 적층층(515R, 515G, 515B)을 선택적으로 형성하고, 3 종류(R, G, B)의 발광이 얻어지는 풀 컬러 표시가 가능한 발광 장치를 형성하는 예를 도시한다. 발광층을 포함하는 적층층(515R, 515G, 515B)은 각각 서로 평행한 스트라이프 패턴으로 형성된다.
또한, 전면에 같은 발광색을 발광하는 발광층을 포함하는 적층층을 형성하고, 단색의 발광 소자를 형성하여도 좋고, 단색 표시가 가능한 발광 장치, 혹은 에어리어(area) 컬러 표시가 가능한 발광 장치로 하여도 좋다. 또한, 백색 발광을 얻을 수 있는 발광 장치와, 컬러 필터를 조합함으로써 풀 컬러 표시가 가능한 발광 장치로 하여도 좋다.
다음에, FPC 등을 실장한 발광 모듈의 상면도를 도 6에 도시한다.
또한, 본 명세서 중에 있어서의 발광 장치란, 화상 표시 디바이스, 발광 디바이스, 혹은 광원(조명 장치를 포함함)을 가리킨다. 또한, 발광 장치에 커넥터, 예를 들어, FPC(Flexible Printed Circuit), 혹은 TAB(Tape Automated Bonding) 테이프, 혹은 TCP(Tape Carrier Package)가 설치된 모듈, TAB 테이프나 TCP의 선단부 에 프린트 배선판이 형성된 모듈, 혹은 발광 소자에 COG(Chip On Glass) 방식에 의하여 IC(집적회로)가 직접 실장된 모듈도 모두 발광 장치에 포함한다.
도 6에 도시하는 바와 같이, 화상 표시를 구성하는 화소부는, 주사선 군과 데이터선 군이 서로 직교되도록 교차된다.
도 4a 내지 도 4c에 있어서의 제 1 전극(513)이 도 6의 주사선(602)에 상당하고, 도 4a 내지 도 4c에 있어서의 제 2 전극(516)이 데이터선(603)에 상당하고, 역 테이퍼 형상의 격벽(522)이 격벽(604)에 상당한다. 데이터선(603)과 주사선(602) 사이에는 발광층이 끼워지므로, 영역(605)으로 제시되는 교차부가 화소 하나분에 상당한다.
또한, 데이터선(603)은 배선의 단부에서 접속 배선(608)과 전기적으로 접속되고, 접속 배선(608)이 입력 단자(607)를 통하여 FPC(609b)에 접속된다. 또한, 주사선은 입력 단자(606)를 통하여 FPC(609a)에 접속된다.
다음에, 접착층을 사용하여 가요성 기판을 고정한다.
다음에, 기판(100)으로부터 발광 소자를 박리한다. 이 후, 취약층(102)을 제거한다. 또한, 취약층(102)을 제거하지 않고 잔존시켜도 좋다.
또한, 필요하면, 발광소자의 사출 면에 편광판, 혹은 원형 편광판(타원형 편광판을 포함함), 위상차판(λ/4 판, λ/2 판), 컬러 필터 등의 광학 필름을 적절히 형성하여도 좋다. 또한, 편광판 혹은 원형 편광판에 반사 방지층을 형성하여도 좋다. 예를 들어, 표면의 요철에 의하여 반사광을 확산하여, 눈부심을 저감할 수 있는 눈부심 방지(anti-glare) 처리를 행할 수 있다.
상술한 공정에 의하여, 플렉시블한 패시브 매트릭스형 발광 장치를 제작할 수 있다. FPC를 실장할 때는, 열 압착을 행하기 때문에, 단단한 기판 위에서 행하는 것이 바람직하다. 본 발명에 의하여, FPC를 실장한 후에 박리를 행함으로써, 가요성을 갖고, 박형의 발광 장치를 제작할 수 있다.
또한, 도 6에서는, 구동 회로를 기판 위에 형성하지 않는 예를 도시하지만, 이하에 구동 회로를 갖는 IC 칩을 실장시킨 발광 모듈의 제작 방법의 일례를, 도 7a 및 도 7b를 사용하여 설명한다.
우선, 기판(100) 위에, 실시형태 1과 마찬가지로, 실리콘층, 취약층, 유기 화합물층을 적층한다. 이 유기 화합물층 위에 하층은 반사성을 갖는 금속층, 상층은 투명한 산화물 도전층으로 한 적층 구조를 갖는 주사선(602)(양극으로서도 기능함)을 형성한다. 동시에, 접속 배선(608, 709a, 709b) 및 입력 단자도 형성한다.
다음에, 각 화소에 대응하는 개구부를 갖는 격벽을 형성한다. 다음에, 개구부를 갖는 격벽(도시하지 않음) 위에, 주사선(602)과 교차되는 서로 평행한 복수의 역 테이퍼 형상의 격벽(604)을 형성한다. 상술한 공정을 끝낸 단계의 상면도를 도 7a에 도시한다.
다음에, 발광층을 포함하는 적층층과, 투명 도전층을 적층하여 형성하면, 도 7b에 도시하는 바와 같이, 전기적으로 독립된 복수의 영역으로 분리되어, 발광층을 포함하는 적층층과, 투명 도전층으로 이루어지는 데이터선(603)이 형성된다. 투명 도전층으로 이루어지는 데이터 선(603)은, 주사선(602)과 교차되는 방향으로 신장하는 서로 평행한 스트라이프 형상의 전극이다.
다음에, 화소부의 주변(외측)의 영역에, 화소부에 각 신호를 전송하는 구동 회로가 형성된 주사선 측 IC(706), 데이터선 측 IC(707)를 COG 방식에 의하여 각각 실장한다. COG 방식 외의 실장 기술로서, TCP나 와이어 본딩(wire bonding) 방식을 사용하여 실장하여도 좋다. TCP는 TAB 테이프에 IC를 실장한 것이며, TAB 테이프를 소자 형성 기판 위의 배선에 접속하여 IC를 실장한다. 주사선 측 IC(706), 및 데이터선 측 IC(707)는, 실리콘 기판을 사용한 것이라도 좋고, 유리 기판, 석영 기판 혹은 플라스틱 기판 위에 박막 트랜지스터로 구동 회로를 형성한 것이라도 좋다. 또한, 한 쪽에 하나의 IC를 형성한 예를 제시하지만, 한 쪽에 복수개로 분할하여 형성하여도 좋다.
또한, 데이터선(603)은 배선의 단부에서 접속 배선(608)과 전기적으로 접속되고, 접속 배선(608)이 데이터선 측 IC(707)와 접속된다. 이것은 데이터선 측 IC(707)를 역 테이퍼 형상의 격벽(604) 위에 형성하는 것이 어렵기 때문이다.
상술한 바와 같은 구성으로 형성된 주사선 측 IC(706)는, 접속 배선(709a)을 통하여 FPC(711a)에 접속된다. 또한, 데이터선 측 IC(707)는 접속 배선(709b)을 통하여 FPC(711b)에 접속된다.
또한, IC 칩(712)(메모리 칩, CPU 칩, 전원 회로 칩 등)을 실장하여 집적화를 도모한다.
다음에, IC 칩(712)을 덮도록 접착층을 사용하여 가요성 기판을 고정한다.
다음에, 기판(100)으로부터 발광 소자를 박리한다. 이 때 도 7b의 쇄선 C-D에서 절단한 단면 구조의 일례를 도 8에 도시한다.
주사선(602)은 2층의 적층 구조이며, 하층(812)은 반사성을 갖는 금속층이고, 상층(813)은 투명한 산화물 도전층이다. 상층(813)은 일 함수가 큰 도전층을 사용하는 것이 바람직하고, 인듐주석산화물(ITO) 외에도, 예를 들어, Si 원소를 포함하는 인듐주석산화물이나 산화인듐에 산화아연(ZnO)을 혼합한 IZO(indium Zinc Oxide) 등의 투명 도전 재료, 혹은 이들을 조합한 화합물을 포함하는 층을 사용할 수 있다. 또한, 하층(812)은, Ag, Al, 혹은 Al 합금층을 사용한다.
인접되는 주사선들을 절연화하기 위한 격벽(604)은 수지로 형성되고, 격벽으로 둘러싸인 영역이 발광 영역과 대응하여 면적이 같게 된다.
데이터 선(603)(음극)은, 주사선(602)(양극)과 교차되도록 형성된다. 주사선(602)(음극)은, ITO나, Si 원소를 포함하는 인듐주석산화물이나, IZO 등의 투명 도전층을 사용한다. 본 실시형태에서는, 발광이 가요성 기판(820)을 통과하는 상방 사출형 발광 장치의 예이기 때문에, 주사선(816)은 투명한 것이 중요하다.
또한, 발광층을 갖는 적층층(815)을 사이에 두고 주사선과 데이터 선의 교점에 위치하는 발광 소자를 복수 배치한 화소부, 단자부, 및 주변부에는, 접착층(817)으로 가요성 기판(820)이 접합된다. 접착층(817)으로서는, 자외선 경화 수지, 열 경화 수지, 실리콘(silicone) 수지, 에폭시 수지, 아크릴 수지, 폴리이미드 수지, 페놀 수지, PVC(polyvinyl chloride), PVB(polyvinyl butyral), 혹은 EVA(ethylene vinyl acetate)를 사용할 수 있다.
단자부에는, 접속 배선(709b)이 형성되고, 이 부분에서 외부 회로와 접속되는 FPC(711b)(플렉시블 프린트 배선판)를 접합한다. 접속 배선(709b)은, 반사성을 갖는 금속층(826)과 제 2 전극에서 연장된 투명한 산화물 도전층(827)의 적층으로 구성하지만, 특히 한정되지 않는다.
FPC(711b)를 실장하는 방법은, 이방성 도전 재료 혹은 메탈 범프를 사용한 접속 방법 혹은 와이어 본딩 방식을 채용할 수 있다. 도 8에서는, 이방성 도전 접착재(831)를 사용하여 접속한다.
또한, 화소부의 주변에는, 화소부에 각 신호를 전송하는 구동회로가 형성된 데이터선 측 IC를 이방성 도전 재료(824, 825)에 의하여 전기적으로 접속한다. 또한, 컬러 표시에 대응한 화소부를 형성하기 위해서는, XGA급에서 데이터선의 개수가 3072개이며, 주사선 측이 768개 필요하다. 이러한 개수로 형성된 데이터선 및 주사선은 화소부의 단부에서 수 블록마다 구분하여 리드(lead)선을 형성하여, IC의 출력 단자의 피치에 맞추어 모은다.
상술한 공정에 의하여, 유기 화합물층(104)과 가요성 기판(820)으로 밀봉되어, IC 칩이 실장된 발광모듈을 제작할 수 있다. IC 칩을 실장할 때는, 열 압착을 행하기 때문에, 단단한 기판 위에서 행하는 것이 바람직하고, 본 발명에 의하여 IC 칩을 실장한 후에 박리를 행하여, 발광 장치를 제작할 수 있다.
(실시형태 4)
본 실시형태는, 무선 칩으로서 기능하는 반도체 장치를 제작하는 예를 제시한다. 본 실시형태에서 제시하는 반도체 장치는, 비접촉으로 데이터의 판독과 기록을 할 수 있는 것을 특징으로 하고, 데이터의 전송 형식은, 한 쌍의 코일을 대향으로 배치하여 상호 유도에 의하여 교신하는 전자 결합 방식, 유도 전자계에 의하 여 교신하는 전자 유도 방식, 전파를 이용하여 교신하는 전파 방식의 3종류로 크게 나눌 수 있지만, 어느 방식을 사용하여도 좋다.
또한, 데이터의 전송에 사용하는 안테나는 2종류의 설치 방법이 있고, 하나는 복수의 반도체 소자가 형성된 반도체 부품(이하, 소자 기판이라고 기재함)에 단자부를 형성하고, 다른 기판에 형성된 안테나를 상기 단자부에 접속하여 형성하는 방법, 또 하나는, 복수의 반도체 소자, 수동 소자 등이 형성된 소자 기판 위에 안테나를 제작하는 방법이 있다.
우선, 다른 기판에 형성된 안테나를 소자 기판의 단자부에 접속하여, 안테나를 형성하는 경우의 제작 방법을 이하에 제시한다.
우선, 실시형태 1과 같이, 기판(100) 위에 실리콘층(101)을 형성하고, 실리콘층(101) 표면을 플라즈마 처리하여 취약층(102)을 형성하고, 취약층(102) 위에 유기 화합물층(104)을 형성한다. 또한, 필요하면, 실시형태 1에 제시하는 바와 같이, 유기 화합물층(104) 위에 무기 절연층(105)을 형성하여도 좋다.
다음에, 도 9b에 나타내는 바와 같이, 유기 화합물층(104) 위에 안테나로서 기능하는 도전층(904)을 형성한다. 안테나로서 기능하는 도전층(904)은, 금, 은, 구리 등의 도전체를 갖는 액적이나 페이스트를 액적 토출법(잉크젯법, 디스펜서법 등)에 의하여 토출하여, 건조 소성하여 형성한다. 액적 토출법에 의하여 안테나를 형성함으로써, 공정수의 삭감이 가능하고, 그것에 따른 비용 삭감이 가능하다. 또한, 스크린 인쇄법을 사용하여 도전층(904)을 형성하여도 좋다. 스크린 인쇄법을 사용하는 경우, 안테나로서 기능하는 도전층(904)의 재료로서는, 입자 직경이 수nm 내지 수십㎛의 도전체 입자를 유기 수지에 용해 혹은 분산시킨 도전성 페이스트를 선택적으로 인쇄한다. 도전체 입자로서는, 은(Ag), 금(Au), 구리(Cu), 니켈(Ni), 백금(Pt), 팔라듐(Pd), 탄탈(Ta), 몰리브덴(Mo), 티탄(Ti) 등의 어느 하나 이상의 금속 입자나 할로겐화 은의 미립자, 혹은 분산성 나노 입자를 사용할 수 있다. 또한, 도전성 페이스트에 포함되는 유기 수지는, 금속 입자의 바인더, 용매, 분산제 및 피복재로서 기능하는 유기 수지 중에서 선택된 하나 혹은 복수를 사용할 수 있다. 대표적으로는, 에폭시 수지, 실리콘(silicone) 수지 등의 유기 수지를 들 수 있다. 또한, 도전층의 형성에 있어서, 도전성의 페이스트를 압출한 후에 소성하는 것이 바람직하다. 또한, 땜납이나 납 프리(free)의 땜납을 주성분으로 하는 미립자를 사용하여도 좋고, 이 경우는, 입자 직경 20㎛ 이하의 미립자를 사용하는 것이 바람직하다. 땜납이나 납 프리 땜납은, 저비용인 이점을 갖는다. 또한, 상술한 재료 외에도, 세라믹이나 페라이트(ferrite) 등을 안테나에 적용하여도 좋다.
스크린 인쇄법이나 액적 토출법을 사용하여 안테나를 제작하는 경우, 도전층을 원하는 형상으로 형성한 후, 소성을 행한다. 이 소성 온도는 200℃ 내지 300℃이다. 200℃ 미만에서도 소성할 수 있지만, 200℃ 미만의 경우, 안테나의 도전성이 확보할 수 없는 것뿐만 아니라, 안테나의 통신 거리까지 짧아질 우려가 있다. 이들 점을 고려하면, 안테나는 다른 기판, 즉 내열성을 갖는 기판 위에 형성한 후, 박리하여 소자 기판과 접속하는 것이 바람직하다.
또한, 안테나는, 스크린 인쇄법 외에도, 그라비아 인쇄 등을 사용하여도 좋고, 도금법 등을 사용하여 도전성 재료에 의하여 형성할 수 있다. 도금 재료나 도 금의 조건에 따라 도금법으로 형성된 안테나는 밀착성이 약할 수도 있기 때문에, 실시형태 1 내지 실시형태 3에 제시하는 바와 같은 실리콘층(101)을 사용한 박리 방법을 사용하는 것이 유효하다.
다음에, 도 9c에 도시하는 바와 같이 박리를 행함으로써, 기판(100)으로부터 유기 화합물층(104)을 분리한다. 본 발명의 취약층을 사용한 박리 방법은 비교적 약한 힘을 가하는 것만으로 박리할 수 있기 때문에, 수율이 향상된다. 또한, 본 발명의 취약층 근방을 사용한 박리 방법은, 비교적 약한 힘을 가하는 것뿐이기 때문에, 박리할 때에 유기 화합물층(104)의 변형을 억제할 수 있고, 도전층(904)에의 대미지도 줄일 수 있다. 또한, 취약층(102)을 제거하여도 좋다.
다음에, 도 9d에 도시하는 바와 같이, 유기 화합물층(104)에 있어서, 도전층(904)이 형성되는 면에 소자 기판(907)을 배치한다. 이방성 도전 재료를 사용하여 압착함으로써, 소자 기판의 단자부와 도전층(904)을 전기적으로 도통시킨다.
또한, 도 9a 내지 도 9d에 있어서는, 기판(100)으로부터 도전층(904)을 포함하는 적층체를 박리한 후, 도전층(904)과 소자 기판(907)을 접속하지만, 그 대신에, 도전층(904)을 소성하여, 도전층(904)에 소자 기판(907)을 접속한 후, 기판(100)으로부터 도전층(904)을 포함하는 적층체를 박리하여도 좋다.
또한, 도전층(904)을 포함하는 적층체에 복수의 안테나로서 기능하는 도전층이 형성되는 경우, 상기 적층체를 분단하여, 안테나로서 기능하는 도전층(904)을 갖는 복수의 적층체를 형성한 후, 상기 도전층(904)에 소자 기판을 접속하여도 좋다.
또한, 도 9d에서는 유기 화합물층(104)과 비교하여 작은 면적의 소자 기판(907)을 형성한 예를 제시하지만, 특히 한정되지 않고, 유기 화합물층(104)과 대략 같은 면적의 소자 기판을 형성하여도 좋고, 유기 화합물층(104)보다 큰 면적의 소자 기판을 형성하여도 좋다.
상술한 공정에 의하여, 무선 칩으로서 기능하는 반도체 장치가 완성된다. 상기 반도체 장치는, 박형이며 가요성을 갖는다. 또한, 취약층 및 박막 트랜지스터 사이에 유기 화합물층을 형성함으로써, 상기 유기 화합물층을 반도체 장치의 지지 부재로서 기능시킬 수 있다. 따라서, 반도체 장치를 지지하기 위한 지지 기판을 필요이상으로 형성하지 않아도 좋고, 비용 삭감이 가능하다.
또한, 마지막으로, 보호하기 위하여, 소자 기판(907)을 덮도록 유기 화합물층(104)과 또 하나의 가요성 기판을 접합하여도 좋다.
다음에, 하나 혹은 복수의 반도체 소자가 형성된 소자 기판 위에 안테나를 형성하여, 무선 칩으로서 기능하는 반도체 장치를 제작하는 방법에 대하여, 도 10a 내지 도 10d를 사용하여 설명한다.
실시형태 1과 마찬가지로, 도 10a에 도시하는 바와 같이, 기판(100) 위에 실리콘층(101)을 형성한 후 실리콘층(101) 표면을 플라즈마 처리하여 취약층(102)을 형성하고, 취약층(102) 위에 유기 화합물층(104)을 형성하고, 유기 화합물층(104) 위에 무기 절연층(105)을 형성한다.
다음에, 무기 절연층(105) 위에 비정질 반도체층(301)을 형성한다. 비정질 반도체 층은 SiH4, Si2H6 등의 수소화 실리콘 혹은 게르만을 사용하여, 플라즈마 CVD법에 의하여 형성한다. 여기서는, 플라즈마 CVD법에 의하여, 두께 10nm 이상 100nm 이하, 바람직하게는 20nm 이상 80nm 이하의 비정질 실리콘층을 형성한다.
다음에, 비정질 반도체층(301)에 레이저 빔(302)을 주사하여, 결정성 반도체층을 형성한다. 도 10a에 있어서는, 비정질 반도체층(301)에 레이저 빔을 주사하는 레이저 어닐링법에 의하여 결정성 반도체층(303)을 형성하는 예를 제시한다.
결정화를 레이저 어닐링법에 의하여 행하는 경우에는, 펄스 발진형 레이저를 사용할 수 있다. 또한, 반도체막에 효율적으로 레이저 빔이 흡수되도록 가시 영역 내지 자외 영역(800nm 이하), 바람직하게는 자외 영역(400nm 이하)으로 한다. 레이저 빌진기로서는, KrF, ArF, XeCl, XeF 등의 엑시머 레이저 발진기, N2, He, He-Cd, Ar, He-Ne, HF 등의 기체 레이저 발진기, YAG, GdVO4, YVO4, YLF, YAlO3, ScO3, Lu2O3, Y2O3 등의 결정에 Cr, Nd, Er, Ho, Ce, Co, Ti, Yb, 혹은 Tm을 도핑한 결정을 사용한 고체 레이저 발진기, 헬륨카드뮴 레이저 등의 금속 증기 레이저 발진기 등을 사용할 수 있다. 또한, 고체 레이저 발진기에 있어서는, 기본파의 제 3 고조파 내지 제 5 고조파를 적용하는 것이 바람직하다. 레이저 광은 광학계에 의하여 집광하여 이용하지만, 예를 들어, 선형으로 가공하여 레이저 어닐링을 행한다. 레이저 어닐링의 조건은 실시자가 적절히 선택하는 것이지만, 그 일례로서, 레이저 펄스 발진 주파수를 30Hz로 하고, 레이저 에너지 밀도를 100 mJ/cm2 내지 500mJ/cm2(대표적으로는 300mJ/cm2 내지 400mJ/cm2)로 한다. 그리고, 선형 빔을 기판 전면에 조사하며, 이 때의 선 형 빔의 중복률(오버랩(overlap)률)을 80% 내지 98%로 하여 행한다. 이렇게 하여, 결정성 반도체층을 형성할 수 있다.
여기서는, 엑시머 레이저 빔을 비정질 실리콘층에 조사하여 결정성 실리콘층을 형성한다.
또한, 비정질 반도체층으로부터 수소가 분출되는 것을 방지하기 위하여, 비정질 실리콘층에 레이저 빔을 조사하기 전에, 결정화하기 위한 레이저 빔보다 약한 에너지의 레이저 빔을 조사하여 비정질 실리콘층 중의 수소를 제거하는 것이 바람직하다.
다음에, 결정성 반도체층(303)을 선택적으로 에칭하여 반도체층(321, 322)을 형성한다. 여기서는, 결정성 반도체층의 에칭 방법으로서는, 드라이 에칭, 웨트 에칭 등을 사용할 수 있다. 여기서는, 결정성 반도체층 위에 레지스트를 도포한 후, 노광 및 현상을 행하여 레지스트 마스크를 형성한다. 다음에, 레지스트 마스크를 사용하여 SF6:O2의 유량비율을 4:15로 한 드라이 에칭법에 의하여, 결정성 반도체층을 선택적으로 에칭한다. 이 후, 레지스트 마스크를 제거한다.
다음에, 반도체층(321, 322) 위에 게이트 절연층(323)을 형성한다. 게이트 절연층(323)은, 질화실리콘, 산소를 포함하는 질화실리콘, 산화실리콘, 질소를 포함하는 산화실리콘 등의 단층 혹은 적층 구조로 형성한다. 여기서는, 두께 115nm의 질소를 포함하는 산화실리콘을 플라즈마 CVD법에 의하여 형성한다.
다음에, 게이트 전극(324, 325)을 형성한다. 게이트 전극(324, 325)은 금속 혹은 일 도전형의 불순물을 첨가한 다결정 반도체로 형성할 수 있다. 또한, 금속을 사용하는 경우는, 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti), 탄탈(Ta), 알루미늄(Al) 등을 사용할 수 있다. 또한, 금속을 질화시킨 금속 질화물을 사용할 수 있다. 혹은, 상기 금속 질화물로 이루어지는 제 1 층과 상기 금속으로 이루어지는 제 2 층의 적층 구조로 하여도 좋다. 또한, 액적 토출법을 사용하여 미립자를 포함하는 페이스트를 게이트 절연층 위에 토출하고, 건조 소성하여 형성할 수 있다. 또한, 게이트 절연층 위에 미립자를 포함하는 페이스트를 인쇄법에 의하여 인쇄하고, 건조·소성하여 형성할 수 있다. 미립자의 대표예로서는, 금, 은, 구리, 금과 은의 합금, 금과 구리의 합금, 은과 구리의 합금, 금과 은과 구리의 합금 중의 어느 것을 주성분으로 하는 미립자라도 좋다. 여기서는, 게이트 절연층(323) 위에, 막 두께 30nm의 질화탄탈층 및 층 두께 170nm의 텅스텐층을 스퍼터링법에 의하여 형성한 후, 포토리소그래피 공정에 의하여 형성한 레지스트 마스크를 사용하여 질화탄탈층 및 텅스텐층을 선택적으로 에칭하여, 질화탄탈층의 단부가 텅스텐층의 단부보다 외측으로 튀어나온 형상의 게이트 전극(324, 325)을 형성한다.
다음에, 게이트 전극(324, 325)을 마스크로 하여, 반도체 층(321, 322)에 n형을 부여하는 불순물 원소 혹은 p형을 부여하는 불순물 원소를 첨가하여, 소스 영역 및 드레인 영역(326 내지 329)을 형성한다. 여기서는, 소스 영역 및 드레인 영역(326 내지 329)에 n형을 부여하는 불순물 원소인 인을 도핑한다.
이 후, 반도체층에 첨가한 불순물 원소를 활성화하여도 좋다. 여기서는, 레 이저 빔을 조사하여 불순물을 활성화시켜도 좋다. 상술한 공정에 의하여, 박막 트랜지스터(320a, 320b)를 형성한다. 또한, 박막 트랜지스터(320a, 320b)로서는, n채널형 박막 트랜지스터를 형성한다. 또한, 도시하지 않지만, p채널형 박막 트랜지스터 및 n채널형 박막 트랜지스터에 의하여 구동 회로를 구성한다.
다음에, 박막 트랜지스터(320a, 320b)의 게이트 전극 및 배선을 절연화하는 층간 절연층을 형성한다. 여기서는, 층간 절연층으로서 산화실리콘층(333), 질화실리콘층(334), 및 산화실리콘층(335)을 적층하여 형성한다. 또한, 층간 절연층의 일부인 산화실리콘층(335) 위에 박막 트랜지스터(320a, 320b)의 소스 영역 및 드레인 영역에 접속하는 배선(336 내지 339)을 형성한다. 여기서는, 스퍼터링법에 의하여, Ti층 100nm, Al층 333nm, Ti층 100nm를 연속하여 형성한 후, 포토리소그래피 공정에 의하여 형성한 레지스트 마스크를 사용하여 선택적으로 에칭하여, 배선(336 내지 339)을 형성한다. 이 후, 레지스트 마스크를 제거한다.
다음에, 박막 트랜지스터(332)에 접속되는 배선(339) 위에 안테나로서 기능하는 도전층(313)을 형성한다. 안테나로서 기능하는 도전층(313)은, 도 9a 내지 도 9d에 도시하는 안테나로서 기능하는 도전층(904)과 마찬가지로 형성할 수 있다. 또한, 스퍼터링법에 의하여 도전층을 형성한 후, 포토리소그래피 공정에 의하여 형성한 마스크로 선택적으로 도전층을 에칭하여, 안테나로서 기능하는 도전층(313)을 형성할 수 있다.
이 후, 안테나로서 기능하는 도전층(313) 및 층간 절연층 위에 패시베이션층(314)을 형성하여도 좋다. 패시베이션층(314)을 형성함으로써, 안테나로서 기능 하는 도전층(313)이나 박막 트랜지스터(320a, 320b)가 외부의 수분이나 산소, 불순물에 의하여 오염되는 것을 회피할 수 있다. 패시베이션층(314)으로서는, 질화실리콘, 산화실리콘, 질산화실리콘, 산질화실리콘, DLC(다이아몬드 라이크 카본), 탄화질소 등으로 형성한다. 여기까지의 공정이 종료된 단계에서의 단면 공정도를 도 10b에 도시한다.
다음에, 도 10c에 도시하는 바와 같이, 패시베이션층(314) 위에 접착층(341)을 사용하여 가요성 기판(342)을 고정한다.
다음에, 기판(100)으로부터, 유기 화합물층(104), 박막 트랜지스터(320a, 320b), 안테나로서 기능하는 도전층(313), 접착층(341), 및 가요성 기판(342)을 포함하는 적층체(343)를 박리한다. 여기서는 취약층(102)에서 박리한다. 취약층(102)은 부서지기 쉽기 때문에, 비교적 약한 힘으로 적층체를 기판으로부터 박리할 수 있다. 또한, 취약층(102)을 제거하여도 좋다.
또한, 유기 화합물층(104), 박막 트랜지스터(320a, 320b), 안테나로서 기능하는 도전층(313), 접착층(341), 및 가요성 기판(342)을 포함하는 적층체(343)에 복수의 반도체 장치가 포함되는 경우, 상기 적층체를 분단하여, 복수의 반도체 장치를 개개로 절단하면 좋다. 이러한 공정에 의하여, 한번의 박리 공정에 의하여 복수의 반도체 장치를 제작할 수 있다.
상술한 공정에 의하여, 무선 칩으로서 기능하는 반도체 장치(344)가 완성된다. 본 실시형태의 반도체 장치는, 박형이며 가요성을 갖는다. 또한, 취약층 및 박막 트랜지스터 사이에 유기 화합물층을 형성함으로써, 상기 유기 화합물층을 반 도체 장치의 지지 부재로서 기능시킬 수 있다. 따라서, 반도체 장치를 지지하기 위한 지지 기판을 필요 이상으로 형성하지 않아도 좋고, 비용 삭감이 가능하다.
또한, 반도체 장치에 있어서의 신호의 전송 방식으로서, 전자 결합 방식 혹은 전자 유도 방식(예를 들어, 13.56MHz 대역)을 적용할 수 있다. 전자 결합 방식 혹은 전자 유도 방식은, 자계 밀도의 변화로 인한 전자 유도를 이용하기 때문에, 안테나로서 기능하는 도전층의 상면 형상을 고리 형상(예를 들어, 루프 안테나), 나선 형상(예를 들어, 스파이럴 안테나)으로 형성하는 것이 바람직하다.
또한, 반도체 장치에 있어서의 신호의 전송 방식으로서, 마이크로파 방식(예를 들어, UHF 대역(860MHz 대역 내지 960MHz 대역), 2.45GHz 대역 등)을 적용할 수 있다. 그 경우에는, 신호의 전송에 사용하는 전자파의 파장을 고려하여 안테나로서 기능하는 도전층의 길이 등의 형상을 적절히 설정하면 좋다. 유기 화합물층(104) 위에 형성된, 안테나로서 기능하는 도전층(912), 집적회로를 갖는 칩 형상의 반도체 장치(913)의 일례를 도 11a 내지 도 11d에 도시한다. 예를 들어, 안테나로서 기능하는 도전층의 상면 형상을 선 형상(예를 들어, 다이폴 안테나(도 11a 참조)), 평탄한 형상(예를 들어, 패치 안테나(도 11b 참조)), 혹은 리본형 형상(도 11c, 도 11d 참조) 등으로 형성할 수 있다. 또한, 안테나로서 기능하는 도전층의 형상은 선 형상에 한정되지 않고, 전자파의 파장을 고려하여 곡선 형상이나 지그재그 형상 혹은 이들을 조합한 형상으로 형성하여도 좋다.
또한, 이상의 공정에 의하여 얻어진 반도체 장치의 구성에 대하여, 도 12a를 참조하여 설명한다. 도 12a에 도시하는 바와 같이, 본 발명에서 얻어지는 반도체 장치(1120)는, 비접촉으로 데이터를 교신하는 기능을 가지며, 전원 회로(1111), 클록 발생 회로(1112), 데이터 복조 회로 혹은 데이터 변조 회로(1113), 다른 회로를 제어하는 제어 회로(1114), 인터페이스 회로(1115), 기억 회로(1116), 데이터 버스(1117), 안테나(1118), 센서(1121), 센서 회로(1122)를 갖는다.
전원 회로(1111)는, 안테나(1118)로부터 입력된 교류 신호에 의거하여, 반도체 장치(1120) 내부의 각 회로에 공급하는 각종 전원을 생성하는 회로이다. 클록 발생 회로(1112)는, 안테나(1118)로부터 입력된 교류 신호에 의거하여, 반도체 장치(1120)의 내부의 각 회로에 공급하는 각종 클록 신호를 생성하는 회로이다. 데이터 복조 회로 혹은 데이터 변조 회로(1113)는, 통신기(1119)와 교신하는 데이터를 복조 혹은 변조하는 기능을 갖는다. 제어 회로(1114)는, 기억 회로(1116)를 제어하는 기능을 갖는다. 안테나(1118)는, 전파의 송수신을 행하는 기능을 갖는다. 통신기(1119)는, 반도체 장치와의 교신, 제어 및 그 데이터에 관한 처리를 제어한다. 또한, 반도체 장치란, 상기 구성에 제약되지 않고, 예를 들어, 전원 전압의 리미터 회로나 암호 처리 전용 하드웨어 등의 다른 요소를 추가한 구성이라도 좋다.
기억 회로(1116)는, 한 쌍의 도전층 사이에 무기 화합물층, 유기 화합물층 혹은 상변화(相變化)층이 끼워진 기억소자를 갖는 것을 특징으로 한다. 또한, 기억 회로(1116)는, 한 쌍의 도전층 사이에 무기 화합물층, 유기 화합물층 혹은 상변화층이 끼워진 기억 소자만 가져도 좋고, 다른 구성의 기억 회로를 가져도 좋다. 다른 구성의 기억 회로란, 예를 들어, DRAM, SRAM, FeRAM, 마스크ROM, PROM, EPROM, EEPROM 및 플래시 메모리 중에서 선택되는 하나 혹은 복수에 상당한다.
센서(1121)는 저항 소자, 용량 결합 소자, 유도 결합 소자, 광 기전력 소자, 광전 변환 소자, 열 기전력 소자를 형성할 수 있고, 트랜지스터, 서미스터(thermistor), 혹은 다이오드 등의 반도체 소자에 의하여 형성된다. 센서 회로(1122)는 임피던스, 리액턴스, 인덕턴스, 전압 혹은 전류의 변화를 검출하고, 아날로그/디지털 변환(A/D 변환)하여 제어 회로(1114)에 신호를 출력한다.
본 실시형태는, 실시형태 1 내지 실시형태 3과 자유로이 조합할 수 있다. 예를 들어, 실시형태 2에서 제시한 박리 방법을 사용하여 안테나가 형성된 가요성 기판을 형성할 수 있다. 또한, 실시형태 1 내지 실시형태 3에서 얻어지는 박막 트랜지스터를 사용하여 집적회로를 형성하고, 박리를 행한 소자기판과, 본 실시형태에서 얻어지는 안테나가 형성된 가요성 기판을 점착하여 전기적인 도통을 행할 수 있다.
본 발명에 의하여, 프로세서 회로를 갖는 무선 칩(이하, IC 칩, IC 태그, 프로세서 칩, 무선 칩, 무선 프로세서, 무선 메모리, 무선 태그라고도 부름)로서 기능하는 반도체 장치를 형성할 수 있다. 본 발명에 의하여 얻어지는 반도체 장치의 용도는 광범위에 걸치지만, 예를 들어, 지폐, 동전, 유가 증권류, 증명서류, 무기명 채권류, 포장용 용기류, 서적류, 기록 매체, 신변 용품, 탈 것류, 식품류, 의류, 보건 용품류, 생활 용품류, 약품류, 및 전자기기 등에 형성하여 사용할 수 있다.
지폐, 동전이란, 시장에 유통되는 금전이고, 특정 지역에서 화폐와 같이 통 용되는 것(금권), 기념 코인 등을 포함한다. 유가 증권류란, 수표, 증권, 약속 어음 등을 가리키며, 프로세서 회로를 포함하는 IC 태그(90)를 형성할 수 있다(도 13a 참조). 증서류란, 운전 면허증, 주민 등록증 등을 가리키며, IC 태그(91)를 형성할 수 있다(도 13b 참조). 신변 용품이란, 가방, 안경 등을 가리키며, 프로세서 화로를 갖는 칩(96)을 형성할 수 있다(도 13c 참조). 무기명 채권류란, 우표, 쌀 쿠폰, 각종 상품권 등을 가리킨다. 포장 용기류란, 도시락 등의 포장지, 페트 보틀 등을 가리키며, IC 태그(93)를 형성할 수 있다(도 13d 참조). 서적류란, 책을 가리키며, IC 태그(94)를 형성할 수 있다(도 13e 참조). 기록 매체란, DVD 소프트웨어, 비디오 테이프 등을 가리키며, IC 태그(95)를 형성할 수 있다(도 13f 참조). 탈것류란, 자전거 등의 차량, 선박 등을 가리키며, IC 태그(97)을 형성할 수 있다(도 13g 참조). 식품류란, 식료품, 음료 등을 가리킨다. 의류란, 옷, 신발 등을 가리킨다. 보건 용품류란 의료 기구, 건강 기구 등을 가리킨다. 생활 용품류란, 가구, 조명 기구 등을 가리킨다. 약품류란, 의약 제품, 농약 등을 가리킨다. 전자기기는, 액정 표시 장치, EL 표시 장치, 텔레비전 장치(TV 수상기, 박형 텔레비전 수상기), 휴대 전화 등을 가리킨다.
본 발명에서 얻어지는 반도체 장치는, 프린트 기판에 실장, 표면에의 부착, 내장 등을 함으로써, 물품에 고정된다. 예를 들어, 책의 경우는 종이에 내장하거나, 유기 수지로 이루어지는 패키지의 경우는, 상기 유기 수지에 내장함으로써, 각 물품에 고정된다. 본 발명의 반도체 장치는, 소형, 박형, 경량을 실현하므로, 물품에 고정한 후에도, 그 물품 자체의 디자인성을 유지할 수 있다. 또한, 지폐, 동 전, 유가 증권류, 무기명 채권류, 증명서류 등에 본 발명에서 얻어지는 반도체 장치를 형성함으로써, 인증 기능을 구비할 수 있고, 이 인증 기능을 활용하면, 위조를 방지할 수 있다. 또한, 포장용 용기류, 기록 매체, 신변 용품, 식품류, 의류, 생활 용품류, 전자기기 등에 본 발명에서 얻어지는 반도체 장치를 형성함으로써, 검품 시스템 등의 시스템의 효율화를 도모할 수 있다.
다음에, 본 실시형태에서 얻어지는 반도체 장치를 실장한 전자기기의 일 형태에 대하여 도면을 참조하여 설명한다. 여기서 예시하는 전자기기는, 휴대 전화기이며, 케이스(2700, 2706), 패널(2701), 하우징(2702), 프린트 배선 기판(2703), 조작 버튼(2704), 배터리(2705)를 갖는다(도 12b 참조). 패널(2701)은 하우징(2702)에 탈착 자재로 내장되고, 하우징(2702)은, 프린트 배선 기판(2703)에 끼워 붙여진다. 하우징(2702)은, 패널(2701)이 내장되는 전자기기에 맞추어, 형상이나 치수가 적절히 변경된다. 프린트 배선 기판(2703)에는, 패키징된 복수의 반도체 장치가 실장되고, 이들 중의 하나로서 본 발명에서 얻어지는 반도체 장치를 사용할 수 있다. 프린트 배선 기판(2703)에 실장되는 복수의 반도체 장치(2710)는, 컨트롤러, 중앙 처리 유닛(CPU, Central Processing Unit), 메모리, 전원 회로, 음성 처리 회로, 송수신 회로 등의 어느 기능을 갖는다.
패널(2701)은, 접속 필름(2708)을 통하여, 프린트 배선 기판(2703)과 접속된다. 상기 패널(2701), 하우징(2702), 프린트 배선 기판(2703)은, 조작 버튼(2704)이나 배터리(2705)와 함께, 케이스(2700, 2706) 내부에 수납된다. 패널(2701)이 포함하는 화소 영역(2709)은, 케이스(2700)에 형성된 개구창을 통하여 시인(視認) 할 수 있도록 배치된다.
상술한 바와 같이, 본 실시형태에서 얻어지는 반도체 장치는, 가요성 기판을 사용하기 때문에, 박형 및 경량인 것을 특징으로 하고, 상기 특징에 의하여 전자기기의 케이스(2700, 2706) 내부의 한정된 공간을 유효하게 이용할 수 있다.
또한, 케이스(2700, 2706)는, 휴대 전화기의 외관 형상을 일례로서 나타낸 것이며, 본 실시형태에 따른 전자기기는, 그 기능이나 용도에 따라, 다양한 형태로 변경될 수 있다.
(실시형태 5)
여기서는, 비정질 반도체층을 사용한 반도체 소자를 갖는 반도체 장치를 제작하는 예를, 도 14a 내지 도 14d를 사용하여 설명한다. 비정질 반도체층을 사용한 반도체 소자로서는, 박막 트랜지스터, 다이오드, 저항 소자 등이 있다. 여기서는, 비정질 반도체층을 사용한 반도체 소자로서 다이오드를 사용한 광전 변환 소자의 예를 사용하여 제시한다.
실시형태 1과 마찬가지로, 기판(100) 위에 실리콘층(101)을 형성하고, 실리콘층(101) 표면을 플라즈마 처리하여 취약층(102)을 형성하고, 취약층(102) 위에 유기 화합물층(104)을 형성한다. 여기까지의 공정이 종료된 단계의 단면 공정도를 도 14a에 도시한다.
다음에, 유기 화합물층(104) 위에 무기 절연층(105)을 형성하여, 무기 절연층(105) 위에 제 1 도전층(242a 내지 242c)을 형성한다. 다음에, 제 1 도전층(242a 내지 242c)의 일부를 노출시키도록 광전 변환층(243a 내지 243c)을 형성한 다. 다음에, 광전 변환층(243a 내지 243c) 위이며, 또 제 1 도전층(242a 내지 242c)의 노출부의 일부에 제 2 도전층(244a 내지 244c)을 형성한다. 여기서는, 제 1 도전층(242a), 광전 변환층(243a), 및 제 2 도전층(244a)에 의하여 광전 변환 소자(241a)를 구성한다. 또한, 제 1 도전층(242b), 광전 변환층(243b), 및 제 2 도전층(244b)에 의하여 광전 변환 소자(241b)를 구성한다. 또한, 제 1 도전층(242c), 광전 변환층(243c), 및 제 2 도전층(244c)에 의하여 광전 변환 소자(241c)를 구성한다. 또한, 광전 변환 소자(241a 내지 241c)가 직렬 접속이 되도록, 광전 변환 소자(241a)의 제 2 도전층(244a)은, 제 2 광전 변환 소자(241b)의 제 1 도전층(242a)과 접하도록 형성한다. 또한, 광전 변환 소자(241b)의 제 2 도전층(244b)은, 제 3 광전 변환 소자(241c)의 제 1 도전층(242c)과 접하도록 형성한다. 광전 변환 소자(241c)의 제 2 도전층(244c)은, 제 4 광전 변환 소자의 제 1 도전층과 접하도록 형성한다.
유기 화합물층(104) 측에서 빛이 입사되는 경우는, 제 1 도전층(242a 내지 242c)을, 비정질 반도체층으로 형성되는 광전 변환층(243a 내지 243c)과 옴 접촉(ohmic contact)을 할 수 있고, 또 투광성을 갖는 도전층을 사용한다. 대표적으로는, ITO, IZO, 산화아연, 산화실리콘을 포함하는 산화인듐주석 등을 사용할 수 있다. 또한, 제 2 도전층(244a 내지 244c)으로서는, 비정질 반도체층으로 형성되는 광전 변환층(243a 내지 243c)과 옴 접촉을 할 수 있는 금속층으로 형성한다. 이 대표예로서는, 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 몰리브덴(Mo), 팔라듐(Pd), 탄탈(Ta), 텅스텐(W), 백금(Pt), 금(Au) 중에서 선택된 일 원소, 혹은 상기 원소를 50% 이상 포함하는 합금 재료로 형성된다.
한편, 가요성 기판(246) 측에서 빛이 입사되는 경우, 제 1 도전층(242a 내지 242c)에, 비정질 반도체층으로 형성되는 광전 변환층(243a 내지 243c)과 옴 접촉을 할 수 있는 금속층을 사용하고, 제 2 도전층(244a 내지 244c)에 비정질 반도체층으로 형성되는 광전 변환층(243a 내지 243c)과 옴 접촉을 할 수 있고, 또 투광성을 갖는 전극을 사용한다.
광전 변환층(243a 내지 243c)으로서는, 비정질 반도체층을 갖는 반도체 층으로 형성할 수 있다. 이 대표예로서는, 비정질 실리콘층, 비정질 실리콘 게르마늄층, 탄화 실리콘층, 혹은 이들의 PN 접합층, PIN 접합층을 들 수 있다. 본 실시형태에서는, PIN 접합의 아모퍼스실리콘으로 광전 변환층(243a 내지 243c)이 형성된다.
제 2 도전층(244a 내지 244c) 위에 접착재(245)를 사용하여 가요성 기판(246)을 점착하여도 좋다.
다음에, 기판(100)으로부터, 유기 화합물층(104), 광전 변환 소자(241a 내지 241c), 접착재(245), 및 가요성 기판(246)을 포함하는 적층체(247)를 박리한다. 여기서는, 취약층(102)에서 박리한다. 취약층(102)은 부서지기 쉽기 때문에, 비교적 약한 힘으로 박리를 행할 수 있다. 또한, 기판(100)으로부터 적층체(247)를 박리한 후, 취약층(102)을 제거하여도 좋다.
또한, 유기 화합물층(104), 광전 변환 소자(241a 내지 241c), 접착재(245), 및 가요성 기판(246)을 포함하는 적층체(247)에 복수의 반도체 장치가 포함되는 경 우, 상기 적층체를 분단하여, 복수의 반도체 장치를 개개로 절단하여도 좋다. 이러한 공정에 의하여, 한번의 박리 공정으로 복수의 반도체 장치(248)를 제작할 수 있다.
상술한 공정으로 가요성을 갖고, 박형의 반도체 장치를 제작할 수 있다.
또한, 본 실시형태에 의하여 제작되는 반도체 장치를 내장함으로써, 다양한 전자기기를 제작할 수 있다. 전자기기로서는, 휴대 전화, 노트북형 퍼스널 컴퓨터, 게임기기, 카 네비게이션 시스템, 휴대 오디오 기기, 핸디(handy) AV 기기, 디지털 카메라, 필름 카메라, 인스턴트 카메라 등의 카메라, 실내용 에어컨디셔너, 카 에어컨디셔너, 환기(換氣)/공기 조절 설비, 전기 포트(pot), CRT식 프로젝션 TV, 조명 기기, 조명 설비 등을 들 수 있다. 이들 전자기기의 구체적인 예를 이하에 도시한다.
본 실시형태의 광전 변환 소자를 광 센서로서 기능시켜, 상기 광 센서를 디스플레이 휘도, 백 라이트 조도의 최적 조정 및 배터리 세이브(save)용의 센서로서, 휴대 전화, 노트북형 퍼스널 컴퓨터, 디지털 카메라, 게임기기, 카 네비게이션 시스템, 휴대 오디오 기기 등에 사용할 수 있다. 또한, 본 실시형태의 광전 변환 소자를 태양 전지로서 기능시켜, 상기 태양 전지를 배터리로서 이들 전자기기에 형성할 수 있다. 이들 반도체 장치는, 소형이며, 고집적화할 수 있기 때문에, 전자기기의 소형화를 도모할 수 있다.
또한, 본 실시형태의 광전 변환 소자를 광 센서로서 기능시켜, 상기 광 센서를 백 라이트용 LED나 냉음극관의 ON/OFF 제어, 배터리 세이브용의 센서로서, 휴대 전화의 키 스위치, 핸디 AV기기에 탑재할 수 있다. 광 센서를 탑재함으로써, 밝은 환경에서는, 스위치를 OFF로 하여, 버튼 조작에 의한 배터리의 소모를 장시간 경감시킬 수 있다. 본 발명의 반도체 장치는, 소형이며, 고집적할 수 있기 때문에, 전자기기의 소형화, 및 소비 전력의 절감을 도모할 수 있다.
또한, 본 실시형태의 광전 변환 소자를 광 센서로서 기능시켜, 상기 광 센서를 플래시(flash) 조광, 조리개 제어용 센서로서 디지털 카메라, 필름 카메라, 인스턴트 카메라 등의 카메라에 탑재할 수 있다. 또한, 본 실시형태의 광전 변환 소자를 태양 전지로서 기능시켜, 상기 태양 전지를 배터리로서 이들 전자기기에 형성할 수 있다. 이들 반도체 장치는, 소형이며, 고집적화할 수 있기 때문에, 전자기기의 소형화를 도모할 수 있다.
또한, 본 실시형태의 광전 변환 소자를 광 센서로서 기능시켜, 상기 광 센서를 풍량(風量), 온도 제어용 센서로서, 실내용 에어컨디셔너, 카 에어컨디셔너, 환기/공기조절 설비에 탑재할 수 있다. 본 발명의 반도체 장치는, 소형이며, 고집적할 수 있기 때문에, 전자기기의 소형화를 도모할 수 있고, 전력의 절감을 도모할 수 있다.
또한, 본 실시형태의 광전 변환 소자를 광 센서로서 기능시켜, 상기 광 센서를, 보온 온도 제어용 센서로서 전기 포트에 탑재할 수 있다. 본 실시형태의 광 센서에 의하여, 실내의 조명을 소등한 후는, 보온 온도를 낮게 설정할 수 있다. 또한, 소형 및 박형이기 때문에, 임의의 장소에 탑재할 수 있고, 결과적으로 전력의 절감을 도모할 수 있다.
또한, 본 실시형태의 광전 변환 소자를 광 센서로서 기능시켜, 상기 광 센서를 주사선 위치 조정용(RGB 주사선의 위치 맞춤(Digital Auto Convergence)) 센서로서 CRT식 프로젝션 TV의 디스플레이에 탑재할 수 있다. 본 발명의 반도체 장치는, 소형이며, 고집적화할 수 있기 때문에, 전자기기의 소형화를 도모할 수 있고, 또 임의의 영역에 센서를 탑재할 수 있다. 또한, CRT식 프로젝션 TV의 고속 자동 제어가 가능하게 된다.
또한, 본 실시형태의 광전 변환 소자를 광 센서로서 기능시켜, 상기 광 센서를, 각종 조명기기, 조명 설비의 ON/OFF 제어용 센서로서, 가정용 각종 조명기구, 옥외등(屋外燈), 가로등(街路燈), 무인 공공 설비, 경기장, 자동차, 전자식 탁상 계산기 등에 사용할 수 있다. 본 발명의 센서에 의하여, 전력의 절감이 가능하게 된다. 또한, 본 실시형태의 광전 변환 소자를 태양 전지로서 기능시켜, 상기 태양 전지를 배터리로서 이들 전자기기에 형성함으로써, 배터리의 크기를 박막화할 수 있고, 전자기기의 소형화를 도모할 수 있다.
(실시형태 6)
본 실시형태에서는, 기능층을 갖는 기판을 수율 좋게 제작하는 방법을 제공한다. 또한, 도 20a 내지 도 20d는, 기능층을 갖는 기판을 형성하는 공정의 단면도를 도시한다. 또한, 본 실시형태에서는, 기능층으로서, 착색층, 색 변환 필터, 홀로그램 컬러 필터 등 광학적으로 기능하는 층이 있다. 여기서는, 광학적으로 기능하는 층으로서, 착색층을 사용하여 설명한다.
도 20a에 도시하는 바와 같이, 실시형태 1과 마찬가지로, 기판(100) 위에 실 리콘층(101)을 형성하고, 실리콘층(101) 표면을 플라즈마 처리하여 취약층(102)을 형성한다. 다음에 취약층(102) 위에 유기 화합물층(104)을 형성한다. 여기까지의 공정이 종료된 단계에서의 단면 공정도를 도 20a에 도시한다. 또한, 취약층(102)과 유기 화합물층(104) 사이에 무기 절연층을 형성하여도 좋다.
다음에, 유기 화합물층(104) 위에 착색층, 및 상기 착색층을 덮는 절연층(158)을 형성한다. 여기서는, 착색층으로서, 차광층(151 내지 154), 적색 착색층(155), 청색 착색층(156), 및 녹색 착색층(157)을 제시한다. 또한, 착색층 및 절연층(158)에 의하여, 기능층(159)을 구성할 수 있다.
착색층의 형성 방법으로서는, 착색 수지를 사용한 에칭법, 컬러 레지스트를 사용한 컬러 레지스트법, 염색법, 전착법, 미셀 전계법, 전착 전사법, 필름 분산법, 잉크젯법(액적 토출법) 등을 적절히 사용할 수 있다.
여기서는, 안료가 분산된 감광성 수지를 에칭법에 의하여, 컬러 필터를 형성한다. 우선, 흑색 안료가 분산된 감광성 아크릴 수지를 도포법에 의하여 유기 화합물층(104) 위에 도포한다. 다음에, 아크릴 수지를 건조시키고, 임시적으로 소성한 후, 노광 및 현상하고, 200℃ 이상 350℃ 이하, 바람직하게는 200℃ 이상 350℃ 이하, 여기서는 220℃에서 가열하여 아크릴을 경화함으로써, 막 두께 0.5㎛ 내지 1.5㎛의 차광층(151 내지 154)을 형성한다.
다음에, 적색 안료, 녹색 안료, 혹은 청색 안료가 분산된 감광성 아크릴 수지를 도포법에 의하여 각각 도포하고, 차광층(151 내지 154)과 같은 공정에 의하여, 각각 막 두께 1.0㎛ 내지 2.5㎛의 적색 착색층(155), 청색 착색층(156), 녹색 착색층(157)을 형성한다.
상술한 공정에 의하여, 폭이 제어된 착색층을 용이하게 형성할 수 있다.
또한, 여기서는, 적색 착색층은 적색 빛(650nm 부근에 피크 파장을 갖는 빛)을 투과하는 착색층이며, 녹색 착색층은 녹색 빛(550nm 부근에 피크 파장을 갖는 빛)을 투과하는 착색층이고, 청색 착색층은 청색 빛(450nm 부근에 피크 파장을 갖는 빛)을 투과하는 착색층을 가리킨다.
착색층을 덮는 절연층(158)은, 도포법으로 절연성의 조성물을, 유기 화합물층(104), 착색층(155 내지 157), 및 차광층(151 내지 154)의 노출부에 도포하고, 가열 및 소성하여 형성한다. 절연층(158)은 실시형태 1에서 제시되는 층간 절연층(118)과 같은 수법 및 재료에 의하여 형성할 수 있다. 또한, 절연층(158)은, 착색층의 보호층으로서 기능하는 것이 바람직하다(도 20b 참조).
다음에, 도 20c에 도시하는 바와 같이, 기판(100)으로부터, 유기 화합물층(104), 기능층(159)을 포함하는 적층체를 박리한다.
다음에, 도 20d에 도시하는 바와 같이, 취약층(102)을 제거한 후, 유기 화합물층(104)에 가요성 기판(160)을 접착한다. 여기서는, 열 압착에 의하여 유기 화합물층(104)에 가요성 기판(160)을 고정한다. 또한, 접착제를 사용하여, 유기 화합물층(104)에 가요성 기판(160)을 고정하여도 좋다.
상술한 공정에 의하여, 기능층(159)을 갖는 가요성 기판을 수율 좋게 형성할 수 있다.
(실시형태 7)
본 발명에 의하여 얻어지는 액정 표시 장치나 발광 장치는 다양한 모듈(액티브 매트릭스형 액정 모듈, 액티브 매트릭스형 EL 모듈)에 사용할 수 있다. 즉, 그들을 표시부에 내장한 모든 전자기기에 본 발명을 실시할 수 있다.
이러한 전자기기로서는, 비디오 카메라나 디지털 카메라 등의 카메라, 헤드 실장 디스플레이(고글형 디스플레이), 카 네비게이션 시스템, 프로젝터, 카 스테레오 컴포넌트, 퍼스널 컴퓨터, 휴대 정보 단말(모바일 컴퓨터, 휴대 전화 혹은 전자 서적 등) 등을 들 수 있다. 이들 일례를 도 15a 내지 도 15c에 도시한다.
도 15a 및 도 15b는 텔레비전 장치이다. 표시 패널에는, 화소부만이 형성되어 주사선 측 구동회로와 신호선 측 구동회로가 TAB 방식에 의하여 실장되는 경우와, COG 방식에 의하여 실장되는 경우와, 박막 트랜지스터를 형성하여, 화소부와 주사선 측 구동회로를 기판 위에 일체 형성하여, 신호선 측 구동회로를 별도 드라이버 IC로서 실장하는 경우, 혹은 화소부와 신호선 측 구동회로와 주사선 측 구동회로를 기판 위에 일체 형성하는 경우 등이 있지만, 어느 형태로 하여도 좋다.
이 외의 외부 회로의 구성으로서, 영상 신호의 입력 측에서는, 튜너에서 수신한 신호 중, 영상 신호를 증폭하는 영상 신호 증폭 회로와, 여기서 출력되는 신호를 적색, 녹색, 청색의 각 색깔에 대응한 색 신호로 변환하는 영상 신호 처리 회로와, 이 영상 신호를 드라이버 IC의 입력 사양으로 변환하기 위한 컨트롤 회로 등으로 이루어진다. 컨트롤 회로는, 주사선 측과 신호선 측에 각각 신호가 출력된다. 디지털 구동하는 경우에는, 신호선 측에 신호 분할 회로를 형성하여, 입력 디지털 신호를 복수로 분할하여 공급하는 구성으로 하여도 좋다.
튜너에서 수신한 신호 중에서, 음성 신호는, 음성 신호 증폭 회로에 송신되고, 이 출력은 음성 신호 처리 회로를 통하여 스피커에 공급된다. 제어 회로는 수신국(수신 주파수)이나 음량의 제어 정보를 입력부로부터 받고, 튜너나 음성 신호 처리 회로에 신호를 송출한다.
표시 모듈을, 도 15a 및 도 15b에 나타내는 바와 같이, 하우징에 내장하여, 텔레비전 장치를 완성시킬 수 있다. FPC까지 설치된 표시 패널을 표시 모듈이라고도 부른다. 표시 모듈에 의하여 주화면(2003)이 형성되고, 그 외의 부족 설비로서 스피커 부(2009), 조작 스위치 등이 구비된다. 이와 같이, 텔레비전 장치를 완성시킬 수 있다.
도 15a에 도시하는 바와 같이, 하우징(2001)에 표시 소자를 이용한 표시용 패널(2002)이 내장되고, 수신기(2005)에 의하여 일반적인 텔레비전 방송의 수신을 비롯하여 모뎀(2004)을 통하여 유선 혹은 무선에 의한 통신 네트워크에 접속함으로써, 일방향(송신자로부터 수신자) 혹은 쌍방향(송신자와 수신자 사이, 혹은 수신자들 사이)의 정보 통신도 행할 수 있다. 텔레비전 장치의 조작은, 하우징에 내장된 스위치 혹은 별도의 리모트 컨트롤 조작기(2006)에 의하여 행할 수 있고, 이 리모트 컨트롤러 조작기에도 출력하는 정보를 표시하는 표시부(2007)가 형성되어도 좋다.
또한, 텔레비전 장치에도, 주화면(2003) 외에 서브 화면(2008)을 제 2 표시용 패널로 형성하여, 채널이나 음량 등을 표시하는 구성이 부가되어도 좋다. 이 구성에 있어서, 주화면(2003)을 발광 표시용 패널로 형성하고, 서브 화면을 액정 표시용 패널로 형성하여도 좋다. 또한, 주화면(2003)을 액정 표시용 패널로 형성하고, 서브 화면을 발광 표시용 패널로 형성하고, 서브 화면은 점멸이 가능한 구성으로 하여도 좋다.
도 15b는, 예를 들어, 20인치 내지 80인치 대형 표시부를 갖는 텔레비전 장치이며, 케이스(2010), 조작부인 키보드부(2012), 표시부(2011), 스피커 부(2013) 등을 포함한다. 본 발명은, 표시부(2011)의 제작에 적용된다. 도 15b의 표시부는, 만곡될 수 있는 가요성 기판을 사용하기 때문에, 표시부가 만곡된 텔레비전 장치가 된다. 이와 같이, 표시부의 형상을 자유로이 설계할 수 있기 때문에, 원하는 형상의 텔레비전 장치를 제작할 수 있다.
본 발명에 의하여, 간략한 공정으로 표시 장치를 형성할 수 있기 때문에, 비용 절감도 달성할 수 있다. 따라서, 본 발명을 사용한 텔레비전 장치에 있어서는, 대화면의 표시부를 가져도 낮은 비용으로 형성할 수 있다.
물론, 본 발명은 텔레비전 장치에 한정되지 않고, 퍼스널 컴퓨터의 모니터를 비롯하여, 철도 역이나, 공항 등에 있어서의 정보 표시판이나, 길가에 있어서의 광고 표시판 등 대면적의 표시 매체로서 다양한 용도에 적용할 수 있다.
또한, 도 15c는 휴대 정보 단말(전자 서적)이며, 본체(3001), 표시부(3002, 3003), 기억 매체(3004), 조작 스위치(3005), 안테나(3006) 등을 포함한다.
가요성 기판을 사용하여 휴대 정보 단말의 박형화 및 경량화를 도모할 수 있다.
본 실시형태는, 실시형태 1 내지 실시형태 3 중의 어느 하나와 자유로이 조 합할 수 있다.
(실시형태 8)
본 실시형태에서는, 실시형태 6에 기재한 표시부로서 사용할 수 있는 전기 영동 표시 장치를 사용하는 예를 제시한다. 대표적으로는, 도 15c에 도시하는 휴대 서적(전자 서적)의 표시부(3002), 혹은 표시부(3003)에 적용한다.
전기 영동 표시 장치(전기 영동 디스플레이)는, 전자 페이퍼라고도 불리며, 종이처럼 읽기 쉽고, 다른 표시 장치와 비교하여 저소비 전력이며, 얇고 가벼운 형상으로 할 수 있는 이점을 갖는다.
전기 영동 디스플레이는, 다양한 형태를 취할 수 있지만, 플러스의 전하를 갖는 제 1 입자와, 마이너스의 전하를 갖는 제 2 입자와, 용매를 포함하는 마이크로 캡슐을 복수 갖고, 마이크로 캡슐에 전계를 인가함으로써, 마이크로 캡슐 중의 입자를 서로 반대 방향으로 이동시켜, 한쪽에 모인 입자의 색깔만을 표시하는 것이다. 또한, 제 1 입자 혹은 제 2 입자는 염료를 포함하고, 전계가 없는 경우에 있어서 이동하지 않는다. 또한, 제 1 입자의 색깔과 제 2 입자의 색깔은 다른 색깔(무색을 포함함)로 한다.
상술한 바와 같이, 전기 영동 디스플레이는 유전 정수가 높은 제 1 입자 혹은 제 2 입자가 높은 전계 영역으로 이동하는, 소위 유전 영동적 효과(dieletrophoretic effect)를 이용한 디스플레이이다. 전기 영동 디스플레이는, 액정표시 장치에는 필요한 편광판, 대향기판도 전기 영동 표시 장치에는 필요가 없고, 두께나 무게가 절반이 된다.
상기 마이크로 캡슐을 용매 중에 분산시킨 것이 전자 잉크라고 불리는 것이며, 이 전자 잉크는 유리, 플라스틱, 피륙, 종이 등 표면에 인쇄할 수 있다. 또한, 컬러 필터나 색소를 갖는 입자를 사용함으로써, 컬러 표시도 가능하다.
또한, 기판 위에 적절히, 2개의 전극 사이에 끼워지도록 상기 마이크로 캡슐을 복수 배치하면 표시장치가 완성되고, 마이크로 캡슐에 전계를 인가하면 표시를 행할 수 있다. 예를 들어, 실시형태 1 혹은 실시형태 2에서 얻어지는 액티브 매트릭스 기판을 사용할 수 있다. 플라스틱 기판에 전자 잉크를 직접 인쇄할 수도 있지만, 액티브 매트릭스형으로 하는 경우, 열이나 유기 용제에 약한 플라스틱 기판 위에 소자를 형성하는 것보다, 유리 기판 위에 소자 및 전자 잉크를 형성한 후, 유리 기판을 실시형태 1 혹은 실시형태 2에 따라 박리하는 것이 바람직하다.
또한, 마이크로 캡슐 중의 제 1 입자 및 제 2 입자는, 도전체 재료, 절연체 재료, 반도체 재료, 자성(磁性) 재료, 액정 재료, 강유전성 재료, 일렉트로 루미네선스 재료, 일렉트로크로믹 재료, 자기 영동 재료 중에서 선택된 일종의 재료, 혹은 이들의 복합 재료를 사용하면 좋다.
본 실시형태는, 실시형태 1, 실시형태 2, 실시형태 6 중의 어느 하나와 자유로이 조합하여 행할 수 있다.
[실시예 1]
본 실시예에서는, 플렉시블한 액정 표시 장치의 제작 공정을 도 16a 내지 도 18b를 사용하여 설명한다. 또한, 도 16a 내지 도 18b는, 액정 표시 장치의 제작 공정을 도시하는 단면도이다.
도 16a에 도시하는 바와 같이, 제 1 기판(50) 위에 실리콘층(51)을 형성한다. 다음에, 실리콘층(51) 표면을 플라즈마 처리하여 취약층(52)을 형성한다. 여기서는, 제 1 기판(50)으로서 유리 기판을 사용하고, 실리콘층(51)으로서, TORAY INDUSTRIES, INC제의 PSB-K31(20% 내지 40%의 실록산 폴리머 및 60% 내지 80%의 3-메톡시3-메틸-1부탄올을 포함하는 조성물)을 도포하고 200℃에서 30분간 가열하여, 두께 900nm 내지 1000nm의 실리콘층을 형성한다. 또한, 실리콘층(51) 표면을 산소플라즈마 처리하여, 실리콘층(51) 표면의 유기기가 산화된 취약층(52)을 형성한다.
다음에, 도 16b에 도시하는 바와 같이, 제 1 기판(50)의 취약층(52) 위에 유기 화합물층(53)을 형성한다. 여기서는, 폴리이미드를 스핀 코터로 도포한 후, 300℃에서 30분간 가열하여 유기 화합물층(53)으로서 폴리이미드층을 형성한다.
다음에, 도 16c에 도시하는 바와 같이, 유기 화합물층(53) 위에 소자층(54a)을 형성한다. 여기서는, 실시형태 1에 제시하는 바와 같이, 소자층(54a)에 박막 트랜지스터 및 박막 트랜지스터에 접속되는 화소 전극을 형성한다. 또한, 소자층(54a)의 일부의 배선을 사용하여 얼라인먼트 마커(54b)를 형성한다.
다음에, 소자층(54a) 및 유기 화합물층(53) 위에 배향층(55)을 형성한다. 배향층(55)으로서는, 폴리이미드를 인쇄법에 의하여 인쇄하고, 250℃에서 1시간 반 가열한 후, X축 방향으로 러빙하여 배향층을 형성한다.
한편, 도 16d에 도시하는 바와 같이, 제 2 기판(60) 위에 몰리브덴층(61a), 및 얼라인먼트 마커(61b)를 형성하고, 몰리브덴층(61a), 및 얼라인먼트 마커(61b) 표면에 산화 몰리브덴층(62a, 62b)을 형성하고, 산화몰리브덴층(62a, 62b) 위에 절 연층(63)을 형성한다.
여기서는, 제 2 기판(60)으로서 유리 기판을 사용한다. 몰리브덴층(61a), 및 얼라인먼트 마커(61b)는, 몰리브덴 타깃을 아르곤으로 스퍼터링하여, 제 2 기판(60) 위에 두께 10nm의 몰리브덴층을 형성한다. 다음에, 포토리소그래피 공정에 의하여 형성된 레지스트 마스크를 사용하여 몰리브덴층의 일부를, 인산, 초산, 및 질산을 포함하는 용액을 사용하여 에칭하여, 몰리브덴층(61a), 및 얼라인먼트 마커(61b)를 형성한다. 다음에, 레지스트 마스크를 제거하고, 플루오르화수소로 몰리브덴층(61a), 및 얼라인먼트 마커(61b) 표면에 산화층을 제거한 후, 일산화이질소 플라즈마 처리하여 몰리브덴층(61a), 및 얼라인먼트 마커(61b) 표면에 산화몰리브덴층(62a, 62b)을 형성한다. 다음에, 실란, 일산화이질소, 및 암모니아를 사용하여, 절연층(63)으로서 두께 100nm의 질화실리콘층을 형성한다.
다음에, 도 16e에 도시하는 바와 같이, 절연층(63) 위에 유기 화합물층(64)을 형성한다. 여기서는, 도 1b에 도시하는 바와 같이 유기 화합물층(53)과 마찬가지로 형성한다.
다음에, 도 16f에 도시하는 바와 같이, 유기 화합물층(64) 위에 착색층(65)을 형성한다. 여기서는, 착색층(65)은, 적색 착색층, 청색 착색층, 녹색 착색층, 및 흑색 착색층과, 적색 착색층, 청색 착색층, 녹색 착색층, 및 흑색 착색층 위에 형성되는 보호층과, 보호층 위에 형성되는 화소 전극을 포함한다. 또한, 적색 착색층은 적색 빛(650nm 부근에 피크 파장을 갖는 빛)이 투과하는 착색층이고, 녹색 착색층은 녹색 빛(550nm 부근에 피크 파장을 갖는 빛)이 투과하는 착색층이고, 청 색 착색층은 청색 빛(450nm 부근에 피크 파장을 갖는 빛)이 투과하는 착색층을 가리킨다.
다음에, 착색층(65) 및 유기 화합물층(64) 위에 배향층(66)을 형성한다. 배향층(66)으로서는, 폴리이미드를 인쇄법에 의하여 인쇄하고, 250℃에서 1시간 반 가열한 후, Y축 방향으로 러빙하여 배향층을 형성한다.
다음에, 배향층(66) 표면을 청정한 후, 도 16g에 도시하는 바와 같이, 배향층(66) 위에 씰재(67)를 형성한다. 또한, 이 때, 액정 주입구가 되는 절결부를 형성하도록 씰재의 재료를 디스펜서 장치 혹은 액적토출 장치로부터 토출하여, 씰재를 형성한다. 또한, 배향층(66) 위에 구형 스페이서(68)를 산포한다. 여기서는, 씰재로서 에폭시 수지를 사용한다.
다음에, 도 17a에 도시하는 바와 같이, 제 1 기판(50) 및 제 2 기판(60)을 접합한다. 구체적으로는, 제 1 기판(50) 위에 형성되는 얼라인먼트 마커(54b), 및 제 2 기판(60) 위에 있는 얼라인먼트 마커(61b)의 위치를 맞추면서, 씰재(67)에 의하여, 제 1 기판(50) 및 제 2 기판(60)을 접합한다. 여기서는, 제 1 기판(50) 및 제 2 기판(60)을 압착하면서 160℃에서 3시간 가열하여 씰재(71)를 경화하여, 제 1 기판(50) 및 제 2 기판(60)을 접합한다.
여기서는, 제 1 기판(50) 위에 형성되는 실리콘층(51) 및 취약층(52)이 투광성을 가지므로, 얼라인먼트 마커(54b, 61b)의 위치를 맞추기 쉽다. 따라서, 제 1 기판(50) 및 제 2 기판(60)의 접합을 용이하게 행할 수 있다.
다음에, 도 17b에 도시하는 바와 같이, 제 1 기판(50) 및 제 2 기판(60)을 스크라이버를 사용하여 분단한다. 여기서는 씰재(71)의 외측에서 제 1 기판(50) 및 제 2 기판(60)을 분단한다. 또한, 상기 스크라이버의 절단과 함께, 도 17c에 도시하는 바와 같이, 제 2 기판(60)에 있어서, 산화몰리브덴층(62a, 62b) 근방에서 박리가 생긴다. 이것은, 제 2 기판(60) 위에 형성되는 산화몰리브덴층(62a, 62b)은, 제 1 기판(50) 위에 형성되는 취약층(52)와 비교하여, 물리적 작용에 의하여, 제 2 기판(60)이 제 1 기판(50)으로부터 박리된다. 구체적으로는, 산화몰리브덴층(62a, 62b)과, 절연층(63)의 계면에서 박리가 생긴다.
또한, 실리콘층(51) 및 취약층(52)의 계면에 있어서의 박리성은, 산화몰리브덴층(62a, 62b) 및 절연층(63)의 계면에 있어서의 박리성과 비교하여 낮으므로, 상기 스크라이버에 의한 분단에 의한 외력으로는, 박리가 생기지 않는다. 따라서, 박리 공정에 있어서, 유기 화합물층(53, 64), 소자층(54a), 및 착색층(65) 등을 제 1 기판(50)에 유지할 수 있으므로, 이후 액정 주입, 밀봉 등의 처리를 행하기 쉽다. 따라서, 수율을 향상시킬 수 있는 것과 함께, 스루풋을 향상시킬 수 있다.
또한, 스크라이버에 의하여 분단된 제 1 기판(50)을 제 1 기판(50a)이라고 표시하고, 스크라이버에 의하여 분단된 실리콘층(51)을 실리콘층(51a)이라고 표시하고, 스크라이버에 의하여 분단된 취약층(52)을 취약층(52a)이라고 표시하고, 스크라이버에 의하여 분단된 유기 화합물층(53)을 유기 화합물층(53a)이라고 표시한다.
다음에, 도 18a에 도시하는 바와 같이, 액정 주입구(도시하지 않음)로부터, 액정 주입법에 의하여 제 1 기판(50) 위에 형성되는 배향층(55), 유기 화합물 층(64) 위에 형성되는 배향층(66), 및 씰재(71) 사이에 액정 재료(73)를 주입한다. 다음에, 주입구에 밀봉재 재료를 도포 및 경화하여 밀봉재(도시하지 않음)를 형성하고, 제 2 기판(60) 및 유기 화합물층(64) 사이의 액정을 씰재 및 밀봉재로 밀봉한다.
다음에, 도 18b에 도시하는 바와 같이, 제 1 기판(50a)을 유기 화합물층(53a)으로부터 박리한다. 구체적으로는, 취약층(52a)과 실리콘층(51a)의 계면에서 박리한다. 또한, 이 후, 취약층(52a)을 제거하여도 좋다.
상술한 공정에 의하여, 가요성을 갖는 액정 표시 장치(74)를 제작할 수 있다. 본 실시예에서는, 실리콘층 및 그 위에 형성되는 취약층이 투광성을 가지므로, 얼라인먼트 마커(54b, 61b)의 위치를 쉽게 맞출 수 있다. 따라서, 제 1 기판(50) 및 제 2 기판(60)의 접합을 용이하게 행할 수 있다. 또한, 박리성이 상이한 박리 계면(여기서는, 박리성의 산화 몰리브덴층 및 절연층의 계면, 및 몰리브덴층 및 절연층의 박리 계면과 비교하여, 박리성이 낮은 실리콘층 및 취약층의 계면)을 사용함으로써, 가요성을 갖는 액정 표시 장치를 수율 좋게 제작할 수 있다. 또한, 가요성을 갖는 액정 표시 장치의 제작 공정에 있어서의 스루풋을 향상시킬 수 있다.
[실시예 2]
본 실시예에서는, 실리콘층 표면의 결합 상태, 및 박리한 후의 실리콘층 표면의 결합 상태를 X선 광전자 분광법(XPS: X-ray Photoelectron Spectroscopy)을 사용하여 측정한 결과를, 도 19를 사용하여 제시한다.
유리 기판 위에 TORAY INDUSTRIES, INC 제의 PSB-K31(20% 내지 40%의 실록산 폴리머 및 60% 내지 80%의 3-메톡시3-메틸-1부탄올을 포함하는 조성물)을 스핀 코팅법에 의하여 도포하고, 200℃에서 30분간 소성하여 실리콘층을 형성하였다. 다음에, 실리콘층 표면에 60초간 산소 플라즈마를 조사한 후, 실리콘층 표면에 폴리이미드를 스핀 코팅법에 의하여 도포하여, 300℃에서 1시간 소성하였다. 이 후, 폴리이미드 표면에 테이프를 접합한 후, 실리콘층으로부터 폴리이미드를 박리하였다.
다음에, 실리콘층(시료 1로 함) 표면과, 실리콘층 표면을 산소 플라즈마로 처리한 후의 실리콘층(시료 2로 함) 표면과, 폴리이미드를 박리한 후의 실리콘층(시료 3으로 함) 표면을 XPS 측정하였다. 도 19에 시료 1 내지 시료 3의 측정 결과를 도시한다.
도 19의 스펙트럼에 있어서, 시료 1 및 시료 2를 비교하면, 시료 2의 산소 결합을 나타내는 피크(81)가 상대적으로 증가됨과 함께, 탄소 결합의 피크(82)가 상대적으로 감소되는 것을 알 수 있다. 또한, 실리콘 결합을 나타내는 피크(83)는 시료 2에서 증가되지만, 그다지 큰 증가가 아니다. 이런 점에서, 산소 플라즈마 처리에 의하여 실리콘층 표면의 탄소가 산화되고, 실리콘층 표면으로부터 제거되는 것을 알 수 있다.
또한, 시료 1 및 시료 3을 비교하면, 시료 1 및 시료 3의 피크가 거의 같다는 것을 알 수 있다. 이런 점에서, 폴리이미드를 실리콘층으로부터 박리하였을 때, 산소 플라즈마 처리에 의하여 산화된 실리콘층 표면도 박리된 것을 알 수 있 다. 즉, 산소 플라즈마 처리에 의하여 실리콘층 표면의 유기기가 산화되고, 취약화되고, 실리콘층 표면의 유연성이나 강도가 저하된다. 여기서, 폴리이미드가 실리콘층으로부터 박리될 수 있는 외력을 가하면, 상기 산화된 영역이 박리층이 되고, 산화된 취약층과, 산화되지 않는 층의 계면에 있어서, 취성(脆性) 파괴가 진행되어, 박리되는 것을 알 수 있다.
도 1a 내지 도 1e는 본 발명의 반도체 장치의 제작 방법을 설명하는 단면도.
도 2a 내지 도 2d는 본 발명의 반도체 장치의 제작 방법을 설명하는 단면도.
도 3a 및 도 3b는 유기 박막 트랜지스터의 단면 구조의 일례를 도시하는 도면.
도 4a 내지 도 4c는 본 발명의 반도체 장치의 제작 방법을 설명하는 상면도 및 단면도.
도 5는 본 발명의 반도체 장치의 구성을 설명하는 사시도.
도 6은 본 발명의 반도체 장치의 구성을 설명하는 상면도.
도 7a 및 도 7b는 본 발명의 반도체 장치의 구성을 설명하는 상면도.
도 8은 본 발명의 반도체 장치의 구성을 설명하는 단면도.
도 9a 내지 도 9d는 본 발명의 반도체 장치의 제작 방법을 설명하는 단면도 및 사시도.
도 10a 내지 도 10d는 본 발명의 반도체 장치의 제작 방법을 설명하는 단면도.
도 11a 내지 도 11d는 본 발명에 적용할 수 있는 안테나의 형상을 설명하는 상면도.
도 12a는 본 발명의 반도체 장치의 구성을 설명하는 도면이고, 도 12b는 전자 기기의 일례를 설명하는 도면.
도 13a 내지 도 13g는 본 발명의 반도체 장치의 용도를 설명하는 도면.
도 14a 내지 도 14d는 본 발명의 반도체 장치의 제작 방법을 설명하는 단면도.
도 15a 내지 도 15c는 전자기기의 일례를 도시하는 도면.
도 16a 내지 도 16g는 본 발명의 반도체 장치의 제작 방법을 설명하는 단면도.
도 17a 내지 도 17c는 본 발명의 반도체 장치의 제작 방법을 설명하는 단면도.
도 18a 및 도 18b는 본 발명의 반도체 장치의 제작 방법을 설명하는 단면도.
도 19는 실리콘층 표면의 결합 상태를 X선 광전자 분광법을 사용하여 측정한 결과를 도시한 도면.
도 20a 내지 도 20d는 본 발명의 기능층을 갖는 기판의 제작 방법을 설명하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
100: 기판 101: 실리콘층
102: 취약층 103: 플라즈마 처리
104: 유기 화합물층 105: 무기 절연층
106: 게이트 전극 107: 게이트 절연층
108a: 미결정 반도체층 108b: 버퍼층
109: 일 도전형의 불순물 원소를 포함하는 반도체층
111: 박막 트랜지스터 112: 소스 전극 및 드레인 전극
113: 소스 영역 및 드레인 영역 114: 미결정 반도체층
115: 버퍼층 116: 반도체층
117: 보호층 118: 층간 절연층
119: 제 1 전극 120: 제 2 전극
121: 배향층 131: 고분자 재료
132: 액정 133: 가요성 기판
134: 적층체 135: 액정 표시 장치

Claims (17)

  1. 기판 위에 실리콘층을 형성하는 단계와;
    취화층을 형성하기 위하여 상기 실리콘층 표면에 플라즈마 처리를 행하는 단계와;
    상기 취화층 위에 유기 화합물층을 형성하는 단계와;
    상기 유기 화합물층 위에 반도체층을 형성하는 단계와;
    상기 반도체층을 사용하여 반도체 소자를 형성한 후에, 상기 유기화합물층과 상기 반도체 소자를 포함하는 적층체를 상기 기판의 상기 취화층에서 박리하는 단계를 포함하는, 반도체 장치의 제작 방법.
  2. 제 1 항에 있어서,
    상기 반도체층은 비정질 반도체층인, 반도체 장치의 제작 방법.
  3. 제 1 항에 있어서,
    상기 반도체층은 미결정 반도체층인, 반도체 장치의 제작 방법.
  4. 제 1 항에 있어서,
    상기 반도체층은 유기 화합물을 포함하는, 반도체 장치의 제작 방법.
  5. 제 1 항에 있어서,
    상기 기판은 유리 기판, 세라믹스 기판, 혹은 석영 기판인, 반도체 장치의 제작 방법.
  6. 제 1 항에 있어서,
    상기 취화층은 산화실리콘층인, 반도체 장치의 제작 방법.
  7. 기판 위에 실리콘층을 형성하는 단계와;
    취화층을 형성하기 위하여 상기 실리콘층 표면에 플라즈마 처리를 행하는 단계와;
    상기 취화층 위에 유기 화합물층을 형성하는 단계와;
    상기 유기 화합물층 위에 제 1 전극을 형성하는 단계와;
    상기 제 1 전극 위에 발광층을 형성하는 단계와;
    상기 발광층 위에 제 2 전극을 형성하는 단계와;
    상기 제 2 전극에 가요성 기판을 접합한 후에, 상기 유기 화합물층, 상기 제 1 전극, 상기 발광층, 상기 제 2 전극을 포함하는 적층체를 상기 기판의 상기 취화층에서 박리하는 단계를 포함하는, 반도체 장치의 제작 방법.
  8. 제 7 항에 있어서,
    상기 기판은 유리 기판, 세라믹스 기판, 혹은 석영 기판인, 반도체 장치의 제작 방법
  9. 제 7 항에 있어서,
    상기 취화층은 산화실리콘층인, 반도체 장치의 제작 방법.
  10. 기판 위에 실리콘층을 형성하는 단계와;
    취화층을 형성하기 위하여 상기 실리콘층 표면에 플라즈마 처리를 행하는 단계와;
    상기 취화층 위에 유기 화합물층을 형성하는 단계와;
    인쇄법에 의하여 상기 유기 화합물층 위에 도전층을 인쇄하고 상기 도전층을 소성하는 단계와;
    상기 도전층과 반도체 부품을 접합한 후에, 상기 유기 화합물층과 상기 도전층을 포함하는 적층체와 상기 반도체 부품을 상기 기판의 상기 취화층에서 박리하는 단계를 포함하는, 반도체 장치의 제작 방법.
  11. 제 10 항에 있어서,
    상기 도전층은 안테나인, 반도체 장치의 제작 방법.
  12. 제 10 항에 있어서,
    상기 기판은 유리 기판, 세라믹스 기판, 혹은 석영 기판인, 반도체 장치의 제작 방법.
  13. 제 10 항에 있어서,
    상기 취화층은 산화실리콘층인, 반도체 장치의 제작 방법.
  14. 기판 위에 실리콘층을 형성하는 단계와;
    취화층을 형성하기 위하여 상기 실리콘층 표면에 플라즈마 처리를 행하는 단 계와;
    상기 취화층 위에 유기 화합물층을 형성하는 단계와;
    인쇄법에 의하여 상기 유기 화합물층 위에 도전층을 인쇄하고 상기 도전층을 소성하는 단계와;
    상기 유기 화합물층과 상기 도전층을 포함하는 적층체를 상기 기판에서 분리한 후, 반도체 부품을 상기 도전층의 취화층에서 접속하는 단계를 포함하는, 반도체 장치의 제작 방법.
  15. 제 14 항에 있어서,
    상기 도전층은 안테나인, 반도체 장치의 제작 방법.
  16. 제 14 항에 있어서,
    상기 기판은 유리 기판, 세라믹스 기판, 혹은 석영 기판인, 반도체 장치의 제작 방법.
  17. 제 14 항에 있어서,
    상기 취화층은 산화실리콘층인, 반도체 장치의 제작 방법.
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