KR20090023134A - 증폭 회로 - Google Patents

Abstract

출력단에 AB급 동작하는 푸시풀 회로를 구비한 증폭 회로에서, 아이들 전류에 의한 전력 소비를 저감한다. 앰프(26)는 차동 입력 V_IN의 플러스의 기간에 대응하여, 출력단 회로(24)의 푸시풀 회로를 구성하는 한쪽의 트랜지스터 Tr1을 AB급 동작시킨다. 트랜지스터 Tr3은, 앰프(26)의 출력에 기초하여, V_IN의 플러스 기간에 대응해서 온하고, 푸시풀 회로를 구성하는 다른 쪽의 트랜지스터 Tr2의 게이트를 접지시켜서, Tr2를 컷오프 상태로 한다. 마찬가지로, 앰프(28)는 차동 입력 V_IN의 마이너스 기간에 대응하여 Tr2를 AB급 동작시킴과 함께, 트랜지스터 Tr4를 온시켜서 Tr1의 게이트를 접지시키고, Tr1을 컷오프 상태로 한다.

앰프, 트랜지스터, 증폭 회로, 게이트, 푸시풀 회로

Description

증폭 회로{AMPLIFICATION CIRCUIT}

본 발명은, 증폭 회로에 관한 것으로，특히 AB급 푸시풀 증폭 회로에 관한 것이다.

도 6은, 종래의 AB급 푸시풀 증폭 회로인 오피 앰프(2)의 회로 구성을 나타내는 모식도이다. 오피 앰프(2)는, 비반전 입력 단자 N_{IN +}, 반전 입력 단자 N_{IN -} 각각에 입력되는 전압 신호V₊, V_-의 전위차 V_IN(≡V₊-V_-)에 따라서 동작하고, V_IN을 증폭한 출력 신호 V_OUT을 출력 단자 N_OUT으로부터 출력한다.

오피 앰프(2)는 전단 앰프(10, 12)와, 출력단 회로(14)를 포함하여 구성된다. 출력단 회로(14)는, 트랜지스터 Tr1, Tr2로 구성된 푸시풀 회로이고, Tr1은, 플러스 전원 V_cc와 N_OUT 사이에 드레인-소스가 접속되며, Tr2는, N_OUT과 접지 전위 GND 사이에 드레인-소스가 접속된다.

Tr1은 전단 앰프(10)의 출력에 의해 제어되고, Tr2는 전단 앰프(12)의 출력 에 의해 제어된다. 여기에서는, Tr1, Tr2를 함께 n채널 MOS 트랜지스터로 구성하 는 것에 대응하여, 전단 앰프(10, 12)에는, 오피 앰프(2)에의 차동 입력인 V_IN이 서로 반대의 극성으로 입력된다. 전단 앰프(10, 12)는 각각 AB급 동작하고, 이것에 의해，출력단 회로(14)는 AB급 푸시풀 회로로서 동작한다.

도 7은, 도 6에 도시한 오피 앰프(2)의 동작을 설명하는 신호 파형도이며, 각각 종축이 신호값, 횡축이 시간이다. 도 7의 (a)는 오피 앰프(2)에의 차동 입력 V_IN의 일례로서 1주기의 정현파를 나타내고 있다. 도 7의 (b), (c)는 각각 Tr1, Tr2의 드레인 전류 I_D1, I_D2의 시간 변화이며, 출력 단자 N_OUT에 유입되는 방향을 플러스로 하고 있다. 도 7의 (d)는, 출력 단자 N_OUT에 생기는 출력 전류 I_OUT의 시간 변화이다.

전단 앰프(10, 12)는 전술한 바와 같이 AB급 동작하고, 동작점은 소정 전압V_BIAS만큼 플러스 방향으로 바이어스된다. 바이어스 전압 V_BIAS는 예를 들면, pn 접합 전위차에 따른 약 0.7V 정도로 할 수 있다. 전단 앰프(10, 12)는 각각의 차동 입력이 마이너스 또는 0일 때, 바이어스 전압 V_BIAS를 출력하고, 차동 입력이 플러스 일 때, V_BIAS를 기준으로 하여 각 전단 앰프(10, 12)에의 차동 입력에 따른 전압 변화가 출력 단자에 생긴다. 여기에서, 전단 앰프(10)에의 차동 입력은 V_IN이므로, V_IN의 플러스의 기간 P+에 대응하여 출력 전압은 V_BIAS를 초과하여 변화한다. Tr1은, 이 전단 앰프(10)의 출력을 게이트에 인가하고, 도 7의 (b)에 도시한 I_D1의 변화가 생긴다. 즉, Tr1은, V_IN의 플러스의 기간 P+에 대응하여, N_OUT에 유입되는 전류 I_D1을 증가시키고, 그 이외의 기간에서는, V_BIAS에 대응한 아이들 전류 i_BIAS를 흘린다.한편，전단 앰프(12)에의 차동 입력은, -V_IN이므로, V_IN의 마이너스의 기간 P-에 대응하여 출력 전압은 V_BIAS를 초과하여 변화한다. Tr2는, 이 전단 앰프(12)의 출력을 게이트에 인가하고, 도 7의 (c)에 도시한 I_D2의 변화가 생긴다. 즉, Tr2는, V_IN의 마이너스의 기간 P-에 대응하여, N_OUT으로부터 인입하는 전류 I_D2를 증가시키고, 그 이외의 기간에서는, V_BIAS에 대응한 아이들 전류i_BIAS를 N_OUT으로부터 인입한다.

N_OUT에는 이들 I_D1, I_D2를 합성한 전류 I_OUT이 생기고, N_OUT에 접속되는 부하에 따라서 V_OUT이 생긴다. 이 합성에 의해 N_OUT에는, V_IM에 대응하여 변화하는 출력 신호 파형이 얻어진다.

[특허 문헌 1] 일본 특허 공개 2003-115729호 공보

양 트랜지스터 Tr1, Tr2 각각의 i_BIAS는 출력 단자 N_OUT에서 상쇄되기 때문에, 출력 전류 I_OUT에는 기본적으로 아이들 전류는 나타나지 않는다. 즉, 아이들 전류i_BIAS는, 전원 V_CC로부터 Tr1, Tr2를 경유하여 GND에 관통하고, 소비 전력의 관점에서 는 쓸모 없다고 하는 문제가 있었다. 특히, 출력단 회로(14)는, 부하 구동 능력을 확보하기 위해서, 큰 사이즈의 트랜지스터를 이용하여 구성되고, 그것에 수반하여i_BIAS도 커져서, 소비 전력의 손실이 커진다.

본 발명은 상기 문제점을 해결하기 위해서 이루어진 것으로, 출력단 회로를 구성하는 AB급 푸시풀 회로에서의 관통 전류에 의한 전력 소비를 저감할 수 있는 증폭 회로를 제공하는 것을 목적으로 한다.

본 발명에 따른 증폭 회로는, 제1 제어 신호에 기초하여 도통 전류가 제어되는 제1 출력 트랜지스터 및 제2 제어 신호에 기초하여 도통 전류가 제어되는 제2 출력 트랜지스터를 구비하고，이들 양 출력 트랜지스터에 의해 AB급 푸시풀 회로로서 동작하는 출력단 회로와, 입력 신호에 따라서, 상기 제1 제어 신호 및 상기 제2 제어 신호를 생성하는 전단 회로를 갖고，상기 제1 제어 신호가, 상기 입력 신호가 플러스인 플러스 신호 기간에 대응하여 설정되는 제1 온 기간에서, 상기 제1 출력 트랜지스터를 AB급 동작시키고, 또한 상기 입력 신호가 마이너스인 마이너스 신호 기간에 대응하여 설정되는 제1 오프 기간에서, 상기 제1 출력 트랜지스터를 컷오프 상태로 하고, 상기 제2 제어 신호가, 상기 마이너스 신호 기간에 대응하여 설정되는 제2 온 기간에서, 상기 제2 출력 트랜지스터를 AB급 동작시키고, 또한 상기 플러스 신호 기간에 대응하여 설정되는 제2 오프 기간에서, 상기 제2 출력 트랜지스터를 컷오프 상태로 한다.

본 발명에 의하면, AB급 푸시풀 회로를 구성하는 출력단 회로의 제1 출력 트랜지스터 및 제2 출력 트랜지스터 중 한쪽이 입력 신호에 따라서 변화하는 전류를 생성하는 기간에 대응하여, 다른 쪽은 컷오프 상태로 되어, 기본적으로 아이들 전류가 흐르지 않도록 동작하므로, 그만큼，소비 전력의 저감이 도모된다.

이하, 본 발명의 실시의 형태(이하 '실시 형태'라고 함)에 대하여, 도면에 기초하여 설명한다.

도 1은, 본 발명의 실시 형태인 AB급 오피 앰프(20)의 개략적인 회로 구성을 나타내는 모식도이다. 오피 앰프(20)는, 비반전 입력 단자 N_{IN +}, 반전 입력 단자N_{IN -} 각각에 입력되는 전압 신호 V₊, V_-의 전위차 V_IN(≡V₊ -V_-)에 따라서 동작하고, V_IN을 증폭한 출력 신호 V_OUT이 출력 단자 N_OUT에 생긴다.

오피 앰프(20)는, 전단 회로(22)와, 출력단 회로(24)를 포함하여 구성된다.전단 회로(22)는, 앰프(26, 28)와, 트랜지스터 Tr3, Tr4를 포함하여 구성된다. 출 력단 회로(24)는, 트랜지스터 Tr1, Tr2로 구성된 푸시풀 회로이다.

Tr1, Tr2는 예를 들면, 각각 n채널 MOS 트랜지스터로 구성되고, 또한，기본적으로 공통의 사이즈 및 동작 특성으로 구성된다. Tr1은, 플러스 전원 V_cc에 드레인, N_OUT에 소스가 접속된다. Tr1은, 앰프(26, 28)의 출력 신호에 기초하여 생성되 는 제1 제어 신호를 전단 회로(22)로부터 게이트에 인가받고, 드레인 전류 I_D1를 제어한다. 한편，Tr2는, N_OUT에 드레인, GND에 소스가 접속되고, 앰프(26, 28)의 출력 신호에 기초하여 생성되는 제2 제어 신호를 전단 회로(22)로부터 게이트에 인가받고 드레인 전류 I_D2를 제어한다.

앰프(26)는, 그 비반전 입력 단자(+)를 N₊, 반전 입력 단자(-)를 N_{_}에 접속하고, 차동 신호 V_IN을 입력받는다. 그리고，앰프(26)는, 이 입력받은 V_IN을 AB급 동작에 의해 게인 gF로 증폭하여, Tr1, Tr2에 대한 제1 제어 신호, 제2 제어 신호의 바탕으로 되는 제1 제어원 신호 V_AMP1을 출력한다. 한편，앰프(28)는, 앰프(26)와는 반대로, 비반전 입력 단자(+)를 N_-, 반전 입력 단자(-)를 N₊에 접속하고, 앰프(26)와는 역상의 차동 신호, 즉 (-V_IN)을 입력 신호로 한다. 그리고，앰프(28)는, 이 입력받은 (-V_IN)을 AB급 동작에 의해 게인 gF로 증폭하고, Tr1, Tr2에 대한 제1 제어 신호, 제2 제어 신호의 바탕으로 되는 제2 제어원 신호 V_AMP2를 생성한다.

구체적으로는，AB급 동작의 동작점인 전압을 v_BIAS(>0)로 하면，앰프(26)는, V_IN>0인 플러스 신호 기간 P₊에서,

V_AMP1=V_BIAS+gF·V_IN

을 출력하고, 그 이외의 기간에서,

V_AMP1=V_BIAS

를 출력한다. 한편，앰프(28)는, V_IN<0인 마이너스 신호 기간 P_{_}에서,

V_AMP2=V_BIAS+gF1·(-V_IN)

을 출력하고, 그 이외의 기간에서,

V_AMP2=V_BIAS

를 출력한다. V_BIAS는 예를 들면, pn 접합 전위차에 따른 약 0.7V 정도로 설정할 수 있다.

Tr3, Tr4는 기본적으로 각각 Tr1, Tr2와 동일한 동작 특성을 갖도록 구성되고, 여기에서는 Tr1, Tr2와 마찬가지로, n채널 MOS 트랜지스터로 구성된다. Tr3은, 게이트가 앰프(26)의 출력 단자에, 또한 드레인이 앰프(28)의 출력 단자에 접속된다. Tr4는, 게이트를 앰프(28)의 출력 단자에, 또한 드레인이 앰프(26)의 출력 단자에 접속된다. Tr3, Tr4 각각의 소스는 GND에 접지된다.

Tr3은, 앰프(26)의 출력 V_AMP1에 기초하여 동작하고, 출력단 회로(24)에서 Tr1이 지배적으로 동작하는 기간에 대응하여, Tr2의 게이트를 컷오프 전압으로 설정하는 기능을 갖는다. 한편，Tr4는, 앰프(28)의 출력 V_AMP2에 기초하여 동작하고, 출력단 회로(24)에서 Tr2가 지배적으로 동작하는 기간에 대응하여, Tr1의 게이트를 컷오프 전압으로 설정하는 기능을 갖는다. 즉, Tr3은 Tr2에 대한, 또한 Tr4는 Tr1에 대한 컷오프 회로이다.

이들 컷오프 회로를 구비함으로써, 전단 회로(22)는, 제1 출력 트랜지스터 Tr1의 도통 전류를 제어하는 제1 제어 신호로서, 플러스 신호 기간 P₊에서는 기본적으로 앰프(26)로부터의 제1 제어원 신호 V_AMP1을 출력하여 Tr1을 AB급 동작시키지만, 마이너스 신호 기간 P_-에서는 제1 제어 신호로서, 제1 제어원 신호 V_AMP1이 아니라, Tr1을 컷오프 상태로 하는 신호를 출력한다. 한편，제2 출력 트랜지스터 Tr2에 대하여, 전단 회로(22)는, 해당 트랜지스터 Tr2의 도통 전류를 제어하는 제2 제어 신호로서, 마이너스 신호 기간 P_-에서는 기본적으로 앰프(28)로부터의 제2 제어원 신 호 V_AMP2를 출력하여 Tr2를 AB급 동작시키지만, 플러스 신호 기간 P₊에서는 제2 제어 신호로서, 제2 제어원 신호 V_AMP2가 아니라, Tr2를 컷오프 상태로 하는 신호를 출력한다. 이들 컷오프 회로의 동작에 대해서는 후술한다.

또한，도 1에서는, 이해를 용이하게 하기 위하여, Tr3, Tr4 각각의 드레인은 Tr2, Tr1의 게이트에 접속되고, 그들 게이트의 전위를 직접 제어 가능한 구성을 나타내고 있지만, 컷오프 회로로서의 기능이 실현되는 것이면, 다른 회로 구성으로 할 수도 있다. 예를 들면, Tr3의 드레인 전류에 따라서 앰프(28)의 내부의 차동 증폭 회로의 동작 상태를 제어하고, V_IN의 플러스 신호 기간에 대응하는 V_AMP2가 전술한 V_BIAS 대신에 Tr2의 컷오프 전압으로 되도록 구성하고, 한편，Tr4의 드레인 전류 에 따라서 앰프(26)를 제어하고, V_IN의 마이너스 신호 기간에 대응하는 V_AMP1이 Tr1의 컷오프 전압이 되도록 구성할 수 있다.

다음으로，도 1의 회로의 동작에 대하여 설명한다. 도 2 내지 도 4는, 도 1 에 도시한 오피 앰프(20)의 동작을 설명하는 모식적인 신호 파형도이며, 각각 종축이 신호값, 횡축이 시간이다.

도 2의 (a)는 오피 앰프(20)에의 차동 입력 V_IN의 일례로서 2주기의 정현파를 나타내고 있다. 이 V_IN에 대하여, 앰프(26, 28) 각각의 출력 신호 V_AMP1, V_AMP2는, 도 2의 (b), (c)에 도시한 파형으로 된다. V_Amp1은, V_IN의 플러스 신호 기간 P₊에서는 V_IN에 따라서 변화하는 한편，마이너스 신호 기간 P_-에서는 V_BIAS로 유지된다. 한편，V_AMP2는, V_IN의 플러스 신호 기간 P₊에서 V_BIAS로 유지되고, 마이너스 신호 기간 P_-에서 V_IN에 따라서 변화한다.

Tr3은, 기본적으로, P₊에서의 V_AMP1이 인가되어서 P_-보다도 양호하게 도통하는 상태(온 상태)로 되고, Tr2의 게이트에 인가되는 전압 V_G2를, 앰프(28)의 출력 전압 V_BIAS로부터 접지 전위 GND로 인하한다. 한편，Tr4는, 기본적으로, P_-에서의 V_AMP2를 인가받아 P₊보다도 양호하게 도통하는 상태(온 상태)로 되고, Tr1의 게이트에 인가되는 전압 V_G1을, 앰프(26)의 출력 전압 V_BIAS로부터 접지 전위 GND로 인하한다. 도 3의 (a), (b)는 이들 V_G1, V_G2의 파형을 나타내고 있다.

출력단 회로(24)의 Tr1, Tr2는, V_AMP1, V_AMP2로부터 생성된 제어 신호 V_G1, V_G2에 따른 드레인 전류 I_D1, I_D2를 흘린다. 도 4의 (a), (b)는 각각 드레인 전류 I_D1, I_D2의 시간 변화이며, 출력 단자 N_OUT에 유입되는 방향을 플러스로 하고 있다.

P₊에서는，출력단 회로(24)를 구성하는 Tr1, Tr2 중 Tr1이 우세하게 동작한다. 해당 기간에서 Tr1은 VG1에 기초하여 AB급 동작하고, v_BIAS에 대응한 아이들 전류 i_BIAS에, (gF·V_IN)에 따른 신호 전류를 실은 I_D1을 N_OUT에 유입한다. 한편, 해당 기간에서, Tr2은 게이트에 GND를 인가받아 기본적으로 컷오프 상태로 된다. 즉, Tr2에는 아이들 전류 i_BIAS는 흐르지 않고, I_D2는 기본적으로 0으로 제어된다.

또한，P_-에서는 Tr2가 우세하게 동작하고, V_G2에 기초하여 AB급 동작하여, V_BIAS에 대응한 아이들 전류 i_BIAS에, {gF·(-V_IN)}에 따른 신호 전류를 실은 I_D2를 N_OUT으로부터 인입한다. 한편，해당 기간에서 Tr1은 기본적으로 컷오프 상태로 되고, I_D1은 기본적으로 0으로 제어된다. N_OUT에는, 이들 I_D1 및 I_D2를 합성한 출력 전류 I_OUT이 얻어진다. 도 4의 (c)는, 출력 전류 I_OUT의 시간 변화를 나타내고 있다.

또한，Tr3, Tr4는 전술한 바와 같이 각각 Tr1, Tr2와 기본적으로 동일한 특성을 갖지만, 사이즈는 동일한 필요는 없다. 즉, Tr3, Tr4에 대해서는, 출력단 회로(24)의 Tr1, Tr2과는 달리，일반적으로 큰 드레인 전류는 필요하게 되지 않으므로, Tr1, Tr2 보다도 작은 사이즈로 구성할 수 있다.

이상, 도 1에 도시한 오피 앰프(20)에 대하여 설명하였다. 이 도 1에 도시한 오피 앰프(20)는, 본 발명의 기본적인 구성이며, 그 주된 특징은, 출력단 회로(24)에서 AB급 푸시풀 회로를 구성하는 2개의 트랜지스터 중 한쪽이 출력 신호에서 지배적인 경우에, 다른 쪽을 컷오프 상태로 하여, 아이들 전류에 의한 전력 소비를 억제하는 점에 있다. 본 발명의 증폭 회로는, 이 특징을 유지하면서 다른 회로 구성으로 할 수 있다.

도 5는, 도 1의 구성에 변경을 가한 AB급 오피 앰프(40)의 개략적인 회로 구성을 나타내는 모식도이다. 오피 앰프(40)에서, 전술한 오피 앰프(20)와 동일한 구성 요소에는 동일한 부호를 붙여 설명의 간소화를 도모한다. 오피 앰프(40)가 오피 앰프(20)와 상위하는 주된 점은, 앰프(42)(보조 전단 회로)와, 출력단 회로(44)(보조 출력단 회로)가 부가되어 있는 점이다.

출력단 회로(44)는, 트랜지스터 Tr5, Tr6으로 구성되고, N_OUT에 대하여 출력단 회로(24)와 병렬로 설치된 푸시풀 회로이다. Tr5, Tr6은 예를 들면, MOS 트랜지스터로 구성된다. Tr5는, 플러스 전원 V_cc에 드레인, N_OUT에 소스가 접속되고, Tr6은 N_OUT에 드레인, GND에 소스가 접속된다. Tr5, Tr6은, 각각의 게이트에 앰프(42)의 출력을 공통으로 인가받아, 상보적으로 동작하도록 구성된다. 예를 들면, Tr5는 n채널 MOS 트랜지스터, Tr6은 p채널 MOS 트랜지스터로 된다.

앰프(42)는, 그 비반전 입력 단자(+)가 N₊, 반전 입력 단자(-)가 N_-에 접속 되고, 차동 신호 V_IN을 입력받는다. 그리고，앰프(42)는, 이 입력받은 V_IN을 AB급 동작에 의해 증폭하여, 출력 신호 V_AMP3를 생성한다.

출력단 회로(44)는, Tr5, Tr6의 게이트에 인가되는 V_AMP3에 따라서 AB급 푸시풀 증폭 회로로서 동작한다. 출력단 회로(44)는 기본적으로 출력단 회로(24)와 동일 위상에서 동작하는 한편，출력단 회로(24)보다 작은 구동 능력으로 구성된다. 이 관점으로부터 예를 들면, Tr5, Tr6의 사이즈는 Tr1, Tr2보다 작게 설정된다. 전술한 출력단 회로(24)는, 한쪽의 트랜지스터를 컷오프하고, 또한 컷오프하는 트랜지스터를 플러스 신호 기간 P₊와 마이너스 신호 기간 P_-로 절환한다고 하는 동작을 행한다. 이것에 대하여, 출력단 회로(44)는 그와 같은 동작은 행하지 않고, 기본적으로 언제나，아이들 전류가 V_cc로부터 GND에 흐른다. 이 아이들 전류는, 전술한 바와 같이 구동 능력을 작게 구성하는 것에 대응하여, 출력단 회로(24)에서의 i_BIAS 보다 작게 설정된다.

오피 앰프(20)에서는, Tr1∼Tr4의 동작 타이밍의 어긋남에 의해, 제로 크로스점 부근에서 Tr1, Tr2의 양방이 컷오프 상태로 되는 것도 고려되고, 그 때, N_OUT은 하이 임피던스로 될 수 있다. 이 점, 출력단 회로(44)를 설치하는 오피 앰프(40)에서는, 제로 크로스점 근방에서 Tr1, Tr2의 양방이 컷오프 상태로 되어도, 출력단 회로(44)의 Tr5, Tr6이 온 상태이기 때문에, N_OUT의 출력 임피던스가 높아지는 것을 회피, 완화할 수 있다.

또한，출력단 회로(44)를 설치하는 구성에서는, 의도적으로 제로 크로스점 근방에서 Tr1, Tr2의 양방이 컷오프 상태로 되도록 구성하여도 된다. 이것에 의해 예를 들면, Tr1∼Tr4의 동작 타이밍의 어긋남 등에 의한 제로 크로스점 근방에서의 불안정한 동작을 회피할 수 있다.

그와 같은 오피 앰프(40)는, 예를 들면, 앰프(26)의 출력 V_AMP1에 대하여, Tr3이 Tr1보다 먼저 온 상태로 되고, 앰프(28)의 출력 V_AMP2에 대하여, Tr4가 Tr2 보다 먼저 온 상태로 되도록 구성할 수 있다. 보다 구체적으로는，다이오드나 소스 팔로워 회로를 이용하여, Tr3의 게이트 전위가 Tr1의 게이트 전위보다 약 0.7V 높게 되고, 또한 Tr4의 게이트 전위가 Tr2의 게이트 전위보다 약 0.7V 높아지는 구성으로 할 수 있다.

이 구성에서는, P_-에 대응하여 Tr4가 Tr1을 컷오프 상태로 하는 기간(제1 컷오프 기간)은 P_-전후로 조금씩 연장되고, 또한，P₊에 대응하여 Tr3이 Tr2를 컷오프 상태로 하는 기간(제2 컷오프 기간)은 P₊의 전후로 조금씩 연장되고, 그 결과, 제1 컷오프 기간과 제2 컷오프 기간은 제로 크로스점 근방에서 오버랩한다. 덧붙여, 이 경우, P₊의 양단에 제1 컷오프 기간이 먹어 들어가는 결과, Tr1이 AB급 동작하여 V_IN을 증폭할 수 있는 기간(제1 온 기간)은 P₊보다 짧게 설정되고, 또한 P_-의 양단에 제2 컷오프 기간이 먹어 들어가는 결과, Tr2가 AB급 동작하여 V_IN을 증폭할 수 있는 기간(제2 온 기간)은 P_-보다 짧게 설정된다.

도 1은 본 발명의 실시 형태인 AB급 오피 앰프의 개략의 회로 구성을 나타내는 모식도.

도 2는 도 1에 도시한 AB급 오피 앰프의 동작을 설명하는 모식적인 신호 파형도．

도 3은 도 1에 도시한 AB급 오피 앰프의 동작을 설명하는 모식적인 신호 파형도．

도 4는 도 1에 도시한 AB급 오피 앰프의 동작을 설명하는 모식적인 신호 파형도．

도 5는 도 1에 도시한 구성에 변경을 가한 본 발명에 따른 AB급 오피 앰프의 개략의 회로 구성을 나타내는 모식도.

도 6은 종래의 AB급 오피 앰프의 회로 구성을 나타내는 모식도.

도 7은 도 6에 도시한 종래의 오피 앰프의 동작을 설명하는 신호 파형도．

<도면의 주요 부분에 대한 부호의 설명>

20, 40: AB급 오피 앰프

22: 전단 회로

24, 44: 출력단 회로

26, 28, 42: 앰프

Tr1∼Tr6: 트랜지스터

Claims (3)

1. 제1 제어 신호에 기초하여 도통 전류가 제어되는 제1 출력 트랜지스터 및 제2 제어 신호에 기초하여 도통 전류가 제어되는 제2 출력 트랜지스터를 구비하고， 이들 양 출력 트랜지스터에 의해 AB급 푸시풀 회로로서 동작하는 출력단 회로와,

   입력 신호에 따라서, 상기 제1 제어 신호 및 상기 제2 제어 신호를 생성하는 전단 회로를 갖고,

   상기 제1 제어 신호는, 상기 입력 신호가 플러스인 플러스 신호 기간에 대응하여 설정되는 제1 온 기간에서, 상기 제1 출력 트랜지스터를 AB급 동작시키고, 또한 상기 입력 신호가 마이너스인 마이너스 신호 기간에 대응하여 설정되는 제1 오프 기간에서, 상기 제1 출력 트랜지스터를 컷오프 상태로 하고,

   상기 제2 제어 신호는, 상기 마이너스 신호 기간에 대응하여 설정되는 제2 온 기간에서, 상기 제2 출력 트랜지스터를 AB급 동작시키고, 또한 상기 플러스 신호 기간에 대응하여 설정되는 제2 오프 기간에서, 상기 제2 출력 트랜지스터를 컷오프 상태로 하는 것

   을 특징으로 하는 증폭 회로.
2. 제1항에 있어서,

   상기 전단 회로는,

   상기 제1 출력 트랜지스터를 AB급 동작시키는 제1 제어원 신호를, 상기 입력 신호에 기초하여 생성하고, 상기 제1 출력 트랜지스터에 제어 신호로서 인가 가능한 제1 제어 회로와,

   상기 제2 출력 트랜지스터를 AB급 동작시키는 제2 제어원 신호를, 상기 입력 신호에 기초하여 생성하고, 상기 제2 출력 트랜지스터에 제어 신호로서 인가 가능한 제2 제어 회로와,

   상기 제1 제어원 신호에 기초하여 상기 제2 오프 기간에서 동작하고, 상기 제2 출력 트랜지스터에 인가되는 제어 신호를 컷오프 전압으로 하는 제2 출력 트랜지스터 컷오프 회로와,

   상기 제2 제어원 신호에 기초하여 상기 제1 오프 기간에서 동작하고, 상기 제1 출력 트랜지스터에 인가되는 제어 신호를 컷오프 전압으로 하는 제1 출력 트랜지스터 컷오프 회로

   를 갖는 것을 특징으로 하는 증폭 회로.
3. 제1항 또는 제2항에 있어서,

   상기 출력단 회로의 출력 단자에 해당 출력단 회로와 병렬로 설치된 푸시풀 회로인 보조 출력단 회로와,

   상기 입력 신호에 따라서, 상기 보조 출력단 회로를 AB급 푸시풀 회로로서 동작시키고,

   상기 출력단 회로와 동상의 출력 신호를 상기 출력 단자에 출력시키는 보조 전단 회로

   를 갖고,

   상기 보조 출력단 회로는, 상기 출력단 회로보다도 작은 부하 구동 능력을 갖는 것을 특징으로 하는 증폭 회로.

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