KR20090022365A - 반도체 장치 및 그의 제조 방법, 및 이를 갖는 플립 칩패키지 및 그의 제조 방법 - Google Patents

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Abstract

반도체 장치는 반도체 칩, 보호막 패턴, UBM(Under Bump Metallurgy)막 및 도전성 범프를 포함한다. 반도체 칩은 패드와 가드링(guard ring)을 갖는다. 보호막 패턴은 상기 패드와 상기 가드링이 노출되도록 상기 반도체 칩 상에 형성된다. UBM막은 상기 보호막 패턴 상에 형성되어, 상기 패드 및 상기 가드링과 직접적으로 접촉한다. 도전성 범프는 상기 패드 상에 위치한 상기 UBM막 부분 상에 형성된다. UBM막과 가드링이 직접 접촉하게 되므로, UBM막의 두께 차이에 상관없이 패드들 상에 위치한 UBM막 부분들로 균일한 전류를 공급할 수가 있게 된다.

Description

반도체 장치 및 그의 제조 방법, 및 이를 갖는 플립 칩 패키지 및 그의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SEMICONDUCTOR DEVICE, AND FLIP CHIP PACKAGE AND METHOD OF MANUFACTURING THE FLIP CHIP PACKAGE}
본 발명은 반도체 장치 및 그의 제조 방법, 및 플립 칩 패키지 및 그의 제조 방법에 관한 것으로서, 보다 구체적으로는 도전성 범프를 갖는 반도체 장치 및 이러한 반도체 장치를 제조하는 방법, 및 이러한 반도체 장치를 갖는 플립 칩 패키지 및 이러한 플립 칩 패키지를 제조하는 방법에 관한 것이다.
일반적으로, 반도체 기판에 여러 가지 반도체 공정들을 수행하여 복수개의 반도체 칩들을 형성한다. 그런 다음, 각 반도체 칩들을 인쇄회로기판에 실장하기 위해서, 반도체 기판에 대해서 패키징 공정을 수행하여 반도체 패키지를 형성한다.
한편, 상기된 반도체 패키지의 한 유형으로서 플립 칩 패키지(flip chip package)가 있다. 플립 칩 패키지는 반도체 칩과 기판이 대향하도록 배치되어, 도전성 범프에 의해 반도체 칩의 패드들과 기판의 패드들이 일대일 방식으로 전기적으로 연결된 구조를 갖는다. 반도체 칩과 기판 사이에는 언더필링(underfilling)층 이 형성되어, 도전성 범프를 외부 충격으로부터 보호한다. 따라서, 플립 칩 패키지 제조 공정은 도전성 범프를 반도체 칩의 패드 상에 형성하는 공정을 포함한다.
종래의 도전성 범프 형성 공정에 따르면, 반도체 칩의 패드를 노출시키는 보호막 패턴을 반도체 칩 상에 형성한다. 보호막 패턴 상에 UBM(Under Bump Metallurgy)막을 형성하여, 패드와 UBM막을 전기적으로 연결시킨다. UBM막에 대한 전해 도금 공정을 통해서 UBM막 상에 도전성 범프를 형성한다.
여기서, 반도체 칩은 반도체 칩의 가장자리를 따라 형성된 가드링과 MOB를 갖는다. 가드링은 반도체 칩의 내부로 전도성 이온이나 갑작스런 전류의 흐름을 방지하는 금속막이다. MOB는 반도체 칩 내로 수분이 침투하는 것을 방지하기 위한 금속막이다. 여기서, 가드링과 MOB는 실질적으로 동일한 구조를 갖는 것이 일반적이므로, 여기에서는 가드링이 MOB를 포함하는 것으로 기재될 것이다.
가드링을 수용하는 트렌치가 반도체 칩의 가장자리를 따라 형성된다. 가드링은 패드와 함께 형성될 수 있다. 예를 들어서, 금속막을 반도체 칩과 트렌치의 내면을 따라 형성한다. 금속막을 부분적으로 식각하여, 반도체 칩 상에 위치한 패드와, 트렌치의 내면 상에 위치한 가드링을 형성할 수 있다. 이어서, 절연막 패턴을 반도체 칩 상에 형성한다. UBM막을 절연막 패턴 상에 형성한다.
따라서, UBM막도 트렌치의 내면 상을 따라 형성된다. 여기서, 트렌치의 상단에 형성된 가드링 부분이 트렌치 내면에 형성된 가드링의 다른 부분들보다 두꺼운 두께를 가질 수 있다. 이에 따라, 트렌치의 상단에 형성된 UBM막 부분도 다른 UBM막 부분보다 두꺼운 두께를 가지게 될 수 있다. 결과적으로, 트렌치의 하단에 형성 되는 UBM막 부분은 상대적으로 매우 얇은 두께를 갖게 된다.
이러한 UBM막의 두께 차이는 도전성 범프들 간의 크기 차이를 초래한다. 즉, 도전성 범프를 형성하기 위한 전해 도금 공정에서, 전류는 UBM막을 통해서 흐르게 된다. 얇은 두께를 갖는 UBM막을 통해서는 충분한 양의 전류가 흐를 수가 없게 되고, 얇은 두께의 UBM막에서의 저항이 증가하게 된다. 결과적으로, 가드링 전후에 위치한 패드들 상에 형성된 도전성 범프들의 크기들이 서로 달라지게 된다. 작은 크기를 갖는 도전성 범프는 기판에 접촉하는 면적이 큰 크기를 갖는 도전성 범프에 비해서 상대적으로 작으므로, 플립 칩 패키지의 전기적 연결 신뢰성이 크게 저하된다.
본 발명은 UBM막의 두께 차이에 상관없이 모든 UBM막으로 균일한 전류가 공급되도록 하여 균일한 크기를 갖는 도전성 범프들을 포함하는 반도체 장치를 제공한다.
또한, 본 발명은 상기된 반도체 장치를 제조하는데 적합한 방법을 제공한다.
아울러, 본 발명은 상기된 반도체 장치를 포함하는 플립 칩 패키지를 제공한다.
또한, 본 발명은 상기된 플립 칩 패키지를 제조하는 방법을 제공한다.
본 발명의 일 견지에 따른 반도체 장치는 반도체 칩, 보호막 패턴, UBM(Under Bump Metallurgy)막 및 도전성 범프를 포함한다. 반도체 칩은 패드와 가드링(guard ring)을 갖는다. 보호막 패턴은 상기 패드와 상기 가드링이 노출되도록 상기 반도체 칩 상에 형성된다. UBM막은 상기 보호막 패턴 상에 형성되어, 상기 패드 및 상기 가드링에 직접적으로 접촉한다. 도전성 범프는 상기 패드 상에 위치한 상기 UBM막 부분 상에 형성된다.
본 발명의 일 실시예에 따르면, 상기 반도체 칩은 상기 패드 주위를 따라 형성된 트렌치가 형성된 절연막 패턴을 가질 수 있다. 상기 가드링은 상기 트렌치의 내면과 상기 트렌치 주위에 위치한 상기 절연막 패턴 상에 부분적으로 형성될 수 있다.
본 발명의 다른 실시예에 따르면, 상기 보호막 패턴은 상기 가드링 부분을 부분적으로 노출시키는 개구부들을 갖고, 상기 UBM막은 상기 개구부들 내에 매립될 수 있다. 또는, 상기 보호막 패턴은 상기 가드링 전체를 노출시키는 개구부를 갖고, 상기 UBM막은 상기 개구부 내에 매립될 수 있다.
본 발명의 다른 견지에 따른 반도체 장치의 제조 방법에 따르면, 패드와 가드링(guard ring)을 갖는 반도체 칩을 제공한다. 상기 패드와 상기 가드링이 노출되도록 상기 반도체 칩 상에 보호막 패턴을 형성한다. 상기 보호막 패턴 상에 상기 패드 및 상기 가드링과 직접적으로 접촉하는 UBM(Under Bump Metallurgy)막을 형성한다. 상기 패드 상에 위치한 상기 UBM막 부분 상에 도전성 범프를 형성한다.
본 발명의 일 실시예에 따르면, 상기 반도체 칩을 제공하는 단계는 상기 반도체 칩 상에 트렌치를 갖는 절연막 패턴을 형성하는 단계, 상기 절연막 패턴과 상기 트렌치 내면 상에 도전막을 형성하는 단계, 및 상기 도전막을 패터닝하여 상기 절연막 패턴 상에 위치한 상기 패드와 상기 트렌치 내면 상에 위치한 상기 가드링을 형성하는 단계를 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 도전막을 패터닝하는 단계는 상기 가드링을 상기 트렌치 주위에 위치한 상기 절연막 패턴 상에 형성하는 단계를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 보호막 패턴을 형성하는 단계는 상기 반도체 칩, 상기 패드 및 상기 가드링 상에 보호막을 형성하는 단계, 및 상기 보호막을 패터닝하여 상기 패드를 노출시키는 제 1 개구부와 상기 가드링을 노출시 키는 제 2 개구부를 갖는 상기 보호막 패턴을 형성하는 단계를 포함할 수 있다.
여기서, 상기 제 2 개구부는 상기 가드링을 부분적으로 노출시킬 수 있다. 또는, 상기 제 2 개구부는 상기 가드링 전체를 노출시킬 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 도전성 범프는 전해 도금 공정을 통해서 형성할 수 있다. 상기 전해 도금 공정은 상기 UBM막 상에 상기 패드 상에 위치한 상기 UBM막 부분을 노출시키는 마스크 패턴을 형성하는 단계, 및 상기 UBM막으로 전류를 공급하여 상기 마스크 패턴으로부터 노출된 상기 UBM막 부분으로부터 상기 도전성 범프를 성장시킬 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제조 방법은 상기 도전성 범프를 리플로우(reflow) 공정을 통해서 구형의 범프로 형성하는 단계를 더 포함할 수 있다.
본 발명의 또 다른 견지에 따른 플립 칩 패키지는 반도체 칩, 보호막 패턴, UBM(Under Bump Metallurgy)막, 도전성 범프 및 기판을 포함한다. 반도체 칩은 패드와 가드링(guard ring)을 갖는다. 보호막 패턴은 상기 패드와 상기 가드링이 노출되도록 상기 반도체 칩 상에 형성된다. UBM막은 상기 보호막 패턴 상에 형성되어, 상기 패드 및 상기 가드링과 직접적으로 접촉한다. 도전성 범프는 상기 패드 상에 위치한 상기 UBM막 부분 상에 형성된다. 기판은 상기 도전성 범프를 매개로 상기 반도체 칩과 전기적으로 연결된다.
본 발명의 일 실시예에 따르면, 플립 칩 패키지는 상기 반도체 칩과 상기 기판 사이의 공간을 채우는 언더필링(underfilling)층을 더 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 플립 칩 패키지는 상기 도전성 범프가 실장된 상기 기판의 일면과 반대면에 실장된 도전부재를 더 포함할 수 있다.
본 발명의 또 다른 견지에 따른 플립 칩 패키지의 제조 방법에 따르면, 패드와 가드링(guard ring)을 갖는 반도체 칩을 제공한다. 상기 패드와 상기 가드링이 노출되도록 상기 반도체 칩 상에 보호막 패턴을 형성한다. 상기 보호막 패턴 상에 상기 패드 및 상기 가드링과 직접적으로 접촉하는 UBM(Under Bump Metallurgy)막을 형성한다. 상기 패드 상에 위치한 상기 UBM막 부분 상에 도전성 범프를 형성한다. 상기 도전성 범프를 기판 상에 실장한다.
본 발명의 일 실시예에 따르면, 상기 제조 방법은 상기 반도체 칩과 상기 기판 사이의 공간을 언더필링(underfilling)층으로 채우는 단계를 더 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제조 방법은 상기 기판에 도전부재를 실장하는 단계를 더 포함할 수 있다.
상기와 같은 본 발명에 따르면, UBM막과 가드링이 직접 접촉하게 되므로, UBM막의 두께 차이에 상관없이 패드들 상에 위치한 UBM막 부분들로 균일한 전류를 공급할 수가 있게 된다. 따라서, 패드들 상에 균일한 크기를 갖는 도전성 범프들을 형성할 수가 있다. 결과적으로, 플립 칩 패키지의 전기적 연결 신뢰성이 대폭 향상될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
반도체 장치
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 나타낸 단면도이다.
도 1을 참조하면, 본 실시예에 따른 반도체 장치(100)는 반도체 칩(110), 보호막 패턴(130), UBM막(140) 및 도전성 범프(150)들을 포함한다.
반도체 칩(110)은 복수개의 반도체 공정들을 통해서 형성된 반도체 구조물(미도시)을 포함한다. 반도체 구조물은 최상층 도전 라인(미도시)을 갖는다. 최상층 도전 라인은 구리나 알루미늄 등과 같은 금속 물질로 이루어진 콘택 패드(112)를 갖는다. 산화물과 같은 절연 물질로 이루어진 장벽막(114)이 콘택 패드(112)가 노출되도록 반도체 칩(110) 상에 형성된다.
또한, 반도체 칩(110)은 절연막 패턴(116)을 포함한다. 절연막 패턴(116)은 반도체 칩(110) 상에 형성된다. 절연막 패턴(116)은 콘택 패드(112)를 노출시키는 복수개의 비아홀(117)들을 갖는다. 또한, 절연막 패턴(116)은 반도체 칩(110)의 가 장자리를 따라 형성된 트렌치(118)를 갖는다. 여기서, 반도체 칩(110) 내부로 수분이 침투하는 것을 방지하는 금속 물질로 이루어진 하부 가드링(미도시)이 트렌치(118) 하부에 위치한다.
패드(120)가 절연막 패턴(116) 상에 형성된다. 본 실시예에서, 패드(120)는 알루미늄, 구리 등과 같은 금속 물질을 포함한다. 또한, 패드(120)는 비아홀(117)들을 매립하는 플러그(122)들을 가져서, 플러그(122)들을 매개로 콘택 패드(112)와 전기적으로 연결된다.
하부 가드링의 상부에 위치하는 가드링(124)이 트렌치(118)의 내면 상에 형성된다. 또한, 가드링(124)은 트렌치(118) 상단 주위에 위치한 절연막 패턴(116) 상에도 부분적으로 형성된다. 여기서, 절연막 패턴(116) 상에 형성된 가드링(124) 부분이 후술하는 UBM막(140)과 직접 접촉하게 되는 콘택부(126)가 된다. 본 실시예에서, 가드링(124)은 패드(120)와 실질적으로 동일한 물질을 포함할 수 있다. 따라서, 가드링(124)은 알루미늄, 구리 등과 같은 금속 물질을 포함할 수 있다. 여기서, 트렌치(118)의 상단에 형성된 가드링(124)의 상부가 트렌치(118)의 하단에 위치한 가드링(124)의 하부보다 두꺼운 두께를 가질 수 있다. 즉, 가드링(124)의 상부가 가드링(124)의 하부보다 트렌치(118)의 내부를 향해서 돌출될 수 있다.
보호막 패턴(130)은 절연막 패턴(116) 상에 형성된다. 보호막 패턴(130)은 패드(120)를 노출시키는 제 1 개구부(132), 및 가드링(124)의 콘택부(126)를 부분적으로 노출시키는 제 2 개구부(134)를 갖는다. 즉, 본 실시예에서는, 패드(120) 뿐만이 아니라 가드링(124)도 보호막 패턴(130)으로부터 노출된다.
UBM막(140)이 보호막 패턴(130) 상에 형성된다. UBM막(140)은 제 1 개구부(132)와 제 2 개구부(134)를 매립하여, 패드(120)와 가드링(124)과 직접적으로 접촉한다. 즉, UBM막(140)은 제 2 개구부(134)를 매립하는 콘택부(142)를 가져서, 가드링(124)의 콘택부(126)와 직접적으로 접촉한다.
여기서, UBM막(140)은 트렌치(118) 내에 위치한 가드링(124)의 프로파일을 따라 형성된다. 따라서, UBM막(140)의 상부가 가드링(124)과 마찬가지로 UBM막(140)의 하부보다 두꺼운 두께를 갖게 된다. 이러한 경우, 트렌치(118) 내에 위치한 UBM막(140)의 두께 차이로 인해서, 가드링(124)의 양측에 위치한 패드(120)들 상의 UBM막(140)들 각각으로 균일한 전류가 공급될 수가 없다.
그러나, 본 실시예에 따르면, 콘택부(126, 142)들을 매개로 가드링(124)과 UBM막(140)이 직접 연결되어 있으므로, 전류는 트렌치(118) 내에서 UBM막(140) 뿐만 아니라 가드링(124)을 통해서도 흐를 수가 있게 된다. 즉, 트렌치(118) 내에서 전류의 흐름을 억제하는 저항의 증가가 방지될 수 있다. 결과적으로, 트렌치(118) 내의 UBM막(140)의 두께 차이에 상관없이 양측 패드(120)들 상에 위치한 UBM막(140)들로 균일한 전류가 공급될 수가 있다.
도전성 범프(150)들이 패드(120) 상에 위치한 UBM막(140)들 상에 형성된다. 본 실시예에서, 도전성 범프(150)들은 UBM막(140)에 대한 전해 도금 공정을 통해서 형성될 수 있다. 즉, UBM막(140)에 전류를 공급하여 UBM막(140)의 표면으로부터 도전성 범프(150)를 성장시킬 수 있다. 여기서, 전술된 바와 같이, 가드링(124)과 UBM막(140)이 직접 연결되어 있으므로, 전류가 UBM막(140) 전체에 균일하게 공급될 수가 있다. 따라서, 전해 도금 공정을 통해 형성된 도전성 범프(150)들은 균일한 크기를 가질 수가 있다. 또한, 본 실시예에서, 도전성 범프(150)들은 리플로우 공정을 통해서 구형의 형상을 가질 수 있다.
본 실시예에 따르면, 가드링과 UBM막이 직접 접촉하게 되므로, 전류가 UBM막 뿐만 아니라 가드링을 통해서도 흐를 수가 있게 된다. 따라서, 전류가 UBM막 두께에 상관없이 UBM막 전체에 균일하게 제공될 수가 있게 된다. 결과적으로, 도전성 범프들이 균일한 두께를 가질 수가 있다.
도 2는 본 발명의 다른 실시예에 따른 반도체 장치를 나타낸 단면도이다.
본 실시예에 따른 반도체 장치는 보호막 패턴과 UBM막을 제외하고는 실시예 1에 따른 반도체 장치의 구성요소들과 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들을 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 2를 참조하면, 본 실시예에 따른 반도체 장치(100a)의 보호막 패턴(130a)은 패드(120)를 노출시키는 제 1 개구부(132a) 및 가드링(124)을 노출시키는 제 2 개구부(134a)를 갖는다. 본 실시예에서, 가드링(124) 전체가 제 2 개구부(134a)를 통해 노출된다. 따라서, UBM막(140a)은 제 2 개구부(134a)를 통해 노출된 가드링(124)의 전면 상에 형성된다. 즉, 가드링(124)의 전면이 UBM막(140a)과 직접적으로 접촉한다.
본 실시예에 따르면, 가드링의 전면이 UBM막과 직접 접촉하게 되므로, UBM막 두께에 상관없이 UBM막 전체에 전류가 보다 균일하게 제공될 수가 있게 된다. 결과적으로, 도전성 범프들이 보다 균일한 두께를 가질 수가 있다.
반도체 장치의 제조 방법
도 3 내지 도 9는 도 1의 반도체 장치를 제조하는 방법을 순차적으로 나타낸 단면도들이다.
도 3을 참조하면, 콘택 패드(112)와 절연막 패턴(116)을 갖는 반도체 칩(110)을 준비한다. 본 실시예에서, 반도체 칩(110)은 복수개의 반도체 공정들을 통해서 형성된 반도체 구조물(미도시)을 포함한다. 반도체 구조물은 최상층 도전 라인(미도시)을 갖는다. 최상층 도전 라인은 구리나 알루미늄 등과 같은 금속 물질로 이루어진 콘택 패드(112)를 갖는다. 산화물과 같은 절연 물질로 이루어진 장벽막(114)이 콘택 패드(112)가 노출되도록 반도체 칩(110) 상에 형성된다. 절연막 패턴(116)은 반도체 칩(110) 상에 형성된다. 절연막 패턴(116)은 콘택 패드(112)를 노출시키는 복수개의 비아홀(117)들을 갖는다. 또한, 절연막 패턴(116)은 반도체 칩(110)의 가장자리를 따라 형성된 트렌치(118)를 갖는다. 여기서, 반도체 칩(110) 내부로 수분이 침투하는 것을 방지하는 금속 물질로 이루어진 하부 가드링(미도시)이 트렌치(118) 하부에 위치한다.
도 4를 참조하면, 알루미늄, 구리 등과 같은 도전막(128)을 절연막 패턴(116)과 트렌치(118)의 내면 상에 형성한다. 도전막(128)은 비아홀(117)들을 매 립하여, 콘택 패드(112)와 전기적으로 연결된다. 여기서, 트렌치(118)의 상단에 형성된 도전막(128)의 상부가 트렌치(118)의 하단에 위치한 도전막(128)의 하부보다 두꺼운 두께를 가질 수 있다.
도 5를 참조하면, 도전막(128)을 식각 공정을 통해서 패터닝하여, 패드(120)와 가드링(124)을 형성한다. 패드(120)는 콘택 패드(112)의 상부인 절연막 패턴(116) 상에 위치하여, 플러그(122)를 매개로 콘택 패드(112)와 전기적으로 연결된다. 가드링(124)은 트렌치(118)의 내면과, 트렌치(118)의 상단 주위에 인접한 절연막 패턴(116) 상에 위치한다.
도 6을 참조하면, 보호막(136)을 절연막 패턴(116), 패드(120) 및 가드링(124)의 표면을 따라 형성한다.
도 7을 참조하면, 제 1 마스크 패턴(160)을 보호막(136) 상에 형성한다. 제 1 마스크 패턴(160)은 패드(120) 상에 위치한 보호막(136) 부분을 노출시키는 제 1 개구부(161)와, 트렌치(118)의 상단 주위에 인접한 절연막 패턴(116) 상에 위치한 보호막(136) 부분을 노출시키는 제 2 개구부(162)를 갖는다. 본 실시예에서, 제 1 마스크 패턴(160)은 포토레지스트 패턴을 포함할 수 있다. 제 1 마스크 패턴(160)을 식각 마스크로 사용하여 보호막(136)을 식각하여, 보호막 패턴(130)을 형성한다. 따라서, 보호막 패턴(130)은 패드(120)를 노출시키는 제 1 개구부(132)와, 가드링(124)의 콘택부(126)를 노출시키는 제 2 개구부(134)를 갖는다.
도 8을 참조하면, 제 1 마스크 패턴(160)을 애싱 공정 및/또는 스트립 공정을 통해서 제거한다. 이어서, UBM막(140)을 보호막 패턴(130) 상에 형성하여, 제 1 개구부(132)와 제 2 개구부(134)를 UBM막(140)으로 매립한다. 따라서, 패드(120)는 제 1 개구부(132)를 통해서 UBM막(140)과 전기적으로 연결된다. 또한, 가드링(124)의 콘택부(126)는 제 2 개구부(134) 내에 매립된 UBM막(140)의 콘택부(142)를 통해서 UBM막(140)과 직접적으로 접촉한다.
여기서, UBM막(140)의 상부가 가드링(124)과 마찬가지로 UBM막(140)의 하부보다 두꺼운 두께를 갖게 된다. 콘택부(126, 142)들을 매개로 가드링(124)과 UBM막(140)이 직접 연결되어 있으므로, 전류는 트렌치(118) 내에서 UBM막(140) 뿐만 아니라 가드링(124)을 통해서도 흐를 수가 있게 된다. 결과적으로, 트렌치(118) 내의 UBM막(140)의 두께 차이에 상관없이 양측 패드(120)들 상에 위치한 UBM막(140)들로 균일한 전류가 공급될 수가 있다.
도 9를 참조하면, 제 2 마스크 패턴(170)을 UBM막(140) 상에 형성한다. 제 2 마스크 패턴(170)은 패드(120)들 상에 위치한 UBM막(140) 부분들을 노출시키는 개구부(171)들을 갖는다. 본 실시예에서, 제 2 마스크 패턴(170)은 포토레지스트 패턴을 포함할 수 있다.
그런 다음, 제 2 마스크 패턴(170)을 도금 마스크로 사용하여 UBM막(140)에 대한 전해 도금 공정을 수행함으로써, UBM막(140) 상에 도전성 범프(152)들을 형성한다. 구체적으로, UBM막(140)으로 전류를 공급하면, 산화 환원 작용에 의해서 UBM막(140) 상으로부터 도전성 범프(152)가 성장된다. 여기서, 전술된 바와 같이, 가드링(124)과 UBM막(140)이 직접 연결되어 있으므로, 전류가 UBM막(140) 전체에 균일하게 공급될 수가 있다. 따라서, 전해 도금 공정을 통해 형성된 도전성 범 프(152)들은 균일한 크기를 가질 수가 있다. 이어서, 제 2 마스크 패턴(170)을 애싱 공정 및/또는 스트립 공정을 통해서 제거한다.
이어서, 도전성 범프(152)들에 대해서 리플로우 공정을 수행하여, 도 1에 도시된 구형의 도전성 범프(150)를 갖는 반도체 장치(100)가 완성된다.
여기서, 본 실시예에서는, 하나의 반도체 칩(110)에 대해서 상기 공정들을 수행하는 것으로 예시하였다. 그러나, 복수개의 반도체 칩(110)들이 구성된 웨이퍼에 대해서 상기 공정들을 수행한 후, 웨이퍼의 스크라이브 레인을 따라 웨이퍼를 절단하여 반도체 장치(100)를 완성할 수도 있다.
도 10 내지 도 12는 도 2에 도시된 반도체 장치를 제조하는 방법을 순차적으로 나타낸 단면도들이다.
본 실시예에 따른 반도체 장치의 제조 방법은 도 3 내지 도 6을 참조로 설명한 공정들을 포함한다. 따라서, 본 실시예에서는 도 6의 공정 이후의 공정들에 대해서만 설명한다.
도 10을 참조하면, 제 1 마스크 패턴(160a)을 보호막(136) 상에 형성한다. 제 1 마스크 패턴(160a)은 패드(120) 상에 위치한 보호막(136) 부분을 노출시키는 제 1 개구부(161a)와, 트렌치(118)의 내면과 트렌치(118)의 상단 주위에 인접한 절연막 패턴(116) 상에 위치한 보호막(136) 부분을 전부 노출시키는 제 2 개구부(162a)를 갖는다. 제 1 마스크 패턴(160a)을 식각 마스크로 사용하여 보호막(136)을 식각하여, 보호막 패턴(130a)을 형성한다. 따라서, 보호막 패턴(130a)은 패드(120)를 노출시키는 제 1 개구부(132a)와, 가드링(124) 전체를 노출시키는 제 2 개구부(134a)를 갖는다.
도 11을 참조하면, 제 1 마스크 패턴(160a)을 애싱 공정 및/또는 스트립 공정을 통해서 제거한다. 이어서, UBM막(140a)을 보호막 패턴(130a) 상에 형성하여, 제 1 개구부(132a)와 제 2 개구부(134a)를 UBM막(140a)으로 매립한다. 따라서, 패드(120)는 제 1 개구부(132a)를 통해서 UBM막(140a)과 전기적으로 연결된다. 또한, 가드링(124) 전체가 제 2 개구부(134a) 내에 매립된 UBM막(140a)과 직접적으로 접촉한다.
도 12를 참조하면, 제 2 마스크 패턴(170)을 UBM막(140a) 상에 형성한다. 제 2 마스크 패턴(170)은 패드(120)들 상에 위치한 UBM막(140a) 부분들을 노출시키는 개구부(171)들을 갖는다.
그런 다음, 제 2 마스크 패턴(170)을 도금 마스크로 사용하여 UBM막(140a)에 대한 전해 도금 공정을 수행함으로써, UBM막(140a) 상에 도전성 범프(152)들을 형성한다. 제 2 마스크 패턴(170)을 애싱 공정 및/또는 스트립 공정을 통해서 제거한다.
이어서, 도전성 범프(152)들에 대해서 리플로우 공정을 수행하여, 도 2에 도시된 구형의 도전성 범프(150)를 갖는 반도체 장치(100a)가 완성된다.
플립 칩 패키지
도 13은 본 발명의 일 실시예에 따른 플립 칩 패키지를 나타낸 단면도이다.
도 13을 참조하면, 본 실시예에 따른 플립 칩 패키지(200)는 반도체 장치(100), 기판(210), 언더필링층(220) 및 도전부재(230)를 포함한다.
여기서, 본 실시예의 반도체 장치(100)는 도 1에 도시된 반도체 장치(100)와 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들을 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
기판(210)은 반도체 장치(100)의 하부에 배치된다. 기판(210)의 표면에 반도체 장치(100)의 도전성 범프(150)들과 대응하는 패드(212)들이 배열된다. 도전성 범프(150)들이 패드(212)들 상에 실장되어, 기판(210)과 반도체 장치(100)가 전기적으로 연결된다. 여기서, 도전성 범프(150)는 균일한 전류 공급에 의해서 균일한 크기를 갖는다. 따라서, 도전성 범프(150)들 모두가 패드(212)들에 확실하게 접촉할 수가 있다. 결과적으로, 기판(210)과 반도체 장치(100) 간의 전기적 연결 신뢰성이 대폭 향상될 수 있다.
언더필링층(220)은 기판(210)과 반도체 장치(100) 사이의 공간을 채워서, 도전성 범프(150)들을 외부 충격으로부터 보호한다.
도전부재(230)들이 기판(210)의 밑면에 실장된다. 도전부재(230)들은 기판(210) 내에 형성된 회로 패턴(미도시)을 통해서 패드(212)와 도전성 범프(150)들과 전기적으로 연결된다. 즉, 도전부재(230)들을 기판(210)을 통해서 반도체 장치(100)와 전기적으로 연결된다. 본 실시예에서, 도전부재(230)는 솔더 볼을 포함할 수 있다.
본 실시예에 따르면, 균일한 크기를 갖는 도전성 범프들이 기판의 패드들에 실장된다. 따라서, 기판과 반도체 장치 간의 전기적 연결 신뢰성이 대폭 향상될 수 있다.
도 14는 본 발명의 다른 실시예에 따른 플립 칩 패키지를 나타낸 단면도이다.
도 14를 참조하면, 본 실시예에 따른 플립 칩 패키지(200a)는 반도체 장치(100a), 기판(210), 언더필링층(220) 및 도전부재(230)를 포함한다.
여기서, 본 실시예의 반도체 장치(100)는 도 2에 도시된 반도체 장치(100a)와 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들을 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
또한, 기판(210), 언더필링층(220) 및 도전부재(230)도 도 13에 도시된 플립 칩 패키지(200)의 기판, 언더필링층 및 도전부재 각각과 실질적으로 동일하다. 따라서, 기판(210)과 언더필링층(220) 및 도전부재(230)에 대한 반복 설명은 생략한다.
플립 칩 패키지의 제조 방법
도 15 및 도 16은 도 13에 도시된 플립 칩 패키지를 제조하는 방법을 순차적으로 나타낸 단면도들이다.
도 15를 참조하면, 기판(210) 상에 반도체 장치(100)를 배치한다. 반도체 장치(100)의 도전성 범프(150)들은 기판(210)을 향한다. 그런 다음, 도전성 범프(150)들을 기판(210)의 패드(212)들 상에 실장한다.
도 16을 참조하면, 기판(210)과 반도체 장치(100) 사이의 공간을 언더필링층(220)으로 채운다. 그런 다음, 도전부재(230)들을 기판(210)의 밑면에 실장하여, 도 13에 도시된 플립 칩 패키지(200)를 완성한다.
도 17 및 도 18은 도 14에 도시된 플립 칩 패키지를 제조하는 방법을 순차적으로 나타낸 단면도들이다.
도 17을 참조하면, 기판(210) 상에 반도체 장치(100a)를 배치한다. 반도체 장치(100a)의 도전성 범프(150)들은 기판(210)을 향한다. 그런 다음, 도전성 범프(150)들을 기판(210)의 패드(212)들 상에 실장한다.
도 18을 참조하면, 기판(210)과 반도체 장치(100a) 사이의 공간을 언더필링층(220)으로 채운다. 그런 다음, 도전부재(230)들을 기판(210)의 밑면에 실장하여, 도 14에 도시된 플립 칩 패키지(200a)를 완성한다.
상술한 바와 같이, 본 발명의 바람직한 실시예에 따르면, UBM막이 가드링과 직접적으로 접촉한다. 따라서, 도전성 범프를 형성하기 위한 전해 도금 공정에서, 전류가 UBM막 뿐만 아니라 가드링을 통해서도 흐를 수가 있게 된다. 그러므로, UBM막 전체로 전류가 균일하게 공급될 수가 있게 되어, 도전성 범프들이 균일한 크기 를 가질 수가 있게 된다. 결과적으로, 균일한 크기를 갖는 도전성 범프들이 기판에 실장되므로, 플립 칩 패키지의 전기적 연결 신뢰성이 대폭 향상될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 나타낸 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 장치를 나타낸 단면도이다.
도 3 내지 도 9는 도 1의 반도체 장치를 제조하는 방법을 순차적으로 나타낸 단면도들이다.
도 10 내지 도 12는 도 2의 반도체 장치를 제조하는 방법을 순차적으로 나타낸 단면도들이다.
도 13은 본 발명의 일 실시예에 따른 플립 칩 패키지를 나타낸 단면도이다.
도 14는 본 발명의 다른 실시예에 따른 플립 칩 패키지를 나타낸 단면도이다.
도 15 및 도 16은 도 13의 플립 칩 패키지를 제조하는 방법을 순차적으로 나타낸 단면도들이다.
도 17 및 도 18은 도 14의 플립 칩 패키지를 제조하는 방법을 순차적으로 나타낸 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
110 : 반도체 칩 120 : 패드
124 : 가드링 126 : 콘택부
130 : 보호막 패턴 140 : UBM막
150 : 도전성 범프

Claims (22)

  1. 패드와 가드링(guard ring)을 갖는 반도체 칩;
    상기 패드와 상기 가드링이 노출되도록 상기 반도체 칩 상에 형성된 보호막 패턴;
    상기 보호막 패턴 상에 형성되어, 상기 패드 및 상기 가드링과 직접적으로 접촉하는 UBM(Under Bump Metallurgy)막; 및
    상기 패드 상에 위치한 상기 UBM막 부분 상에 형성된 도전성 범프를 포함하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 반도체 칩은 상기 패드 주위를 따라 형성된 트렌치가 형성된 절연막 패턴을 갖고, 상기 가드링은 상기 트렌치의 내면과 상기 트렌치 주위에 위치한 상기 절연막 패턴 상에 부분적으로 형성된 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서, 상기 보호막 패턴은 상기 가드링 부분을 부분적으로 노출시키는 개구부들을 갖고, 상기 UBM막은 상기 개구부들 내에 매립된 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서, 상기 보호막 패턴은 상기 가드링 전체를 노출시키는 개구 부를 갖고, 상기 UBM막은 상기 개구부 내에 매립된 것을 특징으로 하는 반도체 장치.
  5. 패드와 가드링(guard ring)을 갖는 반도체 칩을 제공하는 단계;
    상기 패드와 상기 가드링이 노출되도록 상기 반도체 칩 상에 보호막 패턴을 형성하는 단계;
    상기 보호막 패턴 상에 상기 패드 및 상기 가드링과 직접적으로 접촉하는 UBM(Under Bump Metallurgy)막을 형성하는 단계; 및
    상기 패드 상에 위치한 상기 UBM막 부분 상에 도전성 범프를 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  6. 제 5 항에 있어서, 상기 반도체 칩을 제공하는 단계는
    상기 반도체 칩 상에 트렌치를 갖는 절연막 패턴을 형성하는 단계;
    상기 절연막 패턴과 상기 트렌치 내면 상에 도전막을 형성하는 단계; 및
    상기 도전막을 패터닝하여, 상기 절연막 패턴 상에 위치한 상기 패드와 상기 트렌치 내면 상에 위치한 상기 가드링을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 6 항에 있어서, 상기 도전막을 패터닝하는 단계는 상기 가드링을 상기 트렌치 주위에 위치한 상기 절연막 패턴 상에 형성하는 단계를 포함하는 것을 특징으 로 하는 반도체 장치의 제조 방법.
  8. 제 5 항에 있어서, 상기 보호막 패턴을 형성하는 단계는
    상기 반도체 칩, 상기 패드 및 상기 가드링 상에 보호막을 형성하는 단계; 및
    상기 보호막을 패터닝하여, 상기 패드를 노출시키는 제 1 개구부와 상기 가드링을 노출시키는 제 2 개구부를 갖는 상기 보호막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 8 항에 있어서, 상기 제 2 개구부는 상기 가드링을 부분적으로 노출시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 8 항에 있어서, 상기 제 2 개구부는 상기 가드링 전체를 노출시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제 5 항에 있어서, 상기 도전성 범프는 전해 도금 공정을 통해서 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제 11 항에 있어서, 상기 전해 도금 공정은
    상기 UBM막 상에 상기 패드 상에 위치한 상기 UBM막 부분을 노출시키는 마스 크 패턴을 형성하는 단계; 및
    상기 UBM막으로 전류를 공급하여 상기 마스크 패턴으로부터 노출된 상기 UBM막 부분으로부터 상기 도전성 범프를 성장시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제 5 항에 있어서, 상기 도전성 범프를 리플로우(reflow) 공정을 통해서 구형의 범프로 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 반도체 칩 상에 트렌치를 갖는 절연막 패턴을 형성하는 단계;
    상기 절연막 패턴과 상기 트렌치 내면 상에 도전막을 형성하는 단계;
    상기 도전막을 패터닝하여, 상기 절연막 패턴 상에 위치한 패드와 상기 트렌치 내면 상에 위치한 가드링을 형성하는 단계;
    상기 반도체 칩, 상기 패드 및 상기 가드링 상에 보호막을 형성하는 단계;
    상기 보호막을 패터닝하여, 상기 패드를 노출시키는 제 1 개구부와 상기 가드링을 노출시키는 제 2 개구부를 갖는 보호막 패턴을 형성하는 단계;
    상기 보호막 패턴 상에 상기 패드 및 상기 가드링과 직접적으로 접촉하는 UBM(Under Bump Metallurgy)막을 형성하는 단계;
    상기 UBM막 상에 상기 패드 상에 위치한 상기 UBM막 부분을 노출시키는 마스크 패턴을 형성하는 단계; 및
    상기 UBM막에 대한 전해 도금 공정을 수행하여, 상기 마스크 패턴으로부터 노출된 상기 UBM막 부분으로부터 도전성 범프를 성장시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제 14 항에 있어서, 상기 제 2 개구부는 상기 가드링을 부분적으로 노출시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제 14 항에 있어서, 상기 제 2 개구부는 상기 가드링 전체를 노출시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 패드와 가드링(guard ring)을 갖는 반도체 칩;
    상기 패드와 상기 가드링이 노출되도록 상기 반도체 칩 상에 형성된 보호막 패턴;
    상기 보호막 패턴 상에 형성되어, 상기 패드 및 상기 가드링과 직접적으로 접촉하는 UBM(Under Bump Metallurgy)막;
    상기 패드 상에 위치한 상기 UBM막 부분 상에 형성된 도전성 범프; 및
    상기 도전성 범프를 매개로 상기 반도체 칩과 전기적으로 연결된 기판을 포함하는 플립 칩 패키지.
  18. 제 17 항에 있어서, 상기 반도체 칩과 상기 기판 사이의 공간을 채우는 언더 필링(underfilling)층을 더 포함하는 것을 특징으로 하는 플립 칩 패키지.
  19. 제 17 항에 있어서, 상기 도전성 범프가 실장된 상기 기판의 일면과 반대면에 실장된 도전부재를 더 포함하는 것을 특징으로 하는 플립 칩 패키지.
  20. 패드와 가드링(guard ring)을 갖는 반도체 칩을 제공하는 단계;
    상기 패드와 상기 가드링이 노출되도록 상기 반도체 칩 상에 보호막 패턴을 형성하는 단계;
    상기 보호막 패턴 상에 상기 패드 및 상기 가드링과 직접적으로 접촉하는 UBM(Under Bump Metallurgy)막을 형성하는 단계;
    상기 패드 상에 위치한 상기 UBM막 부분 상에 도전성 범프를 형성하는 단계; 및
    상기 도전성 범프를 기판 상에 실장하는 단계를 포함하는 플립 칩 패키지의 제조 방법.
  21. 제 20 항에 있어서, 상기 반도체 칩과 상기 기판 사이의 공간을 언더필링(underfilling)층으로 채우는 단계를 더 포함하는 것을 특징으로 하는 플립 칩 패키지의 제조 방법.
  22. 제 20 항에 있어서, 상기 기판에 도전부재를 실장하는 단계를 더 포함하는 것을 특징으로 하는 플립 칩 패키지의 제조 방법.
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