KR20090019715A - 유기 박막 트랜지스터 - Google Patents

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Abstract

산소나 수분으로부터 보호되고, 전자기적으로 보호되어, 특성이 안정화되고, 집적화에 적합한 유기 박막 트랜지스터.
기판(10)과, 기판(10) 상에 배치된 게이트 전극(12)과, 게이트 전극(12) 상에 배치된 게이트 절연막(14)과, 게이트 절연막(14) 상에 배치된 소스 전극(16) 및 드레인 전극(18)과, 소스 전극(16)과 드레인 전극(18) 사이이며, 게이트 절연막(14) 상에 배치된 유기 반도체층(20)과, 유기 반도체층(20) 상에 배치된 정공 수송층(22)과, 정공 수송층(22) 상에 배치된 전자 수송층(24)과, 전자 수송층(24) 상에 배치된 도전체층(26)을 구비하는 것을 특징으로 하는 유기 박막 트랜지스터.

Description

유기 박막 트랜지스터{ORGANIC THIN FILM TRANSISTOR}
본 발명은 유기 박막 트랜지스터에 관한 것으로, 특히 전자기(電磁氣)적으로 보호되고, 특성이 안정하며, 집적화에 적합한 유기 박막 트랜지스터에 관한 것이다.
유기 반도체를 사용한 회로 소자에 있어서, 장기간 안정하여 유기 반도체의 특성을 유지하며, 또 외부로부터의 여러 응력 및 충격 등에 대해서도 내구성이 높은, 신뢰성이 우수한 회로 소자가 개시되어 있다(예컨대, 특허문헌 1 참조). 특허문헌 1에 따른 회로 소자에서는, 유기 반도체를 포함하는 회로부를 기판 상에 형성하여 이루어지는 회로 소자로서, 상기 회로부를 소정 공간을 지니고 둘러싸는 봉지관(封止管)을 갖는 것을 특징으로 한다.
한편, 대기 중의 수증기의 존재에 기인하여 특성이 변화 또는 열화되는 것을 억제할 수 있는 구조를 갖는 전계효과 트랜지스터가 개시되어 있다(예컨대, 특허문헌 2 참조). 특허문헌 2에 개시된 전계효과 트랜지스터는 기체(基體) 상에 형성된 게이트 전극과, 게이트 전극 상에 형성된 게이트 절연막과, 게이트 절연막 상에 형성된 소스/드레인 전극과, 및, 소스/드레인 전극 사이이며 게이트 절연막 상에 형성된 유기 반도체 재료층으로 이루어지는 채널 형성 영역을 구비한다. 적어도 채널 형성 영역의 위에는 보호층이 형성되고, 이 보호층은, 적어도, 흡습성을 갖는 층과, 내습성을 갖는 층의 적층구조를 갖는다.
종래의 유기 트랜지스터의 구조는, 도 1에 도시하는 바와 같이, 기판(10) 상에 배치된 게이트 전극(12)과, 게이트 전극(12) 상에 배치된 게이트 절연막(14)과, 게이트 절연막(14) 상에 배치된 유기 반도체층(20)과, 게이트 절연막(14)과 유기 반도체층(20) 사이에 배치된 소스 전극(16) 및 드레인 전극(18)을 구비한다. 종래의 유기 트랜지스터의 제조에서는, 도 1에 도시하는 바와 같이, 게이트 전극(12)을 하부에 설치하고, 그 위에 게이트 절연막(14), 이어서, 유기 반도체층(20)을 성막한다. 도 1에 도시하는 종래의 유기 트랜지스터의 구조에서는 유기 반도체층(20)이 대기에 대하여 노출된 상태로 된다.
유기 반도체 재료는 공기 중의 산소, 수분 등에 의하여 이동도의 변화나, 그 밖의 여러 특성의 열화 등이 일어나므로, 상술한 바와 같이, 유기 반도체층(20)의 상부에 보호막을 형성하거나(예컨대, 특허문헌 2 참조), 또는, 유리나 금속으로 이루어지는 봉지관을 사용하는 등을 하여 대기와 차단하는 것이 일반적이다(예컨대, 특허문헌 1 참조).
또한, 상술의 유기 반도체층(20)의 상부에 유기 절연층과 금속층의 적층구조를 설치하여, 유기 트랜지스터의 봉지막으로서 사용하는 방법이 알려져 있다(예컨 대, 비특허문헌 1 참조).
게다가, 상술의 유기 반도체층(20)의 상부에 절연층, 및 금속층을 설치하고, 이 금속층을 제 2 게이트 전극으로서 사용하는 구조가 알려져 있다(예컨대, 비특허문헌 2 참조).
특허문헌 1: 일본 특허 공개 2005-277065호 공보(제 3-7 페이지, 도 2-도 3)
특허문헌 2: 일본 특허 공개 2005-191077호 공보(제 10-11 페이지, 도 3)
비특허문헌 1: 전자정보통신학회 기술연구보고, OME 2006-120, Vol. 106, No.439, pp.65-68
비특허문헌 2: 전자정보통신학회 기술연구보고, OME 2006-56, Vol. 106, No.183, pp.33-35
그러나, 전술의 특허문헌 1, 2의 수법에서는 전자기적인 보호라는 관점에서 문제가 있었다. 즉, 유기 트랜지스터 기술이 진전되어, 집적화가 실시되게 되면, 근접하는 소자로부터 발생되는 전계나 자계에 의하여 캐리어가 유기(誘起)되는 등 트랜지스터의 오동작이 일어날 수 있다.
금속제의 봉지관으로는 외부로부터의 전자기적 보호는 가능하지만, 장치 내부의 소자로부터의 전자기적 보호는 불가능하다.
비특허문헌 1에서는, 대기중의 산소·수분으로부터의 보호뿐만 아니라 외부로부터의 전자기적 보호가 이루어진다. 그러나, 1층째의 금속층은 절연층·유기 반도체층을 사이에 끼우고 소스 전극 및 드레인 전극과 대향하고 있기 때문에, 기생 캐패시턴스가 존재하게 된다. 금속층에 대하여 전기적 접속을 취하고, 직접 전위를 부여하지 않는 경우, 소스 전극뿐만 아니라 드레인 전극의 전위 변화에 의하여, 금속층의 전위는 불안정하게 변동해 버린다. 절연층을 사이에 두고 인접하는 금속층은 게이트 전극으로서 작용할 수 있기 때문에, 금속층의 전위가 불안정하면, 트랜지스터의 OFF 시에 의도하지 않는 전류가 발생하는 요인이 된다. 즉, 누설전류의 증대, ON/OFF비의 저하 등을 야기한다.
비특허문헌 2에서는, 금속층을 제 2 게이트 전극으로 하여 전기적 접속을 취하고, 직접전위를 부여하여 사용하기 때문에, 전술한 것에 해당되지 않는다. 그러나, 이 경우, 제 2 게이트 전극에 대하여, 배선이나 컨택트를 별도로 설치해야 한 다. 형성하는 회로에 따라서는, 제 2 게이트 전극은 하층의 게이트 전극이나 그 밖의 전극과 접속할 필요가 있다는 것이 쉽게 예상되지만, 그 때는 컨택트 형성을 위한 영역을 확보해야만 하여, 집적화가 곤란하게 된다.
본 발명의 목적은 산소나 수분으로부터 보호되고, 전자기적으로 보호되어 특성이 안정화되고, 집적화에 적합한 유기 박막 트랜지스터를 제공하는 것에 있다.
상기 목적을 달성하기 위한 본 발명의 1 태양에 의하면, 기판과, 상기 기판 상에 배치된 게이트 전극과, 상기 게이트 전극 상에 배치된 게이트 절연막과, 상기 게이트 절연막 상에 배치된 소스 전극 및 드레인 전극과, 상기 소스 전극과 상기 드레인 전극 사이이며 상기 게이트 절연막 상에 배치된 유기 반도체층과, 상기 유기 반도체층 상에 배치된 도전체층을 구비하는 유기 박막 트랜지스터가 제공된다.
본 발명에 의하면, 산소나 수분으로부터 보호되고, 전자기적으로 보호되어 특성이 안정화되고, 집적화에 적합한 유기 박막 트랜지스터를 제공할 수 있다.
발명을 실시하기 위한 최선의 형태
다음에 도면을 참조하여, 본 발명의 실시형태를 설명한다. 이하에서, 동일 한 블록 또는 요소에는 동일한 부호를 붙여 설명의 중복을 피하고, 설명을 간략하게 한다. 도면은 모식적인 것으로, 현실의 것과는 상이한 것에 유의해야 한다. 또, 도면 상호간에도 서로의 치수의 관계나 비율이 상이한 부분이 포함되어 있는 것은 물론이다.
이하에 나타내는 실시형태는 이 발명의 기술적 사상을 구체화하기 위한 장치나 방법을 예시하는 것으로서, 이 발명의 실시형태는 각 구성부품의 배치 등을 하기의 것에 특정하는 것은 아니다. 이 발명의 실시형태는, 특허청구의 범위에 있어서, 여러 변경을 가할 수 있다.
[제 1 실시형태]
도 2는 본 발명의 제 1 실시형태에 따른 유기 박막 트랜지스터의 모식적 단면 구조를 도시한다.
본 발명의 제 1 실시형태에 따른 유기 박막 트랜지스터는, 도 2에 도시하는 바와 같이, 기판(10)과, 기판(10) 상에 배치된 게이트 전극(12)과, 게이트 전극(12) 상에 배치된 게이트 절연막(14)과, 게이트 절연막(14) 상에 배치된 소스 전극(16) 및 드레인 전극(18)과, 소스 전극(16)과 드레인 전극(18) 사이이며, 게이트 절연막(14) 상에 배치된 p형 유기 반도체층(28)과, p형 유기 반도체층(28) 상에 배치된 정공 수송층(22)과, 정공 수송층(22) 상에 배치된 전자 수송층(24)과, 전자 수송층(24) 상에 배치된 도전체층(26)을 구비한다.
또한, 본 발명의 제 1 실시형태에 따른 유기 박막 트랜지스터는, p형 유기 반도체층(28)의 HOMO(Highest Occupied Molecular Orbital)의 에너지 준위의 절대값이 도전체층(26)의 일함수의 절대값보다도 큰 것을 특징으로 한다.
여기에서, HOMO의 에너지 준위란 유기 분자의 기저 상태를 나타낸다. 또한, 후술하는 LUMO(Lowest Unoccupied Molecular Orbital)의 에너지 준위란 유기 분자의 여기 상태를 나타낸다. 여기에서, LUMO 준위는 최저 여기 1중항 준위(S1)에 대응한다. 또한 전자나 정공이 유기물에 주입되어, 래디컬 음이온(M-), 래디컬 양이온(M+)이 형성된 경우의 정공 및 전자의 준위는, 여기자 결합에너지가 존재하지 않는 만큼, HOMO 준위, LUMO 준위의 외측의 위치에 전자전도 준위, 정공전도 준위가 위치하게 된다.
본 발명의 제 1 실시형태에 따른 유기 박막 트랜지스터의 구조에서, 각 전극, 각 층은 각각 스퍼터링, 증착, 도포 등에 의해 성막된다.
본 발명의 제 1 실시형태에 따른 유기 박막 트랜지스터는, 도 2에 도시하는 바와 같이, 유기 반도체층(20)의 상부에 도전체의 도전체층(26)을 구비하고, p형 유기 반도체층(28)과 도전체층(26) 사이에 전자 수송층(24)과 정공 수송층(22)으로 구성되는 pn 다이오드가 형성되어 있다.
상기 pn 다이오드에 의하여, 소스 전극(16)과 드레인 전극(18) 사이의 단락을 방지하고 있다. 즉, 상기 pn 다이오드에 의하여, 캐리어의 역류를 막을 수 있어, 도전체층(26)을 통하여 소스·드레인 사이가 단락되는 것은 원리적으로 발생하지 않는다.
p형 트랜지스터로서 소스·드레인 사이에 바이어스 전압을 인가하는 경우, 도전체층(26)과 드레인 전극(18) 사이는 전계의 방향이 pn 접합의 역방향 바이어스에 해당되기 때문에, 도전체층(26)을 통하여 소스 전극(16)과 드레인 전극(18) 사이가 단락되지는 않는다.
마찬가지로, 소스·드레인 사이에 바이어스 전압을 인가한 경우, 도전체층(26)과 소스 전극(16) 사이는, pn 접합의 순방향 바이어스에 해당되기 때문에, 도전체층(26)은 소스 전극(기준 전위)으로부터 pn 접합의 순방향 전압 강하(Vf)분의 전위차를 가져 안정된다. 또한, p형 유기 반도체층(트랜지스터 활성층)(28) 내부의 전위는 도전체층(26)의 전자기 쉴드 효과에 의하여 안정화된다.
기판(10)은, 예컨대, 두께 약 30㎛ 내지 1mm 정도의 유리 기판, 스테인레스 기판, 사파이어 기판, 실리콘 기판 등의 무기재료 기판, 또는, 폴리이미드(PI), 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프탈레이트(PEN), 폴리카보네이트, 폴리에터설폰(PES) 등의 유기재료 기판, 또는 플라스틱 기판 등이 사용된다.
게이트 전극(12)은, 예컨대 MgAg, Al, Au, Ca, Li, Ta, Ni, Ti 등의 금속, 또는, 예컨대 ITO, IZO 등의 무기 도전체 재료, 또는, 예컨대 PEDOT 등의 유기 도전체 재료로 형성된다. 여기에서, PEDOT란 PEDOT:PSS로서, 폴리-(3,4-에틸렌다이옥시싸이오펜):폴리스타이렌설포네이트(Poly-(3,4-ethylenedioxy-thiophene):poly-styrenesulfonate)라고 불리는 재료이며, 후술하는 도 11(a)에 도시하는 바와 같은 분자 구조를 갖는다.
게이트 절연막(14)은, 예컨대, SiO2, Si3N4, Al2O3, Ta2O5 등의 무기 절연체 재료, 또는, 폴리이미드(PI), 폴리바이닐페놀(PVP), 폴리바이닐알코올(PVA) 등의 유기 절연체 재료로 형성된다.
소스 전극(16) 및 드레인 전극(18)에는, 예컨대, Ag, Al, Cr, Au, Ni, Ti 등의 금속, 또는 Pt, Ta 등의 일함수가 높은 금속, ITO, IZO 등의 무기 도전체 재료, PEDOT 등의 유기 도전체 재료가 사용되고, p형 유기 반도체층(트랜지스터 활성층)(28)으로의 캐리어 주입에 적합한 재료를 사용한다.
p형 유기 반도체층(트랜지스터 활성층)(28)은, 예컨대, 펜타센, 폴리-3-헥실싸이오펜(P3HT), 구리 프탈로사이아닌(CuPc) 등의 유기 반도체 재료로 형성된다. 펜타센은 후술하는 도 4(b)에 도시하는 바와 같은 분자구조를 갖는다. 폴리-3-헥실싸이오펜(P3HT)은, 후술하는 도 6(d)에 도시하는 바와 같은 분자구조를 갖는다. 구리 프탈로사이아닌(CuPc)은 후술하는 도 4(c)에 도시하는 바와 같은 분자구조를 갖는다.
혹은 또한, p형 유기 반도체층(트랜지스터 활성층)(28)은, 예컨대, a-Si, 폴리실리콘 등의 무기 반도체 재료 등으로 치환 형성할 수도 있다.
정공 수송층(22)은 α-NPD로서, 4,4-비스N-(1-나프틸-1-)[N-페닐-아미노]-바이페닐(4,4-bis[N-(1-naphtyl-1-)N-phenyl-amino]-biphenyl)이라 불리며, 후술하는 도 4(d)에 도시하는 바와 같은 분자구조를 갖는다.
전자 수송층(24)은 예컨대 Alq3 등으로 형성할 수 있다. 여기에서, Alq3은 알루미늄8-하이드록시퀴놀리네이트(Aluminum8-hydroxyquinolinate) 또는, 트라이8-퀴놀리놀라토알루미늄이라 불리는 재료이며, 후술하는 도 11(a)에 도시하는 바와 같은 분자구조를 갖는다.
도전체층(26)은 예컨대 MgAg, Al, Ca, Li, Cs, Ni, Ti 등의 금속 재료, ITO, IZO 등의 무기 도전체 재료, PEDOT 등의 유기 도전체 재료로 형성할 수 있다.
본 발명의 제 1 실시형태에 따른 유기 박막 트랜지스터의 구조에서는, 도전체층(26)이 p형 유기 반도체층(트랜지스터 활성층)(28)의 상부를 피복하고 있으므로, 전자기 노이즈 쉴드로서 작용할 수 있다. 또, 상부의 도전체층(26)은 산소나 수분으로부터의 보호막으로서도 작용한다. 또한, 본 발명의 제 1 실시형태에 따른 유기 박막 트랜지스터의 구조에서는, p형 유기 반도체층(트랜지스터 활성층)(28)의 전위가 도전체층(26)에 의하여 안정화되어 있다.
또한, 소스 전극(16)과 도전체층(26)의 사이는 컨택트나 배선 등을 추가하지 않고 전기적 접속이 이루어져 있기 때문에, 집적화에 적합하다.
(p형 유기 반도체 재료)
도 4는 본 발명의 제 1 실시형태에 따른 유기 박막 트랜지스터의 p형 유기 반도체층(트랜지스터 활성층)(28)에 적용가능한 p형 유기 반도체 재료의 분자구조예로서, 도 4(a)는 아센계 재료로서의 테트라센의 분자구조예, 도 4(b)는 아센계 재료로서의 펜타센의 분자구조예, 도 4(c)는 프탈로사이아닌계 재료로서의 구리 프탈로사이아닌(CuPc)의 분자구조예, 도 4(d)는 프탈로사이아닌계 재료로서의α-NPD 의 분자구조예, 도 4(e)는 P-6P의 분자구조예, 도 4(f)는 DBTBT의 분자구조예, 도 4(g)는 BV2TVB의 분자구조예, 도 4(h)는 BP2T의 분자구조예, 도 4(i)는 DHADT의 분자구조예를 각각 도시한다.
(고분자계 반도체 재료)
도 6은 본 발명의 제 1 실시형태에 따른 유기 박막 트랜지스터의 p형 유기 반도체층(트랜지스터 활성층)(28)에 적용가능한 고분자계 반도체 재료의 분자구조예로서, 도 6(a)는 폴리싸이오펜(PT)의 분자구조예, 도 6(b)는 폴리아세틸렌(PA)의 분자구조예, 도 6(c)는 폴리싸이에닐렌바이닐렌(PTV)의 분자구조예, 도 6(d)는 폴리-3-헥실싸이오펜(P3HT)의 분자구조예, 도 6(e)는 9,9-다이옥틸플루오렌-바이싸이오펜 공중합체(F8T2)의 분자구조예를 각각 도시한다.
(전극 재료)
도 7은 본 발명의 제 1 실시형태에 따른 유기 박막 트랜지스터의 소스 전극(16), 드레인 전극(18) 또는 게이트 전극(12)에 적용가능한 유기 전극 재료의 분자구조예로서, 도 7(a)는 폴리3,4-에틸렌다이옥시싸이오펜(PEDOT):폴리스타이렌설폰산(PSS)의 분자구조예, 도 7(b)는 PVPTA2:TBPAH의 분자구조예, 도 7(c)는 Et-PTPDEK:TBPAH의 분자구조예를 각각 도시한다.
(정공 수송층을 형성하는 정공 수송 재료)
도 8은 본 발명의 제 1 실시형태에 따른 유기 박막 트랜지스터의 정공 수송층(22)을 형성하는 정공 수송 재료의 분자구조예로서, 도 8(a)는 TPD의 분자구조예, 도 8(b)는 spiro-TAD의 분자구조예, 도 8(c)는 spiro-NPD의 분자구조예, 도 8(d)는 oxidized-TPD의 분자구조예를 각각 도시한다.
또한, 도 9는 본 발명의 제 1 실시형태에 따른 유기 박막 트랜지스터의 정공 수송층(22)을 형성하는 다른 정공 수송 재료의 분자구조예로서, 도 9(a)는 TDAPB의 분자구조예, 도 9(b)는 MTDATA의 분자구조예를 각각 도시한다.
(전자 수송층을 형성하는 전자 수송 재료)
도 10은 본 발명의 제 1 실시형태에 따른 유기 박막 트랜지스터의 전자 수송층(24)을 형성하는 전자 수송 재료의 분자구조예로서, 도 10(a)는 옥사다이아졸 유도체(t-butyl-PBD)의 분자구조예, 도 10(b)는 트라이아졸 유도체(TAZ)의 분자구조예, 도 10(c)는 사일롤 유도체의 분자구조예, 도 10(d)는 붕소치환형 트라이아릴계 화합물의 분자구조예, 도 10(e)는 페닐퀴녹살린 유도체의 분자구조예를 각각 도시한다.
또한, 도 11은 본 발명의 제 1 실시형태에 따른 유기 박막 트랜지스터의 전자 수송층(24)을 형성하는 다른 전자 수송 재료의 분자구조예로서, 도 11(a)는 Alq3의 분자구조예, 도 11(b)는 페난트롤린 유도체(BCP: Bathocuproine)의 분자구조예, 도 11(c)는 옥사다이아졸 이량체의 분자구조예, 도 11(d)는 스타버스트 옥사다이아졸의 분자구조예를 각각 도시한다.
본 발명의 제 1 실시형태에 의하면, 산소나 수분으로부터 보호되고, 전자기적으로 보호되어 특성이 안정화되고, 집적화에 적합한 유기 박막 트랜지스터를 제공할 수 있다.
[제 2 실시형태]
도 3은 본 발명의 제 2 실시형태에 따른 유기 박막 트랜지스터의 모식적 단면구조를 도시한다.
본 발명의 제 2 실시형태에 따른 유기 박막 트랜지스터는, 도 3에 도시하는 바와 같이, 기판(10)과, 기판(10) 상에 배치된 게이트 전극(12)과, 게이트 전극(12) 상에 배치된 게이트 절연막(14)과, 게이트 절연막(14) 상에 배치된 소스 전극(16) 및 드레인 전극(18)과, 소스 전극(16)과 드레인 전극(18) 사이이며, 게이트 절연막(14) 상에 배치된 n형 유기 반도체층(30)과, n형 유기 반도체층(30) 상에 배치된 전자 수송층(24)과, 전자 수송층(24) 상에 배치된 정공 수송층(22)과, 정공 수송층(22) 상에 배치된 도전체층(26)을 구비한다.
또한, 본 발명의 제 2 실시형태에 따른 유기 박막 트랜지스터는, n형 유기 반도체층(30)의 LUMO의 에너지 준위의 절대값이 도전체층(26)의 일함수의 절대값보다도 작은 것을 특징으로 한다. 여기에서, LUMO의 에너지 준위란 전술한 바와 같이 유기 분자의 여기 상태를 나타낸다. 여기에서 전술한 바와 같이, LUMO 준위는 최저 여기 1중항 준위(S1)에 대응한다. 또한 전자나 정공이 유기물에 주입되어, 래 디컬 음이온(M-), 래디컬 양이온(M+)이 형성된 경우의 정공 및 전자의 준위는, 여기자 결합에너지가 존재하지 않는 만큼, HOMO 준위, LUMO 준위의 외측의 위치에 전자 전도 준위, 정공 전도 준위가 위치하게 된다.
도전체층(26)은 예컨대 Al 또는 Pt, Au, Ta 등을 포함하는 것을 특징으로 한다.
도전체층(26)은 PEDOT 등의 유기 도전체로 형성되어 있을 수도 있다.
혹은 또한, 도전체층(26)은 ITO 무기 도전체로 형성되어 있을 수도 있다.
본 발명의 제 2 실시형태에 따른 유기 박막 트랜지스터의 구조에서, 각 전극, 각 층은 각각 스퍼터링, 증착, 도포 등에 의해 성막된다.
본 발명의 제 2 실시형태에 따른 유기 박막 트랜지스터는, 도 3에 도시하는 바와 같이, n형 유기 반도체층(30)의 상부에 도전체의 도전체층(26)을 구비하고, n형 유기 반도체층(30)과 도전체층(26) 사이에 전자 수송층(24)과 정공 수송층(22)으로 구성되는 pn 다이오드가 형성되어 있다.
상기 pn 다이오드에 의하여, 소스 전극(16)과 드레인 전극(18) 사이의 단락을 방지하고 있다. 즉, 상기 pn 다이오드에 의하여, 캐리어의 역류를 막을 수 있고, 도전체층(26)을 통하여 소스·드레인 사이가 단락되는 것을 막을 수 있다.
도전체층(26)과 드레인 전극(18) 사이 또는 도전체층(26)과 소스 전극(16) 사이의 어느 한쪽은 n형 트랜지스터로서, 소스·드레인 사이에 바이어스 전압을 인가시, 전계의 방향이 pn 접합의 역방향 바이어스에 해당되기 때문에, 도전체층(26) 을 통하여 소스 전극(16)과 드레인 전극(18) 사이가 단락되지는 않는다.
또한, n형 유기 반도체층(트랜지스터 활성층)(30)의 내부의 전위는 도전체층(26)의 전자기 쉴드 효과에 의하여 안정화된다.
기판(10), 게이트 전극(12), 게이트 절연막(14), 소스 전극(16) 및 드레인 전극(18), 전자 수송층(24), 정공 수송층(22), 및 도전체층(26)의 형성 재료도, 각각 제 1 실시형태와 동일하기 때문에, 설명을 생략한다.
(n형 유기 반도체 재료)
도 5는 본 발명의 제 2 실시형태에 따른 유기 박막 트랜지스터의 n형 유기 반도체층(트랜지스터 활성층)(30)에 적용가능한 n형 유기 반도체 재료의 분자구조예로서, 도 5(a)는 테트라데카플루오로펜타센의 분자구조예, 도 5(b)는 구리 헥사데카플루오로프탈로사이아닌(F16CuPc)의 분자구조예, 도 5(c)는 TCNQ의 분자구조예, 도 5(d)는 TCNNQ의 분자구조예, 도 5(e)는 PTCDA의 분자구조예, 도 5(f)는 NTCDA의 분자구조예, 도 5(g)는 PTCDI-C8의 분자구조예를 각각 도시한다.
본 발명의 제 2 실시형태에 따른 유기 박막 트랜지스터의 구조에서는, 도전체층(26)이 n형 유기 반도체층(트랜지스터 활성층)(30)의 상부를 피복하고 있으므로, 전자기 노이즈 쉴드로서 작용할 수 있다. 또한, 상부의 도전체층(26)은 산소나 수분으로부터의 보호막으로서도 작용한다. 또한, 본 발명의 제 2 실시형태에 따른 유기 박막 트랜지스터의 구조에서는 n형 유기 반도체층(트랜지스터 활성 층)(30)의 전위가 도전체층(26)에 의하여 안정화되어 있다.
본 발명의 제 2 실시형태에 의하면, 산소나 수분으로부터 보호되고, 전자기적으로 보호되어 특성이 안정화되고, 집적화에 적합한 유기 박막 트랜지스터를 제공할 수 있다.
[그 밖의 실시형태]
상기한 바와 같이, 본 발명은 제 1 실시형태에 따라 기재했지만, 이 개시의 일부를 이루는 논술 및 도면은 예시적인 것이며, 이 발명을 한정하는 것으로 이해되어서는 안 된다. 이 개시로 당업자에게는 다양한 대체 실시형태, 실시예 및 운용 기술이 명확하게 될 것이다.
이와 같이, 본 발명은 여기에서는 기재하고 있지 않은 다양한 실시형태 등을 포함한다.
본 발명의 유기 박막 트랜지스터는 플렉시블 디스플레이를 실현하기 위한 유기 EL 디스플레이, 조명기기, 유기 레이저, 태양전지, 가스 센서, 미각 센서, 후각 센서 등의 바이오센서 등 폭넓은 분야에서 적용 가능하다.
도 1은 종래의 유기 박막 트랜지스터의 모식적 단면 구조도.
도 2는 본 발명의 제 1 실시형태에 따른 유기 박막 트랜지스터의 모식적 단면구조도.
도 3은 본 발명의 제 2 실시형태에 따른 유기 박막 트랜지스터의 모식적 단면구조도.
도 4는 본 발명의 제 1 실시형태에 따른 유기 박막 트랜지스터의 p형 유기 반도체층(트랜지스터 활성층)(28)에 적용가능한 p형 유기 반도체 재료의 분자구조예로서, (a) 아센계 재료로서의 테트라센의 분자구조예, (b) 아센계 재료로서의 펜타센의 분자구조예, (c) 프탈로사이아닌계 재료로서의 구리 프탈로사이아닌(CuPc)의 분자구조예, (d) α-NPD의 분자구조예, (e) P-6P의 분자구조예, (f) DBTBT의 분자구조예, (g) BV2TVB의 분자구조예, (h) BP2T의 분자구조예, (i) DHADT의 분자구조예.
도 5는 본 발명의 제 2 실시형태에 따른 유기 박막 트랜지스터의 n형 유기 반도체층(트랜지스터 활성층)(30)에 적용가능한 n형 유기 반도체 재료의 분자구조예로서, (a) 테트라데카플루오로펜타센의 분자구조예, (b) 구리 헥사데카플루오로프탈로사이아닌(F16CuPc)의 분자구조예, (c) TCNQ의 분자구조예, (d) TCNNQ의 분자구조예, (e) PTCDA의 분자구조예, (f) NTCDA의 분자구조예, (g) PTCDI-C8의 분자구조예.
도 6은 본 발명의 제 1 실시형태에 따른 유기 박막 트랜지스터의 p형 유기 반도체층(트랜지스터 활성층)(28)에 적용가능한 고분자계 반도체 재료의 분자구조예로서, (a) 폴리싸이오펜(PT)의 분자구조예, (b) 폴리아세틸렌(PA)의 분자구조예, (c) 폴리싸이에닐렌바이닐렌(PTV)의 분자구조예, (d) 폴리-3-헥실싸이오펜(P3HT)의 분자구조예, (e) 9,9-다이옥틸플루오렌-바이싸이오펜 공중합체(F8T2)의 분자구조예.
도 7은 본 발명의 제 1 실시형태에 따른 유기 박막 트랜지스터의 소스 전극(16), 드레인 전극(18) 및 게이트 전극(12)에 적용가능한 전극 재료의 분자구조예로서, (a) 폴리3,4-에틸렌다이옥시싸이오펜(PEDOT):폴리스타이렌설폰산(PSS)의 분자구조예, (b) PVPTA2:TBPAH의 분자구조예, (c) Et-PTPDEK:TBPAH의 분자구조예.
도 8은 본 발명의 제 1 내지 제 2 실시형태에 따른 유기 박막 트랜지스터의 정공 수송층(22)을 형성하는 정공 수송 재료의 분자구조예로서, (a) TPD의 분자구조예, (b) spiro-TAD의 분자구조예, (c) spiro-NPD의 분자구조예, (d) oxidized-TPD의 분자구조예.
도 9는 본 발명의 제 1 내지 제 2 실시형태에 따른 유기 박막 트랜지스터의 정공 수송층(22)를 형성하는 또 다른 정공 수송 재료의 분자구조예로서, (a) TDAPB의 분자구조예, (b) MTDATA의 분자구조예.
도 10은 본 발명의 제 1 내지 제 2 실시형태에 따른 유기 박막 트랜지스터의 전자 수송층(24)을 형성하는 전자 수송 재료의 분자구조예로서, (a) t-butyl-PBD의 분자구조예, (b) TAZ의 분자구조예, (c) 사일롤 유도체의 분자구조예, (d) 붕소치 환형 트라이아릴계 화합물의 분자구조예, (e) 페닐퀴녹살린 유도체의 분자구조예.
도 11은 본 발명의 제 1 내지 제 2 실시형태에 따른 유기 박막 트랜지스터의 전자 수송층(24)을 형성하는 다른 전자 수송 재료의 분자구조예로서, (a) Alq3의 분자구조예, (b) BCP의 분자구조예, (c) 옥사다이아졸 이량체의 분자구조예, (d) 스타버스트 옥사다이아졸의 분자구조예.
부호의 설명
10 기판
12 게이트 전극
14 게이트 절연막
16 소스 전극
18 드레인 전극
20 유기 반도체층(트랜지스터 활성층)
22 정공 수송층
24 전자 수송층
26 도전체층
28 p형 유기 반도체층(트랜지스터 활성층)
30 n형 유기 반도체층(트랜지스터 활성층)
32 절연층

Claims (16)

  1. 기판과,
    상기 기판 상에 배치된 게이트 전극과,
    상기 게이트 전극 상에 배치된 게이트 절연막과,
    상기 게이트 절연막 상에 배치된 소스 전극 및 드레인 전극과,
    상기 소스 전극과 상기 드레인 전극 사이이며 상기 게이트 절연막 상에 배치된 유기 반도체층과,
    상기 유기 반도체층 상에 배치된 도전체층
    을 구비하는 것을 특징으로 하는 유기 박막 트랜지스터.
  2. 제 1 항에 있어서,
    상기 유기 반도체층이 p형이고, 상기 p형 유기 반도체층의 HOMO의 에너지 준위의 절대값이 상기 도전체층의 일함수의 절대값보다도 큰 것을 특징으로 하는 유기 박막 트랜지스터.
  3. 제 1 항에 있어서,
    상기 유기 반도체층이 n형이고, 상기 n형 유기 반도체층의 LUMO의 에너지 준위의 절대값이 상기 도전체층의 일함수의 절대값보다도 작은 것을 특징으로 하는 유기 박막 트랜지스터.
  4. 제 1 항에 있어서,
    상기 유기 반도체층이 재료가 상이한 2층 이상의 적층구조인 것을 특징으로 하는 유기 박막 트랜지스터.
  5. 제 2 항에 있어서,
    상기 유기 반도체층이 재료가 상이한 2층 이상의 적층구조인 것을 특징으로 하는 유기 박막 트랜지스터.
  6. 제 3 항에 있어서,
    상기 유기 반도체층이 재료가 상이한 2층 이상의 적층구조인 것을 특징으로 하는 유기 박막 트랜지스터.
  7. 제 4 항에 있어서,
    상기 유기 반도체층이 p형 유기 반도체와 n형 유기 반도체의 적층구조인 것을 특징으로 하는 유기 박막 트랜지스터.
  8. 제 1 항에 있어서,
    상기 유기 반도체층과 상기 도전체층 사이에, 전하 수송층을 구비하는 것을 특징으로 하는 유기 박막 트랜지스터.
  9. 제 2 항에 있어서,
    상기 유기 반도체층과 상기 도전체층 사이에, 전하 수송층을 구비하는 것을 특징으로 하는 유기 박막 트랜지스터.
  10. 제 3 항에 있어서,
    상기 유기 반도체층과 상기 도전체층 사이에, 전하 수송층을 구비하는 것을 특징으로 하는 유기 박막 트랜지스터.
  11. 제 4 항에 있어서,
    상기 유기 반도체층과 상기 도전체층 사이에, 전하 수송층을 구비하는 것을 특징으로 하는 유기 박막 트랜지스터.
  12. 제 7 항에 있어서,
    상기 유기 반도체층과 상기 도전체층 사이에, 전하 수송층을 구비하는 것을 특징으로 하는 유기 박막 트랜지스터.
  13. 제 8 항에 있어서,
    상기 전하 수송층이 2개 이상의 상이한 재료에 의한 적층구조인 것을 특징으로 하는 유기 박막 트랜지스터.
  14. 제 13 항에 있어서,
    상기 전하 수송층이 정공 수송층과 전자 수송층을 포함하는 것을 특징으로 하는 유기 박막 트랜지스터.
  15. 제 14 항에 있어서,
    상기 유기 반도체층이 p형 유기 반도체층이며, 상기 p형 유기 반도체층 상에 상기 정공 수송층이 배치되고, 상기 정공 수송층 상에 상기 전자 수송층이 배치되고, 상기 전자 수송층 상에 상기 도전체층이 배치된 것을 특징으로 하는 유기 박막 트랜지스터.
  16. 제 14 항에 있어서,
    상기 유기 반도체층이 n형 유기 반도체층이며, 상기 n형 유기 반도체층 상에 전자 수송층이 배치되고, 상기 전자 수송층 상에 정공 수송층이 배치되고, 상기 정공 수송층 상에 도전체층이 배치된 것을 특징으로 하는 유기 박막 트랜지스터.
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