KR20090018808A - 반도체 버퍼 구조들 - Google Patents

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나일리스 더블유. 코디
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에스.오.아이. 테크 실리콘 온 인슐레이터 테크놀로지스
에이에스엠 아메리카, 인코포레이티드
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Abstract

전위의 영진을 향상시킴으로써 두꺼운 농도 경사진 버퍼층 내의 관통 전위들의 더미들이 감소된다. 농도 경사진 SiGe 버퍼층을 형성하는 동안, 실리콘 전구체와 저매늄 전구체로부터 SiGe가 증착되는 것이 1회 또는 그 이상 차단된다. 상기 차단은 기판에 유입되는 저매늄 전구체의 흐름이 유지되면서 기판에 유입되는 실리콘 전구체의 흐름이 중단되는 동안이다.

Description

반도체 버퍼 구조들 {Semiconductor buffer structures}
본 발명은 주로 반도체 제조 분야에 있어서, 긴장된 반도체 층의 형성에 관한 것으로서, 더욱 구체적으로는 실리콘 저매늄 버퍼층 위에 긴장된 실리콘을 형성하는 것에 관한 것이다.
긴장된(strained) 반도체 재료들은 긴장이 완화된(relaxed) 반도체 재료들에 비하여 전기적 캐리어의 개선된 이동성을 제공하고, 그에 따라 반도체 회로들이 동작하는 속도를 증가시키는 장점이 있다. 반도체 층이 그 하부에 놓인 단결정 기판과 고유의 격자 상수가 상이하지만 적어도 2차원적으로 그 단결정 기판의 격자 구조와 동일한 격자 구조를 갖도록 강제된 경우 "긴장되었다"고 일컬어진다. 격자의 긴장은, 하부에 놓인 정합되는 격자 구조를 갖는 구조 위에 물질이 증착될 때, 증착된 막의 원자들이 정상적으로 채워지는 위치들로부터 벗어나기 때문에 발생한다. 긴장의 정도는 증착된 막의 두께 및 증착된 물질과 하부에 놓인 구조 사이의 격자 부정합의 정도를 포함하는, 여러 가지 인자들과 관련된다.
긴장된 반도체 층들은 실리콘 저매늄 버퍼층 위에 실리콘을 에피택시 증착함으로써 형성될 수 있다. 실리콘 저매늄 막들은 미세 전자 제품의 제조와 같은 다양한 반도체 응용에 널리 사용된다. SiGe은 실리콘보다 더 큰 격자 상수를 갖기 때문에, (실리콘 웨이퍼 위에 증착하는 것과 같이) 실리콘 위에 SiGe의 에피택시 증착이 일어나는 경우, 에피택시 증착된 SiGe은 하부에 놓인 더 작은 실리콘 격자에 대하여 "긴장"되게 된다. 만일 긴장된 실리콘 층이 SiGe 층 위에 증착될 것이라면, 상기 SiGe 버퍼층은 그 위에 증착되는 실리콘 층이 긴장되도록 우선 "긴장이 완화"되어야 한다. 특히, 긴장된 SiGe 층은 하부에 놓인 실리콘 격자의 치수를 가지기 때문에 긴장된 SiGe 층의 위에 증착되는 실리콘 층은 긴장되지 않을 것이다. 대조적으로, "긴장이 완화된" SiGe 층 위에 증착된 실리콘 층은 그 하부에 놓인 SiGe의 더 큰 격자에 정합하기 위해 긴장될 것이다. 따라서, 긴장된 실리콘 층은 긴장이 완화된 SiGe 층 위에 실리콘을 에피택시 증착함으로써 제조될 수 있다.
실리콘 위에 긴장이 완화된 SiGe 층을 형성하기 위해서는 수 많은 접근 방법들이 있다. 한 가지 접근 방법에서, SiGe 층은 "임계 두께"를 넘어 증착된다. 긴장된 SiGe 층의 두께가 특정 "임계 두께"를 너머 증가함에 따라, 긴장된 SiGe 층의 결정 구조 내에 결함들이 발생하게 되고, 그에 의하여 긴장의 완화가 유발된다. 긴장의 완화가 이루어진 후에 상기 SiGe 층 내에 존재하는 긴장의 정도는 긴장이 완화되는 동안 상기 층 내에 생성된 부정합 전위(misfit dislocation)의 양에 관계되며, 이는 상기 층의 탄성 에너지와 전위 핵생성(nucleation) 및 영진(gliding)에 대한 활성화 에너지의 함수이다. 상기 임계 두께는 성장 속도, 성장 온도, 저매늄 농도, 및 SiGe 층의 하부에 놓인 층 내의 결함의 수를 포함하는 다양한 인자들에 의존한다.
다른 접근 방법에서, 하부에 놓인 Si으로부터 상부 표면까지 Ge의 농도를 증 가시키면서 농도적으로 경사진 SiGe 버퍼층이 증착된다. 불행하게도, 두꺼운 농도적으로 경사진 버퍼(TGB: thick graded buffer) 구조가 성장될 때 긴장의 완화는 수직 방향으로 전파되는 관통 전위(threading dislocation)들과 부정합 전위들을 종종 수반한다. 이것은 실리콘 기판과 SiGe 사이의 격자 부정합의 결과로서 발생한다. 상기 버퍼층 내에 형성되는 관통 전위는 그 위에 놓이며 통상 긴장된 실리콘층인 긴장된 반도체 물질층 내부로 상향 전파되고, 이는 소자 동작에 부정적인 영향을 미친다. 또한, 농도적으로 경사진 버퍼 구조의 표면은 조성의 함수로서 조면화(粗面化)되어, 그 결과 매우 높은 RMS 표면 조도값에 이르게 된다.
이러한 유해한 효과들은 TGB 구조에 농도 경사가 지도록 하는 다양한 기술들을 이용함으로써 감소될 수 있다. 예를 들면, 미크론 당 약 10%의 농도 경사율로 저매늄 농도가 선형 변화하는 것이 결함 레벨을 감소시킨다는 것이 입증된 바 있다. 이러한 방법이 일종의 개선일 수는 있지만, 층들에는 여전히 수많은 관통 전위들과 이들의 더미들(pile ups)(관통 전위들의 집성체)로 손상된다. 이 방법에 대한 결함 밀도는 관통 전위들 및 20/cm를 초과하는 이들의 더미들(pile ups)의 수효 기준으로 대략 105/cm2인 것으로 보고된 바 있다(Fitzgerald et al., Applied Physics Lett. 69 (7) 811, 1991). 또한, 상기 층들은 여전히 높은 조도를 갖는다. 결함들을 감소시키기 위해 시도된 방법들의 다른 예들은 관통 전위들을 고정하기 위해 긴장된 초격자 구조들을 이용하는 것(Obata et al., J.Appl. Phys. 81,199 (1997))과 계면에서의 관통 전위들을 고정하기 위해 일정한 조성을 갖는 층 을 삽입하는 것을 포함한다.
본 발명의 일 측면은 기상 실리콘 및 저매늄 전구체들을 이용하는 기상 증착 공정, 바람직하게는 화학 기상 증착(CVD: chemical vapor deposition) 공정에 의하여 반도체 기판 위에 SiGe 층을 형성하는 방법들에 관한 것이다. 버퍼층 내에서의 결함들은 증착되는 동안 실리콘 전구체의 흐름을 하나 또는 그 이상의 간격들에서 중단함으로써 감소된다.
일부 구현예들에서, 제 1 SiGe 증착 단계에서 기판 위에 SiGe를 증착하기 위해 실리콘 전구체와 저매늄 전구체가 반응 공간 내부로 유입된다. 상기 저매늄 전구체의 흐름은 계속되는 반면 반응 챔버 내부로의 상기 실리콘 전구체의 흐름은 제 1 중단 단계 동안 중단된다. 상기 중단 단계는 바람직하게는 약 10초 미만 동안, 더욱 바람직하게는 약 5초 미만 동안 계속되고, 그 이후에는 제 2 SiGe 증착 단계로서 실리콘 전구체의 흐름이 복원된다. 상기 중단 단계는 상기 SiGe 층 내에 계면층(interface layer)이 형성되는 결과를 가져온다. 바람직하게는, 상기 계면층은 약 100 Å 미만의, 더욱 바람직하게는 약 50 Å미만의 두께를 가지며, 자신의 위에 놓이거나 자신의 아래에 놓이는 SiGe 층과는 상이한 조성을 갖는다. 일부 구현예들에서 SiGe 버퍼층이 증착되는 동안 둘 또는 그 이상의 중단 단계들이 제공된다. 일부 구현예들에서, 상기 제 1 SiGe 증착 단계 및/또는 제 2 SiGe 증착 단계 동안 증착되는 SiGe은 증가하는 농도의 저매늄을 포함한다.
본 발명의 다른 측면은 기판이 장입된 반응 챔버 내에 저매늄 전구체를 연속적으로 유입시키고 상기 챔버 내부로 실리콘 전구체를 단속적으로 유입시킴으로써 상기 기판 위에 감소된 결함을 갖는 SiGe 버퍼층을 증착하는 방법들을 제공한다. 일부 구현예들에서, 상기 SiGe 버퍼층은 상기 기판과의 계면으로부터 긴장된 실리콘 층과 같은 자신의 위에 놓인 층과의 계면까지 증가하는 농도의 저매늄을 포함하는 것이 바람직하다.
추가적인 측면에서, 기판 위에 긴장된 실리콘층을 형성하는 방법들이 제공된다. SiGe 버퍼층은 기판 위에 CVD 공정에 의하여 증착되는 것이 바람직하며, 상기 버퍼층 위에 긴장된 실리콘 층이 증착된다. 상기 CVD 공정은 증가하는 Ge 농도를 갖는 SiGe를 증착하기 위하여 상기 기판이 기상의 실리콘 화합물 및 기상의 저매늄 화합물과 접촉하는 적어도 하나의 SiGe 증착 단계 및 상기 기판이 기상 저매늄 화합물과는 접촉하지만 기상의 실리콘 화합물과는 접촉하지 않는 적어도 하나의 중단 단계를 포함하는 것이 바람직하다. 일부 구현예들에서, 상기 SiGe 증착 단계 동안, 상기 기상 저매늄 화합물의 농도는 증가하는 반면, 상기 실리콘 화합물의 농도는 일정하게 유지된다. 다른 구현예들에서, 상기 실리콘 화합물의 농도는 감소한다. 상기 증착이 수행되는 온도는 일정하게 유지될 수도 있고 또는 변화될 수도 있다. 일 구현예에서 상기 온도는 경사 변화하며(graded), 증착이 진행됨에 따라 감소한다.
일부 구현예들에서, 상기 CVD 공정은 일정한 조성의 SiGe를 증착하기 위하여 기상 실리콘 화합물과 기상 저매늄 화합물을 상기 기판과 접촉시키는 일정한 SiGe 증착 단계를 적어도 하나 추가적으로 포함할 수 있다. 일 구현예에서, 상기 실리콘 화합물 및 저매늄 화합물의 농도들은 상기 일정한 SiGe 증착 단계 동안 일정하게 유지된다.
바람직한 실리콘 전구체들은 실란(silane), 디실란(disilane), 트리실란(trisilane), 디클로로실란(dichlorosilane), 트리클로로실란(trichlorosilane) 및 테트라클로로실란(tetrachlorosilane)을 포함하며, 여기에 한정되는 것은 아니다. 바람직한 저매늄 전구체들은 저매인(germane), 디저매인(digermane) 및 저매늄 테트라클로라이드(germanium tetrachloride)를 포함하지만, 여기에 한정되는 것은 아니다.
상기 기판은, 예를 들면, 벌크 실리콘층 또는 에피택시적으로 증착된 실리콘층을 포함할 수 있다.
일부 구현예들에서, 상기 증착 공정을 통하여 상기 온도는 일정하게 유지되는 한편, 다른 구현예들에서는 상기 온도가 변화된다. 상기 온도는 약 700 ℃ 내지 약 1100 ℃ 사이인 것이 바람직하다.
도 1은 실리콘 전구체 흐름의 중단을 포함하는, 경사진 SiGe 버퍼층을 형성하기 위한 방법을 나타내는 그래프로서, 시간에 대한 실리콘 및 저매늄 전구체의 흐름을 플로팅한 그래프이다.
도 2는 실리콘 전구체 및 저매늄 전구체로부터 선형적으로 농도 경사진 SiGe 버퍼층을 증착하기 위한 방법을 나타내는 그래프로서, 시간에 대한 저매늄 전구체 흐름의 상대적인 비율을 플로팅한 그래프이다. 상기 그래프는 크기가 서로 비례하 지는 않는다.
도 3-6은 실리콘 전구체 및 저매늄 전구체로부터 농도 경사진 SiGe 버퍼층을 증착하기 위한 다양한 방법들을 나타내는 그래프로서, 시간에 대한 저매늄 전구체 흐름의 상대적인 비율을 플로팅한 그래프들이다. 상기 방법들은 선형적으로 농도 경사진 SiGe 증착 단계들(20), 일정한 SiGe 증착 단계들(30) 및 중단 단계들(50)을 포함한다. 상기 그래프는 크기가 서로 비례하지는 않는다. 따라서, 상기 중단 단계들(50)은 상기 저매늄 전구체 흐름이 계속되는 한편 상기 실리콘 전구체 흐름이 중단된 것을 나타내지만, 상기 중단 단계 동안 순수한 저매늄의 증착이 가능함에도 불구하고 순수한 저매늄이 증착되는 것을 암시할 의도는 아니다.
당 기술분야에서 농도경사진 SiGe 층의 활용은 잘 알려져 있다. 위에서 언급한 바와 같이, 소자의 성능을 개선하기 위하여, 긴장된 반도체 층들의 사용이 증가하고 있다. 통상, "실질 기판(virtual substrate)"은 에피택셜 실리콘 기판 위에 차례로 놓이는 긴장이 완화된 버퍼층 위에 증착에 의해 형성된, 바람직하게는 실리콘인, 긴장된 반도체 물질을 포함한다. 상기 버퍼층은 Si보다 크거나 작은 격자 상수를 가지며, 긴장을 완화할 수 있는 다른 물질들도 사용될 수 있지만 SiGe가 바람직하다.
상대적으로 적은 수의 수직 방향으로 전파되는 또는 관통 전위들을 갖는 긴장이 완화된 SiGe 막들을 제조하기 위한 방법들이 이제 발견되었다. 아래에서는 벌크 실리콘 기판 위에 긴장이 완화된 SiGe 층을 형성하는 것으로 일반적으로 설명 되지만, 당 기술분야에서 통상의 지식을 가진 자라면 여기에 설명된 방법들은 SOI 기판들 위에 긴장이 완화된 SiGe 층들을 형성하는 것과 같은 상이한 맥락들에 대하여, 그리고 다른 물질들에 대하여 적용될 수 있음을 알 것이다. 여기서 사용될 때, "기판"이라는 용어는 빈 웨이퍼 또는 그 위에 이미 형성된 층을 갖는 가공 대상물(workpiece)을 가리킨다. 이러한 정의와 일관되게, 그 위에 SiGe 버퍼층이 증착되는 에피택셜 실리콘 층은 벌크 기판의 표면일 수 있으며, 다른 구현예들에서는 기판 위에 에피택셜 실리콘층이 그 이전에 증착되었다.
긴장이 완화된 버퍼층들, 바람직하게는 두꺼운 농도적으로 경사진 버퍼(thick graded) SiGe 층들은 SiGe 증착을 1회 또는 그 이상 중단함으로써 통상의 버퍼층들에 비하여 감소된 결함 밀도가 형성될 수 있다. SiGe 증착은 통상 약 5초 미만의 시간 동안 상기 기판에 대한 Si 전구체의 흐름을 잠시 멈춤으로써 중단된다. 상기 중단 동안에도 상기 저매늄 전구체의 흐름은 계속된다. 상기 중단의 결과 상기 중단 이전에 증착된 SiGe와 상기 중단에 이어서 증착된 SiGe 사이에 계면이 형성된다. 상기 중단은, 특정 공정 조건에 따라, Ge를 포함하지만 Si를 포함하지 않는 층을 형성할 수도 있고 형성하지 않을 수도 있다.
바람직하게는, 상기 기판에 대한 실리콘 전구체의 흐름을 1회 또는 그 이상 중단하는 단계를 포함하는 방법에 의하여 증착된 버퍼층들 내의 더미(pile-up)의 수효는 통상의 버퍼층들과 비교할 때 약 3 내지 10배까지 감소된다. 특정한 이론에 한정됨이 없이, 상기 바람직한 방법들은 결함들, 특히 수직 관통 전위들을 상기 버퍼층으로부터 영진함으로써 결함들을 감소시키는 것으로 믿어진다. 이것은 TDD 가 웨이퍼의 가장자리에서 더미들을 형성하는 경향을 감소시킨다.
상기 농도경사진 버퍼 위에, 바람직하게는 실리콘인, 반도체층이 후속적으로 증착될 수 있다. 하부에 놓인 긴장이 완화된 SiGe 버퍼층의 격자 상수가 실리콘의 격자 상수와 상이하기 때문에, 후속적으로 증착되는 실리콘층은 원하는 경우 긴장될 수 있다.
당 기술분야에서 통상의 지식을 가진 자는 "실리콘", "실리콘-저매늄", "Si", 및 "SiGe"와 같은 용어들이 표시된 원소들을 포함하는 물질을 나타내기 위해 사용된 당 기술분야의 용어들이고, 그 원소들의 상대적인 비율을 한정하거나 또는 다른 원소들의 존재를 배제하는 것으로 해석되어서는 아니 됨을 이해할 것이다. 따라서, 예를 들면, "SiGe" 막은 Si와 Ge를 다양한 비율로 포함할 수 있고 다른 원소들, 예를 들면, 안티몬, 붕소, 비소 및 인과 같이 전기적 활성 도펀트들도 포함할 수 있다.
상기 SiGe 버퍼층은, 예를 들면 Si보다 큰 격자 상수를 갖지만 실제 결정은 하부에 놓인 긴장되지 않은 단결정 Si 구조와 정렬되도록 강요되기 때문에 처음에는 긴장될 수 있다. 궁극적으로, 상기 SiGe 층은 하부에 놓인 긴장되지 않은 에피택셜 Si 층보다 더 큰 자연 격자 상수를 수용하도록 가열 또는 임계 두께를 넘는 증착과 같은 방법에 의하여 긴장이 완화된다.
상기 SiGe 버퍼층은 당 기술분야에 알려진 어떠한 방법에 의해서든 증착될 수 있다. 바람직하게는, 화학 기상 증착(CVD) 타입의 공정에 의하여 증착된다. 그러한 이종 에피택셜 증착 방법들에 있어서 매엽식(batch), 가열로 기반(furnace- based) 저압 CVD(LPCVD: low pressure chemical vapor deposition)에서부터 단일-웨이퍼 냉벽 챔버 기반의 급속 가열 화학 기상 증착(RTCVD: rapid thermal chemical vapor deposition) 공정들에 이르기까지 잘 알려진 방법들이 존재한다. 일부 구현예들에서, SiGe 증착은 초고진공 화학 기상 증착(UHVCVD: ultra high vacuum chemical vapor deposition) 또는 분자빔 에피택시(MBE: molecular beam epitaxy)에 의하여 매우 낮은 압력들에서 수행된다.
바람직한 구현예들에서, SiGe 막은 저매늄 전구체와 실리콘 전구체로부터 화학 기상 증착(CVD)에 의하여 기판 위에 증착된다. 상기 CVD는 ASM 아메리카로부터 입수 가능한 EpsilonTM CVD 반응기와 같은, 단일 웨이퍼, 냉벽, 단일 패스 층류 반응기 내에서 수행될 수 있다. 어떤 특정한 Si1-xGex 층에 대하여 증착 조건들(예를 들면, 증착 온도 및 증착 압력)을 결정하기 위하여 일상적인 실험이 이용될 수 있다. 단일 웨이퍼 챔버의 경우에 있어서 압력은 약 1 Torr 내지 대기압의 범위가 바람직하고, 약 10 Torr 내지 100 Torr의 범위가 더욱 바람직하다.
상기 증착 공정은 어떠한 실리콘 전구체들, 저매늄 전구체들 및 캐리어 기체들도 채용할 수 있으며 다양한 온도들, 압력들 및 유속들에서 수행될 수 있다. 바람직한 실리콘 전구체들은 실란(silane), 디실란(disilane), 트리실란(trisilane), 디클로로실란(DCS: dichlorosilane), 트리클로로실란(trichlorosilane) 및 테트라클로로실란(tetrachlorosilane)을 포함하지만 여기에 한정되지 않는다. 일부 특정 구현예들에서, DCS가 바람직하게 이용된다. 저매늄 전구체들은 GeCl4, GeH4, 및 디 저매인(digermane)을 포함하지만 여기에 한정되지 않는다. 사용될 수 있는 다른 실리콘 및 저매늄 전구체들은 당 기술분야에서 통상의 지식을 가진 자들에게 자명할 것이다. 최적의 전구체들과 반응 조건들은 특정 응용에 대하여 과도한 실험 없이도 당 기술분야에서 통상의 지식을 가진 자들에 의하여 용이하게 결정될 수 있다.
일부 구현예들에서, H2와 같은 캐리어 기체는 증착 공정이 수행되는 동안, 예를 들면, 약 1.0 slm 내지 약 100 slm의 유속으로 연속적으로 상기 챔버를 통하여 흐른다. 바람직한 일 구현예에서, GeH4와 같은 저매늄 전구체의 농도는 주(main) 캐리어 기체의 약 10 %이다. 상기 캐리어 기체의 유속은 특정 환경들에 기초하여 당 기술분야에서 통상의 지식을 가진 자들에 의하여 결정될 수 있는 바와 같이, 사용되는 DCS의 바람직한 흐름에 기초하여 원하는 Ge 농도 경사 프로파일을 생성하도록 변화될 수 있다.
당 기술분야에서 통상의 지식을 가진 자는, 사용되는 저매늄 및 실리콘 전구체들의 성질과 같은 특정 환경들에 기초하여 최적의 증착 속도를 확보할 수 있는 적절한 증착 온도를 선택할 수도 있다. 일부 구현예들에서, 상기 온도는 증착 공정을 통하여 일정하다. 바람직하게 상기 온도는 약 700 ℃ 내지 약 1100 ℃ 사이이다. 예를 들면, 일부 구현예들에서, 상기 SiGe 버퍼층은 디클로로실란(DCS) 와 저매늄 테트라클로라이드로부터 증착되고, 상기 온도는 증착 공정을 통하여 약 1050 ℃로 일정하게 유지된다. 다른 구현예들에서, 상기 SiGe 버퍼층은 DCS와 저 매인으로부터 증착되고, 상기 온도는 약 900 ℃로 일정하게 유지된다.
또 다른 구현예들에서, 상기 온도는 증착 공정 동안 변화된다. 예를 들면, 상기 온도는, 증가하든 또는 감소하든, 증착되는 과정에 걸쳐서 경사질(graded) 수 있다. 일부 구현예들에서, 증가하는 농도의 저매늄 및/또는 감소하는 농도의 실리콘을 갖는 막을 증착하도록 상기 온도는 경사진다. 특정 구현예들에서, 감소하도록 경사진 온도가 이용된다. 예를 들면, 저매인과 DCS로부터 SiGe 버퍼를 증착하는 동안, 상기 온도는 약 900 ℃로부터 약 700 ℃까지, 더욱 바람직하게는 약 900 ℃로부터 약 800 ℃까지 경사질 수 있다. 또한, 당 기술분야에서 통상의 지식을 가진 자는 일상적인 실험을 통해 특정 응용을 위해 적절한 온도(들)을 선택할 수 있다.
증착 동안 상기 반응 챔버 내의 압력은 역시 한정되지 않으며, 최적의 압력은 특정 환경에 기초하여 당 기술분야에서 통상의 지식을 가진 자에 의하여 용이하게 결정될 수 있다. 일부 구현예들에서, 상기 압력은 대기압이다. 다른 구현예들에서, 약 1 내지 약 100 torr 사이의, 더욱 바람직하게는 약 50 내지 약 100 torr 사이의, 그리고 더더욱 바람직하게는 약 80 torr의 압력을 갖는 감압 공정이 사용된다. 또 다른 구현예들에서, 초고진공 CVD가 채용될 때와 같이 상기 압력은 약 1 torr 이하인 것이 바람직하다.
상기 SiGe 버퍼층은 일정한 조성을 포함하거나 또는 농도 경사질 수 있다. 상기 SiGe 버퍼는 바람직하게는 하부 계면에서의 낮은 Ge 함량으로부터 상부 계면에서의 높은 Ge 함량까지 농도 경사진다. 일부 구현예들에서, 상기 버퍼층은 그의 두께를 가로질러 선형적으로 농도 경사진다. 그러나, 다른 구현예들에서, 상기 농도 경사 프로파일은 선형이 아니다. 예를 들면, 일부 바람직한 구현예들에서, 농도 경사진 층은 하나 또는 그 이상의 일정 조성 영역을 포함할 수 있다.
비록 여기서는 상기 반응 챔버 내부로 유입되는 저매늄 전구체 및/또는 실리콘 전구체들의 변화의 점에서 주로 논의하였지만, 당 기술분야에서 통상의 지식을 가진 자는 상기 SiGe 층의 농도 경사가 당 기술분야에 알려진 어떠한 방법에 의해서든 달성될 수 있음을 알 수 있을 것이다. 상기 방법은 증착 온도를 조정하는 방법, 증착 압력을 조정하는 방법, Ge-전구체 및 Si-전구체의 상대적인 흐름을 조정하는 방법, 또는 이들 셋의 조합에 의하는 방법을 포함하지만 여기에 한정되지 않는다. 예를 들면, 높은 Ge 함량에 있어서, 고립화(islanding)를 막기 위하여 낮은 온도들을 사용하는 것이 바람직하고, 높은 압력(예를 들면, 100 Torr)이 채용될 수 있다. 낮은 Ge 함량을 원하는 경우에는, 일부 반응물 조합들에 대하여 (예를 들면, DCS와 GeH4) 상기 SiGe 조성물이 농도 경사지도록 증착하는 동안 온도를 상승시키고 압력은 감소시키는 것이 바람직하다. 바람직한 구현예들에서, 상기 버퍼층 내의 Si 및 Ge의 상대적인 농도들은 상기 저매늄 전구체 및 상기 실리콘 전구체들의 흐름을 변화시킴으로써 조절된다.
바람직하게는, 상기 기판/SiGe 계면에서, 상기 SiGe 층은 약 0% 내지 약 10% 사이의 Ge를 포함한다. 일부 구현예들에서, 상기 기판/SiGe 계면에서, SiGe 막의 Ge 농도는 약 10% Ge와 동일하거나 또는 그 미만이고, 더욱 바람직하게는 약 5% Ge 와 동일하거나 또는 그 미만이고, 더더욱 바람직하게는 약 2% Ge와 동일하거나 또는 그 미만이다. 일 구현예에서, 상기 SiGe 막은 기판/SiGe 계면에서 약 1% Ge를 포함한다. 상기 기판/SiGe 계면에서의 Ge 농도는 통상 약 10% 미만이지만, 더 높은 농도들도 가능하다.
상기 SiGe 버퍼의 표면에서의 Ge 농도는 상기 기판/SiGe 계면에서의 Ge 농도보다 높은 것이 바람직하며, 50% 또는 그 이상으로 높을 수도 있다. 일 구현예에서, 상기 SiGe 막은 표면에서 약 10% 내지 약 50% 사이의 Ge, 더욱 바람직하게는 약 20% 내지 약 40% 사이의 Ge를 포함한다. 농도 경사의 프로파일은 결함의 형성이 최소화되도록 선택될 수 있다. 위에서 논의한 바와 같이, 일부 구현예들에서, 상기 농도 경사진 프로파일은 Ge의 농도가 선형으로 변화하는 SiGe 층을 나타낼 것인 한편, 다른 구현예들에서는 상기 농도 경사진 프로파일이 농도 경사진 Ge 농도를 갖는 하나 또는 그 이상의 영역들과 일정한 조성을 갖는 하나 또는 그 이상의 영역들을 포함하는 SiGe 층을 타나낼 것이다. 당 기술분야에서 통상의 지식을 가진 자는 여기에 개시된 바를 고려하여 과도한 실험 없이 상기 농도 경사진 프로파일을, 나아가 상기 버퍼층의 농도를 최적화할 수 있을 것이다.
다른 구현예들에서, 전체 SiGe 층은 일정한 조성을 갖는다. 그러한 구현예의 하나에서, 상기 SiGe 버퍼층은 약 50% 실리콘과 약 50% 저매늄을 포함한다(Si0.5Ge0.5).
도 1에 나타낸 바와 같이, 상기 증착 공정 동안 하나 또는 그 이상의 지점에 서 SiGe 증착은 저매늄 전구체의 흐름은 유지하는 반면 상기 기판에 대한 실리콘 전구체의 흐름을 멈춤으로써 중단된다. 다시 말해, 바람직한 증착 공정들에서, 상기 실리콘 전구체는 단속적으로 제공되는 반면 상기 저매늄 전구체는 상기 반응 공간으로 연속적으로 유입된다. 이것은, 예를 들면, 실리콘 전구체의 흐름을 상기 반응 공간으로부터 멀리 배출함으로써 달성될 수 있다. 다른 구현예들에서, 상기 실리콘 전구체의 흐름이 차단된다.
상기 저매늄 전구체의 흐름이 계속되는 동안 상기 반응 챔버로 유입되는 실리콘의 흐름을 중단하는 것은 상기 중단 이전에 증착된 SiGe와 상기 중단 이후에 증착된 SiGe 사이의 버퍼에 계면이 형성되는 것을 가져온다. 상기 계면은 순수한 저매늄 층을 포함할 수도 있고 포함하지 않을 수도 있다. 바람직하게는 상기 계면의 두께는 약 500 Å 미만이고, 더욱 바람직하게는 약 200 Å 미만이고, 보다 더 바람직하게는 약 100 Å 미만이고, 더더욱 바람직하게는 약 50 Å 미만이다.
상기 기판으로 흐르는 상기 실리콘 전구체의 흐름이 중단되는 시간은 압력, 반응물 농도 및 온도를 포함하는 특정 반응 조건들에 따라 변화될 수 있다. 그러나, 상기 실리콘 전구체의 흐름은 상기 반응 챔버 내에서의 상기 실리콘 전구체의 체류시간보다 긴 시간 동안 중단되는 것이 바람직하다. 이와 같은 방법으로, 저매늄 전구체의 적어도 일부는 가용한 실리콘 전구체가 없는 상태에서 상기 챔버 내부로 유입된다. 그러나, 상기 저매늄 전구체의 체류 시간은 전체 챔버 내에서 순수한 저매늄과 캐리어 가스 환경을 가질 만큼 충분히 길지는 않을 것이다.
예를 들면, DCS와 저매인으로부터 900 ℃ 및 80 torr에서 증착하는 것과 같 은 통상의 반응 조건 하에서, 상기 반응 공간으로 유입되는 상기 실리콘 전구체의 흐름은 바람직하게는 약 10초 미만 동안, 더 바람직하게는 약 5초 미만 동안, 그리고 더더욱 바람직하게는 약 0.1초 내지 약 4초 사이의 시간 동안 중단된다. 일 구현예에서, 상기 실리콘 흐름은 약 2초 동안 중단되고, 한편 다른 구현예들에서 상기 실리콘 흐름은 약 1초 동안 중단된다.
특정 일 구현예에서, H2는 캐리어 가스로서 사용되고 40 내지 80 lts/분의 유속으로 제공된다. 반응 챔버의 부피는 약 8 리터이고 실리콘 흐름은 (GeCl4와 같은) 저매늄 전구체의 흐름이 계속되는 동안 약 0.9 초 내지 3.4초 동안 중단된다.
상기 버퍼층을 증착하는 공정 동안 하나 또는 그 이상의 중단들이 제공될 수 있다. 만일 특정 증착 공정에서 둘 이상의 중단이 이용된다면 각 중단에 대한 시간은 독립적으로 결정될 수 있다. 따라서, 특정 공정에서의 각 중단의 시간은 상이할 수 있다. 바람직하게는 둘 또는 그 이상의 중단들이 규칙적인 간격으로 제공된다. 각 중단 이후에는, 상기 실리콘 전구체의 흐름이 복원되고, 따라서 SiGe 증착으로 복원된다.
일부 구현예들에서, 중단 단계들(50)은 상기 SiGe 층의 약 4 내지 7%가 증착된 후에 그리고 상기 SiGe 층의 약 10 내지 15%가 증착된 후에 제공된다. 추가적인 중단 단계들(50)이 제공될 수 있다.
위에서 논한 바와 같이, SiGe 농도 경사의 프로파일이 다양한 형태를 가질 수 있지만, 바람직한 구현예들에서 상기 모양은 상기 막의 상부에서의 Ge 농도가 상기 막의 바닥에서의 Ge 농도보다 높은 것을 나타낸다. 일부 구현예들에서, 상기 농도 경사 프로파일은 각 단계에서 필수적으로 선형이고, 상기 버퍼층의 두께에 걸쳐서는 실질적으로 선형이다. 도 2 내지 6에 여러 증착 공정들이 도시된다. 이들 도면들은 비례적으로 도시된 것이 아니고, 따라서 중단 단계들(50)의 시간과 SiGe 증착 단계들(10)의 시간 사이의 관계를 표시하는 것이 아니다. 또한, 상기 중단 단계들(50)에 대응되는 피크들은 실리콘 전구체의 흐름 없이 저매늄 전구체가 흐르는 것을 가리킨다. 그러나, 상기 피크들은 순수한 Ge의 증착을 가리키는 것이 아니며, 두 SiGe 증착 단계들(10) 사이의 계면의 형성을 나타낸다. 그럼에도 불구하고, 상기 중단 단계들(50) 동안 순수한 저매늄의 증착은 가능하다. 예를 들면, 중단 단계에서의 Ge는 높은 증착 온도들에서 위에 놓이거나 아래에 놓인 SiGe 층 내부로 확산하게 될 것 같은 한편, 더욱 순수한 저매늄 층은 상기 중단 단계 동안 더 낮은 온도에서 생성될 수 있다.
선형적으로 농도 경사진 SiGe 버퍼층은 DCS 및 GeH4, 또는 DCS 및 GeCl4와 같은 실리콘 전구체 및 저매늄 전구체로부터 CVD에 의하여 증착될 수 있다. 도 2에 도시한 바와 같이, 상기 증착 공정은 둘 또는 그 이상의 SiGe 증착 단계들(10)과 하나 또는 그 이상의 중단 단계들(50)을 포함하는 것이 바람직하다. 도 2에 나타낸 구현예에서, 상기 증착 공정의 SiGe 증착 단계들(10) 동안 실리콘 전구체의 흐름은 일정한 수준으로 유지되는 한편, 저매늄 전구체의 흐름은 선형적으로 증가한다. 상기 증착 공정에서 각 SiGe 증착 단계(10)는 상기 버퍼층의 농도 경사진 부분의 두께를 걸쳐서 선형적으로 증가하는 저매늄 농도를 포함하는 상기 버퍼층의 농도 경사진 부분을 생성한다.
특정 구현예에서, 상기 SiGe 증착 단계(10) 동안 약 4000 Å 내지 약 10000 Å의 SiGe가 증착되는 것이 바람직하다. 상기 SiGe 증착 단계 동안 농도 경사율은 약 1000 Å/% 저매늄이고, 성장 속도는 분당 1000 - 1500 Å의 차원이다.
다른 구현예들에서, 상기 SiGe 증착 단계들(10)은 증착될 SiGe 버퍼층의 전체 두께와 공정 조건들에 따라 약 1 내지 약 10 분 또는 그 이상 동안 계속되는 것이 바람직하고, 약 1 내지 약 2 분 동안 계속되는 것이 더욱 바람직하다.
상기 증착 공정의 중단 단계들(50) 동안, 실리콘 저매늄 증착은 실리콘 전구체의 흐름을 멈춤으로써 중단된다. 이들 중단 단계들(50)에서, 상기 저매늄 전구체의 흐름은 바람직하게는 이전의 SiGe 증착 단계 동안 달성된 가장 높은 유속으로 계속된다. 그러나, 일부 구현예들에서, 상기 Ge 유속은 상기 중단 단계 동안, 바람직하게는 이전의 SiGe 증착 단계 동안에서와 같은 속도로 선형적으로 계속하여 증가한다. 각 중단 단계(50)는 버퍼층 내에 계면을 결과로서 가져온다. 바람직하게는 각 중단 단계(50)는 약 1 내지 약 10초 동안, 더욱 바람직하게는 약 1 내지 약 2초 동안 Si 전구체의 흐름을 차단하는 단계를 포함한다.
상기 SiGe 증착 단계들과 중단 단계들은 원하는 두께의 버퍼층이 형성될 때까지 반복된다. 상기 버퍼층은 바람직하게는 긴장이 완화되기에 충분한 두께를 갖는다. 상기 증착 공정은 바람직하게는 SiGe 증착 단계(50)로 시작하고 끝난다.
도 2에 나타낸 증착 공정에서, 선형적으로 경사진 Ge 농도를 갖는 SiGe 버퍼 층이 네 개의 SiGe 증착 단계들(10)을 포함하는 공정에 의하여 증착된다. 상기 SiGe 증착 단계들(10)에서 실리콘 전구체의 일정한 흐름이 저매늄 전구체의 선형적으로 증가하는 흐름과 함께 제공된다. 상기 SiGe 증착 단계들(10)은 저매늄 전구체만이 제공되는 세 개의 중단 단계들(50)에 의하여 분리된다.
다른 구현예들에서, 농도 경사 프로파일이 저매늄과 실리콘의 농도가 일정하게 유지되는 일정 조성 단계들과 저매늄의 농도가 정상(steady) 속도로 증가하는 선형 단계들을 모두 포함하는 SiGe 버퍼층이 증착된다. 이러한 버퍼층들을 제조하기 위한 증착 공정들에서, 예를 들면 도 3에 나타낸 공정에서, 둘 또는 그 이상의 구별되는 SiGe 증착 단계들이 하나 또는 그 이상의 중단들(interruptions)과 함께 사용된다.
도시된 구현예에서, 농도 경사진 SiGe의 증착 단계(20)에 이어서 일정 SiGe 증착 단계(30)가 후속된다. 농도 경사진 SiGe의 증착 단계(20) 동안 실리콘 전구체의 농도의 흐름은 일정한 수준으로 유지될 수 있는 반면, 저매늄 전구체의 흐름은 선형적으로 증가한다. 상기 증착 공정에서 각 농도 경사진 SiGe의 증착 단계(20)는 선형적으로 증가하는 저매늄 농도를 포함하는 버퍼층의 농도 경사진 부분을 생성해 낸다. 상기 일정 SiGe 증착 단계(30) 동안, 상기 실리콘 전구체와 상기 저매늄 전구체 모두의 흐름은 일정하게 유지될 수 있다. 따라서, 각 일정 SiGe 증착 단계(30)는 Si 및 Ge를 모두 일정한 농도로 포함하는 버퍼층의 일부를 생성한다.
상기 증착 공정은 하나 또는 그 이상의 중단 단계들(50)도 포함한다. 상기 중단 단계들(50)에서, 상기 실리콘 전구체의 흐름을 멈춤으로써 실리콘 저매늄 증착이 중단된다. 이들 중단 단계들(50)에서, 상기 저매늄 전구체는 바람직하게는, 이전의 SiGe 증착 단계 동안 달성된 최대 유량으로 계속하여 흐른다. 그 결과 버퍼층 내에 계면이 형성된다. 바람직하게는 상기 계면은 약 3개 미만의 저매늄 단일층을 포함한다. 각 중단 단계는 바람직하게는 약 1 내지 약 10 초 동안, 더욱 바람직하게는 약 1 내지 약 2 초 동안 계속된다.
상기 일정 SiGe 증착 단계들(30), 농도 경사진 SiGe의 증착 단계(20), 및 중단 단계들(50)의 순서는 원하는 구조를 갖는 SiGe 버퍼층을 생성하기 위해 변화될 수 있다. 바람직하게 상기 증착 공정은 중단 단계(50)로 시작되거나 끝나지 않으며, 농도 경사진 SiGe의 증착 단계(20) 또는 일정 SiGe 증착 단계(30)로 시작되거나 종결된다. 더욱 바람직하게, 상기 증착 공정은 농도 경사진 SiGe의 증착 단계(20)로 시작하고 일정 SiGe 증착 단계(30)로 끝는다.
도 3에 나타낸 구현예에서, 상기 증착 공정은 농도 경사진 SiGe의 증착 단계(20)로 시작하고, 이어서 일정 SiGe 증착 단계(30) 및 중단 단계(50)가 후속된다. 이들 세 단계들은 2회 반복되지만, 실제로는 원하는 두께의 SiGe 버퍼층을 얻기 위하여 몇 번이든 반복될 수 있다. 도 3에 나타낸 바와 같이, 공정은 농도 경사진 SiGe의 증착 단계(20)에 이은 일정 SiGe 증착 단계(30)로 종결되는 것이 바람직하다.
도 4에 나타낸 것 과 같은 다른 구현예들에서, 상기 증착 공정은 중단 단계(50)를 도 3에 나타낸 구현예에서처럼 일정 SiGe 증착 단계 이후에만 포함하기보 다는 상기 농도 경사진 SiGe의 증착 단계(20)과 상기 일정 SiGe 증착 단계(30) 사이에 포함한다. 다시, 상기 공정은 일정 SiGe 증착 단계(30)로 종결되는 것이 바람직하다.
추가적인 구현예가 도 5에 도시된다. 본 구현예에서, 중단 단계(50)가 일정 SiGe 증착 단계(30)의 중간에 제공된다. 즉, 최초의 농도 경사진 SiGe의 증착 단계(20) 이후에 일정 SiGe 증착 단계(30)가 시작된다. 소정 시간이 경과한 후, Si 전구체의 흐름을 차단함으로써 중단 단계(50)가 수행된다. 상기 중단 단계(50)에 이어서, 또다른 농도 경사진 SiGe의 증착 단계(20)가 시작될 때까지 일정 SiGe 증착 단계(30)가 계속된다. 유사하게, 다른 구현예들에서 중단 단계가 선형 SiGe의 증착 단계(20) 내에 제공될 수 있다. 도 6에 나타낸 바와 같이, 상기 중단 단계(50)에 이어서, 일정 SiGe 증착 단계(30)가 시작될 때까지 농도 경사진 SiGe의 증착 단계(20)가 계속된다.
본 발명의 일 구현예에서, 상부에 위치하는 Si 층이 상기 SiGe 버퍼층의 직접 위에 형성된다. 바람직하게는, 긴장이 완전히 완화된 SiGe 층의 격자 구조에 정합하기 위하여 상기 Si 층이 긴장되도록 상기 SiGe 층 위에 단결정 실리콘층이 이종 에피택시 증착된다. 상기 Si 층은, 바람직하게는 상기 SiGe 층의 증착과 동일한 반응 공간에서 통상 CVD에 의하여 증착된다. 예를 들면, 상기 SiGe 층을 증착한 후, GeH4와 같은 저매늄 전구체의 흐름이 차단될 수 있으며, 예를 들면, 트리실란(trisilane)과 같은 실리콘 전구체로부터 단결정 실리콘의 층이 동일한 증착 온도에서 성장될 수 있다. 선택적인 구현예들에서, 상기 Si 층의 증착은 상기 SiGe 층의 증착의 온도와 상이한 온도에서 일어날 수 있다.
인장되어 긴장된 Si 층은 여기에 설명된 구조들로부터 제조된 소자들에서 개선된 전기적 캐리어의 이동성을 제공한다. 예를 들면, 트랜지스터 제조에서, 상기 인장되어 긴장된 Si 층은 더 빠른 응답 시간을 갖는 트랜지스터들의 제조를 가능하게 한다. 다른 구현예에서, 상기 긴장이 완화된 SiGe 층은 이종 에피택시적으로 성장되고 압축되어 긴장된 Ge 층에 의하여 피복된다. 유사하게, 상기 긴장이 완화된 SiGe 층은 높은 Ge 함량을 갖는 이종 에피택시적으로 성장되고 압축되어 긴장된 SiGe 층에 의하여 피복될 수 있다.
본 발명의 범위로부터 벗어나지 않으면서도 위에서 설명한 공정들에 다양한 생략, 추가 및 변경들이 가해질 수 있으며, 그러한 모든 변경들과 변화들은 첨부된 청구항에 의하여 정의되는 바와 같이 본 발명의 범위 내에 속하게 할 의도임을 당 기술분야에서 통상의 지식을 가진 자는 이해할 것이다.
실시예 1
반응 챔버 내에 기판을 위치시키고 증착 온도, 바람직하게는 약 900 ℃로 가열한다. 제 1 선형 SiGe 증착 단계에서 DCS와 저매인(germane)이 약 1분 동안 반응 챔버 내로 유입된다. 바람직하게는, 본 선형 증착 단계 동안 DCS의 흐름은 약 20 sccm이고, 저매인의 흐름은 약 10 sccm으로부터 약 25 sccm까지 증가한다. 제 1 중단 단계에서 DCS의 흐름은 차단되고, 저매인의 흐름은 약 3초 동안 25 sccm으로 유지된다.
제 2 선형 SiGe 증착 단계에서, DCS가 상기 반응 챔버 내부로 약 20 sccm으로 유입되고, 저매인의 흐름은 약 1분 동안 약 25 sccm으로부터 약 40 sccm까지 증가한다. 제 2 중단 단계에서, 상기 DCS 흐름은 차단되고, 상기 저매인 흐름은 약 40 sccm에서 약 2초 동안 유지된다.
제 3 선형 SiGe 증착 단계에서, DCS 흐름이 약 20 sccm으로 복원되고, 저매인의 흐름은 약 1 분 동안 약 40 sccm으로부터 약 50 sccm까지 증가된다. 그런 후, DCS 흐름은 제 3 차단 단계에서 차단되는 반면 저매인의 흐름은 약 1초 동안 50 sccm으로 유지된다.
마지막으로, 제 4 및 최종 증착 단계에서, DCS 흐름은 약 20 sccm으로 복원되고, 저매인의 흐름은 약 1분 동안 50 sccm으로부터 약 58 sccm까지 증가된다.
상기 SiGe 버퍼층은 긴장이 완화되도록 될 수 있다. 다른 구현예들에서, 상기 SiGe 버퍼층은 예를 들면 어닐링에 의하여 긴장이 완화되도록 한다.
Si의 층이 상기 SiGe 버퍼층 위에 이종 에피택시적으로 증착된다.
실시예 2
SiGe 버퍼층이 표 1에 설명된 공정에 따라 2회의 차단을 포함하여 1050 ℃의 온도 및 대기압에서 DCS와 GeCl4로부터 등온 공정으로 증착되었다. 차단들은 단계 3과 단계 7에서 제공되었다.
Figure 112008084469160-PCT00001
실시예 3
SiGe 버퍼층이 표 2에 설명된 공정에 따라 3회의 차단을 포함하여 1050 ℃의 온도 및 감소된 압력에서 DCS와 GeCl4로부터 등온 공정으로 증착되었다. 차단들은 단계 4, 8 및 단계 12에서 제공되었다.
Figure 112008084469160-PCT00002
Figure 112008084469160-PCT00003
실시예 4
SiGe 버퍼층이 표 3에 설명된 공정에 따라 2회의 차단을 포함하여 감소된 압력에서 DCS와 GeH4로부터 변온 공정으로 증착되었다. 상기 증착 공정이 수행되는 동안 온도는 약 900 ℃로부터 약 800 ℃까지 감소하였다. 차단들은 단계 4 및 8에서 제공되었다.
Figure 112008084469160-PCT00004

Claims (34)

  1. 반응 챔버 내의 반도체 기판 위에 긴장이 완화된(strain relaxed) SiGe 버퍼층을 형성하기 위한 화학 기상 증착 방법(CVD: chemical vapor deposition)으로서,
    제 1 SiGe 증착 단계에서 SiGe를 증착하기 위하여 상기 반응 챔버 내에 실리콘 전구체와 저매늄 전구체를 유입시키는 단계;
    제 1 중단 단계에서 상기 반응 챔버로 유입되는 상기 저매늄 전구체의 흐름을 계속하면서 상기 반응 챔버로 유입되는 상기 실리콘 전구체의 흐름을 중단하는 단계; 및
    제 2 SiGe 증착 단계에서 SiGe를 증착하기 위하여 상기 반응 챔버로 유입되는 상기 저매늄 전구체의 흐름을 계속하면서 상기 반응 챔버로 유입되는 상기 실리콘 전구체의 흐름을 재개하는 단계;
    를 포함하는 화학 기상 증착 방법.
  2. 제 1 항에 있어서,
    상기 중단 단계에서 상기 SiGe 버퍼층 내에 계면층이 형성되는 것을 특징으로 하는 화학 기상 증착 방법.
  3. 제 2 항에 있어서,
    상기 계면층이 약 100 Å 미만의 두께를 갖는 것을 특징으로 하는 화학 기상 증착 방법.
  4. 제 2 항에 있어서,
    상기 계면층이 약 50 Å 미만의 두께를 갖는 것을 특징으로 하는 화학 기상 증착 방법.
  5. 제 2 항에 있어서,
    상기 계면층이 상기 SiGe 버퍼층과 상이한 조성을 갖는 것을 특징으로 하는 화학 기상 증착 방법.
  6. 제 1 항에 있어서,
    상기 중단하는 단계가 상기 반응 공간 내부로 유입되는 상기 실리콘 전구체의 흐름을 약 10초 미만 동안 중단시키는 단계를 포함하는 것을 특징으로 하는 화학 기상 증착 방법.
  7. 제 6 항에 있어서,
    상기 중단하는 단계가 상기 반응 공간 내부로 유입되는 상기 실리콘 전구체의 흐름을 약 5초 미만 동안 중단시키는 단계를 포함하는 것을 특징으로 하는 화학 기상 증착 방법.
  8. 제 1 항에 있어서,
    상기 증착 방법이 수행되는 동안 온도가 일정하게 유지되는 것을 특징으로 하는 화학 기상 증착 방법.
  9. 제 8 항에 있어서,
    상기 온도가 약 700 ℃ 내지 약 1100 ℃ 사이인 것을 특징으로 하는 화학 기상 증착 방법.
  10. 제 1 항에 있어서,
    상기 증착 방법이 수행되는 동안 온도가 변화되는 것을 특징으로 하는 화학 기상 증착 방법.
  11. 제 1 항에 있어서,
    상기 실리콘 전구체가 실란(silane), 디실란(disilane), 트리실란(trisilane), 디클로로실란(dichlorosilane), 트리클로로실란(trichlorosilane) 및 테트라클로로실란(tetrachlorosilane)으로 구성되는 군으로부터 선택되는 것을 특징으로 하는 화학 기상 증착 방법.
  12. 제 1 항에 있어서,
    상기 저매늄 전구체가 GeCl4, GeH4, 및 디저매인(digermane)으로 구성되는 군으로부터 선택되는 것을 특징으로 하는 화학 기상 증착 방법.
  13. 제 1 항에 있어서,
    상기 실리콘 전구체가 디클로로실란이고, 상기 저매늄 전구체가 사염화 저매늄(germanium tetrachloride)인 것을 특징으로 하는 화학 기상 증착 방법.
  14. 제 1 항에 있어서,
    상기 실리콘 전구체가 DCS이고 상기 저매늄 전구체가 저매인인 것을 특징으로 하는 화학 기상 증착 방법.
  15. 제 1 항에 있어서,
    상기 제 1 SiGe 증착 단계에서 증착된 상기 SiGe은 증가하는 농도의 저매늄을 갖는 것을 특징으로 하는 화학 기상 증착 방법.
  16. 제 1 항에 있어서,
    상기 제 2 SiGe 증착 단계에서 증착된 상기 SiGe은 증가하는 농도의 저매늄을 갖는 것을 특징으로 하는 화학 기상 증착 방법.
  17. 반응 챔버 내부로 저매늄 전구체를 연속적으로 유입시키는 단계 및 상기 반응 챔버 내부로 실리콘 전구체를 단속적으로 유입시키는 단계를 포함하는, 반응 챔버 내에서 감소된 결함들을 갖는 SiGe 버퍼층을 기판 위에 증착하기 위한 증착 방법.
  18. 제 17 항에 있어서,
    상기 기판이 벌크 실리콘층을 포함하는 것을 특징으로 하는 증착 방법.
  19. 제 17 항에 있어서,
    상기 기판이 에피택시적으로 증착된 실리콘층을 포함하는 것을 특징으로 하는 증착 방법.
  20. 제 17 항에 있어서,
    상기 SiGe 버퍼층은 상기 기판과의 하부 계면으로부터 자신의 위에 놓인(overlying) 층과의 상부 계면까지 증가하는 농도의 저매늄을 포함하는 것을 특징으로 하는 증착 방법.
  21. 제 20 항에 있어서,
    상기 자신의 위에 놓인 층이 긴장된 실리콘층인 것을 특징으로 하는 증착 방법.
  22. 제 17 항에 있어서,
    상기 증착 챔버로 상기 실리콘 전구체를 공급하는 동안 실리콘 전구체에 대한 저매늄 전구체의 비율이 증가하는 것을 특징으로 하는 증착 방법.
  23. 반응 챔버 내에서 기판 위에 SiGe 층을 증착하기 위한 증착 방법으로서,
    상기 반응 챔버 내부로 실리콘 전구체와 저매늄 전구체를 동시에 유입시키는 단계; 및
    상기 증착을 수행하는 동안 상기 저매늄 전구체의 흐름을 계속하면서 상기 반응 챔버 내부로 유입되는 상기 실리콘 전구체의 흐름을 하나 또는 그 이상의 간격들로 중단하는 단계;
    를 포함하는 증착 방법.
  24. 제 23 항에 있어서,
    상기 하나 또는 그 이상의 간격들은 각각 약 10초 미만인 것을 특징으로 하는 증착 방법.
  25. 제 23 항에 있어서,
    상기 증착이 수행되는 동안 상기 실리콘 전구체의 흐름이 적어도 두 개의 간격들에서 중단되는 것을 특징으로 하는 증착 방법.
  26. 제 23 항에 있어서,
    불활성 캐리어 기체를 연속적으로 유입시키는 단계를 더 포함하는 것을 특징으로 하는 증착 방법.
  27. 제 26 항에 있어서, 상기 불활성 캐리어 기체는 H2 또는 N2인 것을 특징으로 하는 증착 방법. 이것은 약 800C 이상에서 나이트라이드 화합물들을 형성할 것이고 따라서 이것은 캐리어 가스로서 항상 H2이다
  28. 반도체 기판 위에 긴장된 실리콘층을 형성하기 위한 방법으로서,
    화학 기상 증착(CVD: chemical vapor deposition) 공정에 의하여 상기 기판 위에 실리콘 저매늄 버퍼층을 증착하는 단계; 및
    상기 SiGe 버퍼층 위에 긴장된 실리콘의 층을 증착하는 단계
    를 포함하고, 상기 CVD 공정은,
    증가하는 농도의 저매늄을 갖는 SiGe를 증착하기 위하여 상기 기판이 기상의 실리콘 화합물 및 기상의 저매늄 화합물과 접촉하는 적어도 하나의 SiGe 증착 단계; 및
    상기 기판이 기상 저매늄 화합물과는 접촉하지만 기상의 실리콘 화합물과는 접촉하지 않는 적어도 하나의 중단 단계;
    를 포함하는, 긴장된 실리콘층의 형성 방법.
  29. 제 28 항에 있어서,
    상기 SiGe 증착 단계 동안, 상기 기상 저매늄 화합물의 농도가 증가하는 것을 특징으로 하는 긴장된 실리콘층의 형성 방법.
  30. 제 28 항에 있어서,
    상기 SiGe 증착 단계 동안, 상기 기상 실리콘 화합물의 농도가 감소하는 것을 특징으로 하는 긴장된 실리콘층의 형성 방법.
  31. 제 28 항에 있어서,
    상기 SiGe 증착 단계 동안, 온도가 경사 변화하는(graded) 것을 특징으로 하는 긴장된 실리콘층의 형성 방법.
  32. 제 31 항에 있어서,
    상기 SiGe 증착 단계 동안, 온도가 감소되는 것을 특징으로 하는 긴장된 실리콘층의 형성 방법.
  33. 제 28 항에 있어서,
    상기 CVD 공정이 일정한 조성의 SiGe를 증착하기 위하여 상기 기판이 기상의 실리콘 화합물 및 저매늄 화합물과 접촉하는 적어도 하나의 일정한 SiGe 증착 단계를 추가적으로 포함하는 것을 특징으로 하는 긴장된 실리콘층의 형성 방법.
  34. 제 33 항에 있어서,
    상기 일정한 SiGe 증착 단계 동안, 상기 실리콘 전구체 및 상기 저매늄 전구체의 농도들이 일정하게 유지되는 것을 특징으로 하는 긴장된 실리콘층의 형성 방법.
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