KR20090016166A - 위상 검출 회로 - Google Patents

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Abstract

본 발명은 제 1 입력신호와 제 2 입력신호의 위상을 비교하여 제 1 위상 비교신호 및 제 2 위상 비교신호를 출력하는 위상 주파수 검출기; 및 상기 제 1 위상 비교신호 및 제 2 위상 비교신호의 펄스 폭 차이를 감지하여 서로 다른 논리값을 갖는 위상 검출신호를 출력하는 감지 회로를 구비한다.
DLL, PLL, 위상 주파수, 센스 앰프, 필터

Description

위상 검출 회로{CIRCUIT FOR DETECTING PHASE}
본 발명은 반도체 회로기술에 관한 것으로서, 특히 위상 비교결과가 필요한 시스템에서 사용되는 위상 검출 회로에 관한 것이다.
종래의 기술에 따른 위상 검출 회로는 플립 플롭 또는 위상 주파수 검출기를 이용하여 구성할 수 있다.
종래의 플립 플롭을 이용한 위상 검출회로는 도 1에 도시된 바와 같이, D 플립플롭(DFF)과 인버터(IV1)를 구비한다.
상기 D 플립플롭(DFF)은 입력단에 기준 클럭(REFCLK)을 입력받고, 클럭단에 피드백 클럭(FBCLK)을 입력받아 업 신호(UP)와, 상기 업 신호(UP)를 상기 인버터(IV1)를 통해 반전시킨 다운 신호(DN)를 출력하도록 구성된다.
상기 피드백 클럭(FBCLK)은 위상 검출회로를 이용하는 시스템 예를 들어, DLL(Delay Locked Loop)또는 PLL(Phase Locked Loop)과 같은 고정 루프 회로에서 상기 기준 클럭(REFCLK)과의 비교를 위해 출력되는 클럭이다.
상기 도 1의 위상 검출회로는 기준 클럭(REFCLK)의 위상이 피드백 클럭(FBCLK)에 비해 빠른 경우 도 2a와 같이, 업 신호(UP)를 하이 레벨로 출력한다. 상기 도 1의 위상 검출회로는 기준 클럭(REFCLK)의 위상이 피드백 클럭(FBCLK)에 비해 느린 경우 도 2b와 같이, 다운 신호(DN)를 하이 레벨로 출력한다.
상술한 도 1의 방식에 따른 위상 검출회로는 두 가지의 문제점을 내포하고있다. 첫째, 데드 존(Dead zone)을 가지고 있다. 즉, 해상도가 낮아 일정수준 이하의 위상차를 검출하지 못한다. 상기 데드 존은 플립 플롭의 셋업/홀드와 직접적으로 연관되어 위상 검출회로를 사용하는 시스템의 지터(Jitter)를 유발시킬 수 있다.
둘째, 위상 검출 범위가 제한되므로 위상 검출 대상이 되는 두 신호의 초기 위상차가 π ~ 2π 사이의 범위에 있어야 하는데, 이를 벗어날 경우 도 1의 방식에 따른 위상 검출회로를 사용하는 시스템의 동작 오류를 유발할 수 있다.
상술한 바와 같이, 도 1과 같은 방식의 위상 검출회로를 사용하는 시스템은 초기 동작시 위상 검출회로로 입력되는 두 신호를 검출 범위내로 만들어주는 별도의 회로가 추가되어야 한다.
종래의 기술에 따른 위상 주파수 검출기를 이용한 위상 검출 회로는 선형 동작특성을 가지고, 업 신호(UP)와 다운 신호(DN) 모두 짧은 펄스 형태로 출력되므로 디지털 제어 방식의 고정 루프 회로에 적용하기 힘들다.
상술한 이유로 위상 주파수 검출기를 이용한 위상 검출회로는 아날로그 제어 방식의 고정 루프 회로에 차지 펌프와 함께 구성해야 하는 적용범위 상의 한계가 존재하며, 부가 회로로 인하여 회로 사이즈가 증가한다.
위상 검출 범위의 제한이 없고, 부가회로 없이 안정적인 동작이 가능하도록 한 위상 검출회로를 제공함에 그 목적이 있다.
본 발명에 따른 위상 검출 회로는 제 1 입력신호와 제 2 입력신호의 위상을 비교하여 제 1 위상 비교신호 및 제 2 위상 비교신호를 출력하는 위상 주파수 검출기; 및 상기 제 1 위상 비교신호 및 제 2 위상 비교신호의 펄스 폭 차이를 감지하여 서로 다른 논리값을 갖는 위상 검출신호를 출력하는 감지 회로를 구비함을 특징으로 한다.
본 발명에 따른 위상 검출 회로는 제 1 입력신호와 제 2 입력신호의 위상을 비교하여 제 1 위상 비교신호 및 제 2 위상 비교신호를 출력하는 위상 주파수 검출기; 및 서로 다른 동작 모드별로 다르게 정해진 활성화 구간동안 상기 제 1 위상 비교신호 및 제 2 위상 비교신호의 펄스 폭 차이를 감지하여 서로 다른 논리값을 갖는 위상 검출신호를 출력하는 감지 회로를 구비함을 또 다른 특징으로 한다.
본 발명에 따른 위상 검출 회로는 위상 주파수 검출 방식을 사용하므로 위상 검출 범위의 제한이 없다.
본 발명에 따른 위상 검출 회로는 위상 검출 범위의 제한이 없으므로 초기 입력 신호의 위상차를 정해진 범위내로 만들기 위한 부가 회로가 필요 없다.
본 발명에 따른 위상 검출 회로는 위상 검출 펄스를 감지 회로를 통해 디지털 신호 형태로 변환하므로 디지털 방식의 고정 루프 회로에 용이하게 적용할 수 있다.
본 발명에 따른 위상 검출 회로는 디지털 필터를 내장하므로 정확한 위상 검출이 가능함은 물론이고, 이를 사용하는 고정 루프 회로의 사이즈를 줄일 수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 위상 검출회로의 바람직한 실시예를 설명하면 다음과 같다.
본 발명에 따른 위상 검출회로는 도 3에 도시된 바와 같이, 위상 주파수 검출기(100), 감지 회로(200), 래치(300), 및 제어 회로(400)를 구비한다.
상기 위상 주파수 검출기(100)는 기준 클럭(REFCLK)과 피드백 클럭(FBCLK)의 위상을 비교하여 위상 비교신호(UP1, DN1)를 출력하도록 구성된다.
상기 감지 회로(200)는 동작 모드신호(COARSE OR FINE)와 프리차지 신호(PCG)에 따라 상기 위상 비교신호(UP1, DN1)의 레벨을 감지하여 감지신호(UP2, DN2)를 출력하도록 구성된다. 상기 동작 모드신호(COARSE OR FINE)는 상기 감지 회로(200)의 동작 모드를 조정하기 위한 신호이다. 상기 동작 모드신호(COARSE OR FINE)의 레벨에 따라 상기 감지 회로(200)를 커스(Coarse) 모드 또는 상기 커스 모드에 비해 미세한 감지 동작을 수행하는 파인(Fine) 모드로 동작하도록 할 수 있다.
상기 래치(300)는 상기 감지신호(UP2, DN2)를 래치하도록 구성된다.
상기 제어 회로(400)는 상기 기준 클럭(REFCLK)과 상기 동작 모드신호(COARSE OR FINE)를 이용하여 상기 프리차지 신호(PCG)의 주파수를 변경하도록 구성된다.
상기 위상 주파수 검출기(100)는 도 4에 도시된 바와 같이, 제 1 플립플롭(110), 제 2 플립플롭(120), 및 앤드 게이트(AND1)를 구비한다.
상기 제 1 플립플롭(110)은 입력단(D)에 전원이 인가되고 클럭 입력단에 상기 기준 클럭(REFCLK)이 인가된다. 상기 제 2 플립플롭(120)은 입력단(D)에 전원이 인가되고 클럭 입력단에 상기 피드백 클럭(FBCLK)이 인가된다. 상기 앤드 게이트(AND1)는 상기 제 1 및 제 2 플립플롭(110, 120)의 출력을 논리곱하고 그 논리곱 결과값을 상기 제 1 및 제 2 플립플롭(110, 120)의 리셋단(RESET)에 인가한다.
상기 감지 회로(200)는 도 5에 도시된 바와 같이, 센스 앰프와, 상기 동작 모드신호(COARSE OR FINE)에 따라 상기 센스 앰프의 동작 모드를 상기 커스 모드 또는 파인 모드로 가변시키기 위한 부가 회로로 구성할 수 있다.
상기 센스 앰프는 크로스 커플드 래치(Cross Coupled Latch)를 구비하며, 상기 크로스 커플드 래치는 제 1 내지 제 6 트랜지스터(M1 ~ M6)를 구비한다. 상기 부가 회로는 제 7 내지 제 11 트랜지스터(M7 ~ M11), 제 1 및 제 2 커패시터(C1, C2)를 구비한다. 상기 제 7 내지 제 9 트랜지스터(M7 ~ M9)는 상기 프리차지 신호(PCG)에 따라 상기 센스 앰프를 프리차지 상태로 만들기 위한 구성이다. 상기 제 10 및 제 11 트랜지스터(M10, M11), 그리고 제 1 및 제 2 커패시터(C1, C2)는 상기 동작 모드신호(COARSE OR FINE)에 따라 상기 센스 앰프의 동작모드를 커스 모드 또 는 파인 모드로 가변시키기 위한 필터로서 동작하도록 구성된다.
상기 래치(300)는 도 6에 도시된 바와 같이, 제 1 내지 제 3 낸드 게이트(ND1 ~ ND3)를 구비한다.
상기 제 1 낸드 게이트(ND1)는 제 1 입력단에 상기 감지신호(UP2)를 입력 받아 출력단을 통해 위상 검출신호(UP)를 출력하도록 구성된다. 상기 제 2 낸드 게이트(ND2)는 제 1 입력단에 상기 위상 검출신호(UP)를 입력받고 제 2 입력단에 상기 감지신호(DN2)를 입력받아 출력단을 통해 위상 검출신호(DN)를 출력하도록 구성된다. 상기 위상 검출신호(DN)는 상기 제 1 낸드 게이트(ND1)의 제 2 입력단에 입력된다. 상기 제 3 낸드 게이트(ND3)는 제 1 및 제 2 입력단에 상기 위상 검출신호(UP, DN)를 입력받아 출력단을 통해 유효신호(VALID)를 출력하도록 구성된다.
상기 제어 회로(400)는 도 3에 도시된 바와 같이, 지연기(DLY), 클럭 생성기(420) 및 다중화기(MUX)(430)를 구비한다.
상기 지연기(DLY)는 상기 기준 클럭(REFCLK)을 입력받고 소정 시간 지연시켜 제 1 클럭(CLK_COARSE)을 출력하도록 구성된다.
상기 클럭 생성기(420)는 상기 기준 클럭(REFCLK)을 입력받아 상기 제 1 클럭(CLK_COARSE)을 N 분주시키고(예를 들어, N = 5) 반전시킨 제 2 클럭(CLK_FINE)을 출력하도록 구성된다.
상기 다중화기(430)는 상기 동작 모드신호(COARSE OR FINE)에 따라 상기 제 1 클럭(CLK_COARSE)과 제 2 클럭(CLK_FINE) 중 하나를 선택하여 출력하도록 구성된다.
상기 클럭 생성기(420)는 도 7에 도시된 바와 같이, 카운터(421), 매칭 회로(422), 및 플립플롭(DFF)을 구비한다.
상기 카운터(421)는 상기 기준 클럭(REFCLK)에 따라 카운팅 동작을 수행하여 카운팅 데이터(C0 ~ Cn-1)를 출력한다. 상기 카운터(421)는 리셋신호(reset)에 따라 상기 카운팅 데이터(C0 ~ Cn-1)가 초기화된다.
상기 매칭 회로(422)는 상기 카운팅 데이터(C0 ~ Cn-1)와 기준 데이터(DO ~ Dn-1)가 일치되는 경우에 매칭 신호(OUT)를 활성화시키도록 구성된다. 상기 매칭 회로(422)는 상기 카운팅 데이터(C0 ~ Cn-1)와 기준 데이터(DO ~ Dn-1)를 각각 한 비트씩 입력받는 복수개의 XOR 게이트(XOR0 ~ XORn-1), 및 상기 복수개의 XOR 게이트(XOR0 ~ XORn-1)의 출력을 논리곱하여 그 논리곱 결과값을 상기 매칭 신호(OUT)로서 출력하는 앤드 게이트(AND2)를 구비한다.
상기 플립플롭(DFF)은 입력단(D)을 통해 입력된 상기 매칭 신호(OUT)를 상기 기준 클럭(REFCLK)에 따라 출력단(Q)을 통해 리셋신호(reset)로서 출력하도록 구성된다. 상기 플립플롭(DFF)은 반전 출력단(/Q)을 통해 상기 리셋신호(reset)를 반전시킨 제 2 클럭(CLK_FINE)을 출력하도록 구성된다.
상기 클럭 생성기(420)의 동작을 설명하면 다음과 같다.
상기 카운터(421)가 기준 클럭(REFCLK)에 동기되어 카운트를 시작하고, 그에 따른 상기 카운팅 데이터(C0 ~ Cn-1)가 매칭 회로(422)에 입력된다. 상기 매칭 회로(422)는 상기 카운팅 데이터(C0 ~ Cn-1)와 기준 데이터(DO ~ Dn-1)가 일치하면 매칭 신호(OUT)를 하이 레벨로 출력한다. 상기 플립플롭(DFF)은 상기 매칭 신 호(OUT)가 하이 레벨이 되면 리셋 신호(reset)를 하이 레벨로 출력하고 상기 리셋신호(reset)를 반전시킨 제 2 클럭(CLK_FINE)을 출력한다. 예를 들어, 기준 데이터(DO ~ Dn-1)가 3 비트(110)이라고 가정하면 카운팅 데이터(C0 ~ Cn-1)가 '110' 이 되었을 때 리셋신호(reset)가 하이 레벨의 펄스 형태로 출력된다. 상기 리셋신호(reset)는 듀티 비는 1/5이고 상기 기준 클럭(REFCLK)을 5분주한 신호이다. 상기 제 2 클럭(CLK_FINE)은 상기 리셋신호(reset)를 반전시킨 신호이므로, 듀티 비는 4/5이고 상기 기준 클럭(REFCLK)을 5분주한 신호가 된다.
이와 같이 구성된 본 발명에 따른 위상 검출 회로의 동작을 설명하면 다음과 같다.
상기 위상 주파수 검출기(100)가 상기 기준 클럭(REFCLK)과 피드백 클럭(FBCLK)을 입력받아 0˚에서 360˚ 영역에 걸쳐 위상비교를 수행하여 위상 비교신호(UP1, DN1)를 출력한다.
상기 위상 비교신호(UP1, DN1)는 상기 기준 클럭(REFCLK)과 피드백 클럭(FBCLK)의 위상차 만큼의 펄스 폭 차이가 발생한다.
본 발명에 따른 위상 검출 회로가 적용된 고정 루프 회로 예를 들어, DLL은 두 가지 동작 모드(커스 모드, 파인 모드)로 동작할 수 있다. 상기 DLL의 두 가지 동작 모드는 선택적으로 수행될 수 있다. 상기 DLL의 동작 모드 중 커스 모드는 주로 DLL 동작 초기에 두 입력 클럭의 위상차가 큰 경우 신속하게 두 입력 클럭의 위상차를 줄이기 위해 사용되고, 파인 모드는 두 입력 클럭의 위상차가 일정 범위 이내인 경우 두 입력 클럭의 위상차를 세밀하게 조정하기 위해 사용된다. 따라서 본 발명의 위상 검출 회로는 상기 DLL의 두 가지 동작 모드를 지원할 수 있도록 구성한 것이다.
상기 동작 모드신호(COARSE OR FINE)는 상기 커스 모드인 경우 하이 레벨, 파인 모드인 경우 로우 레벨이라고 가정한다.
상기 제어 회로(400)는 상기 동작 모드신호(COARSE OR FINE)가 하이 레벨이면 제 1 클럭(CLK_COARSE)을 선택하여 프리차지 신호(PCG)로서 출력한다. 상기 제어 회로(400)는 상기 동작 모드신호(COARSE OR FINE)가 로우 레벨이면 제 2 클럭(CLK_FINE)을 선택하여 프리차지 신호(PCG)로서 출력한다.
상기 감지 회로(200)는 상기 동작 모드신호(COARSE OR FINE)가 하이 레벨인 경우 커스 모드로 동작한다. 상기 감지 회로(200)는 상기 동작 모드신호(COARSE OR FINE)가 하이 레벨이면 제 10 및 제 11 트랜지스터(M10, M11)가 턴 오프된다. 상기 제 10 및 제 11 트랜지스터(M10, M11)가 턴 오프되므로 제 1 및 제 2 커패시터(C1, C2)로의 전류 흐름이 차단된다. 상기 감지 회로(200)는 제 1 클럭(CLK_COARSE)의 주기를 갖는 프리차지 신호(PCG)에 따라 감지와 프리차지를 반복한다. 상기 프리차지 신호(PCG)가 하이 레벨로 비활성화된 경우 제 9 트랜지스터(M9)가 턴 온 되므로 상기 위상 비교신호(UP1, DN1)의 펄스 폭 차이를 증폭하여 감지신호(UP2, DN2)를 출력한다. 상기 감지신호(UP2, DN2) 중 어느 하나만이 하이 레벨이 되고 다른 하나는 로우 레벨이 된다. 상기 프리차지 신호(PCG)가 로우 레벨로 활성화된 경우 제 9 트랜지스터(M9)가 턴 오프 되고 상기 제 7 및 제 8 트랜지스터(M7, M8)가 턴 온 되므로 감지신호(UP2, DN2)를 전원(VDD) 레벨로 동일하게 만든다. 즉, 감지 회 로(200)는 커스 모드인 경우 기준 클럭(REFCLK)의 라이징 에지가 발생될 때 마다 감지 동작을 수행한다.
상기 감지 회로(200)는 상기 동작 모드신호(COARSE OR FINE)가 로우 레벨인 경우 파인 모드로 동작한다. 상기 감지 회로(200)는 상기 동작 모드신호(COARSE OR FINE)가 로우 레벨이면 제 10 및 제 11 트랜지스터(M10, M11)가 턴 온 된다. 상기 제 10 및 제 11 트랜지스터(M10, M11)가 턴 온 되므로 상기 위상 비교신호(UP1, DN1)의 레벨에 상응하도록 제 1 및 제 2 커패시터(C1, C2)로 전류가 흐른다. 상기 감지 회로(200)는 제 2 클럭(CLK_FINE)의 주기를 갖는 프리차지 신호(PCG)에 따라 감지와 프리차지를 반복한다. 상기 프리차지 신호(PCG)가 하이 레벨로 비활성화된 경우 제 9 트랜지스터(M9)가 턴 온 되므로 상기 위상 비교신호(UP1, DN1)의 펄스 폭 차이를 증폭하여 감지신호(UP2, DN2)를 출력한다. 상기 프리차지 신호(PCG)는 상기 제 2 클럭(CLK_FINE)의 주기 즉, 상기 기준 클럭(REFCLK)을 5분주 한 주기를 갖는 신호이므로 기준 클럭(REFCLK)의 라이징 에지가 N회(예를 들어, 5회) 발생되는 동안 각각에 대해 검출된 위상 비교신호(UP1, DN1)에 상응하는 전류가 상기 제 1 및 제 2 커패시터(C1, C2)에 충전된다. 상기 제 1 및 제 2 커패시터(C1, C2)에 충전된 전압 레벨이 감지신호(UP2, DN2)로서 출력된다. 상기 프리차지 신호(PCG)가 로우 레벨로 활성화되면 제 9 트랜지스터(M9)가 턴 오프 되고 상기 제 7 및 제 8 트랜지스터(M7, M8)가 턴 온 되므로 감지신호(UP2, DN2)를 전원(VDD) 레벨로 동일하게 만든다. 상기 감지 회로(200)는 파인 모드인 경우 기준 클럭(REFCLK)의 라이징 에지가 N회 발생되는 동안의 감지 결과를 적분하여 감지신호(UP2, DN2)로서 출 력한다. 상기 제 1 및 제 2 커패시터(C1, C2)는 상기 감지 회로(200)가 N 회의 감지 동작을 수행함에 따른 각 감지 결과값을 적분하기 위한 필터로서 동작한다.
상기 래치(300)는 상기 감지신호(UP2, DN2)의 레벨을 유지시켜 최종 위상 검출신호(UP, DN)로서 출력한다.
도 6을 참조하면, 동작 초기에 상기 감지신호(UP2, DN2)가 모두 로우 레벨이므로 상기 위상 검출신호(UP, DN)는 동시에 하이 레벨이 될 수 있다. 상기 위상 검출신호(UP, DN)가 동시에 하이 레벨인 경우 무효한 출력값이다. 상기 래치(300)는 상기 위상 검출신호(UP, DN)가 정상적인 레벨이 되면 즉, 서로 다른 레벨이 되면 상기 유효신호(VALID)를 하이 레벨로 활성화시킨다. 상기 유효신호(VALID)가 하이 레벨로 활성화되면 위상 검출 회로 이후의 회로가 상기 위상 검출신호(UP, DN)가 유효한 것으로 판단하여 정상 동작할 수 있다.
상기 래치(300)는 상기 감지 회로(200)의 프리차지 구간동안 이전 위상 검출신호(UP, DN)의 레벨을 유지시킨다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래의 기술에 따른 위상 검출 회로의 블록도,
도 2a 및 도 2b는 종래의 기술에 따른 위상 검출 회로의 동작 타이밍도,
도 3은 본 발명에 따른 위상 검출 회로의 블록도,
도 4는 도 3의 위상 주파수 검출기의 회로도,
도 5는 도 3의 감지 회로의 회로도,
도 6은 도 3의 래치의 회로도,
도 7은 도 3의 클럭 생성기의 회로도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100: 위상 주파수 검출기 200: 감지 회로
300: 래치 400: 제어 회로
410: 지연기 420: 클럭 생성기
421: 카운터 430: 다중화기

Claims (20)

  1. 제 1 입력신호와 제 2 입력신호의 위상을 비교하여 제 1 위상 비교신호 및 제 2 위상 비교신호를 출력하는 위상 주파수 검출기; 및
    상기 제 1 위상 비교신호 및 상기 제 2 위상 비교신호의 펄스 폭 차이를 감지하여 서로 다른 논리값을 갖는 위상 검출신호를 출력하는 감지 회로를 구비하는 위상 검출 회로.
  2. 제 1 항에 있어서,
    상기 위상 주파수 검출기는
    상기 제 1 입력신호에 따라 전원 레벨을 출력하는 제 1 플립플롭, 및
    상기 제 2 입력신호에 따라 전원 레벨을 출력하는 제 2 플립플롭을 구비하는 것을 특징으로 하는 위상 검출 회로.
  3. 제 2 항에 있어서,
    상기 제 1 플립플롭의 출력과 상기 제 2 플립플롭의 출력을 조합하여 상기 제 1 플립플롭 및 제 2 플립플롭을 리셋시키는 논리소자를 더 구비하는 것을 특징으로 하는 위상 검출 회로.
  4. 제 1 항에 있어서,
    상기 감지 회로는
    상기 제 1 위상 비교신호 및 제 2 위상 비교신호를 입력받는 센스 앰프를 구비하는 것을 특징으로 하는 위상 검출 회로.
  5. 제 4 항에 있어서,
    상기 센스 앰프는 크로스 커플드 래치(Cross Coupled Latch)를 구비하는 것을 특징으로 하는 위상 검출 회로.
  6. 제 4 항에 있어서,
    전원단과 상기 센스 앰프의 출력단 사이에 연결되고 상기 센스 앰프의 출력을 소정 레벨로 프리차지시키기 위한 프리차지 신호에 따라 동작하는 제 1 스위칭 소자, 및
    접지단과 상기 센스 앰프 사이에 연결되고 상기 프리차지 신호에 따라 동작하는 제 2 스위칭 소자를 더 구비하는 것을 특징으로 하는 위상 검출 회로.
  7. 제 4 항에 있어서,
    상기 감지 회로는
    상기 센스 앰프의 감지 결과값을 적분하기 위한 필터를 더 구비하는 것을 특징으로 하는 위상 검출 회로.
  8. 제 7 항에 있어서,
    상기 필터는
    상기 센스 앰프의 전원단에 연결된 커패시터, 및
    상기 커패시터와 상기 센스 앰프의 출력단 사이에 연결되어 동작 모드신호에 따라 동작하는 스위치를 구비하는 것을 특징으로 하는 위상 검출 회로.
  9. 제 1 항에 있어서,
    상기 감지 회로의 출력 레벨을 유지시키는 래치를 더 구비하는 것을 특징으로 하는 위상 검출 회로.
  10. 제 8 항에 있어서,
    상기 동작 모드신호에 따라 상기 감지 회로의 활성화 구간을 제어하는 제어 회로를 더 구비하는 것을 특징으로 하는 위상 검출 회로.
  11. 제 10 항에 있어서,
    상기 제어 회로는
    상기 제 1 입력신호를 이용하여 상기 제 1 입력신호와 다른 듀티 비를 갖는 듀티비 가변 신호를 출력하는 클럭 생성기, 및
    상기 동작모드 신호에 따라 상기 듀티비 가변 신호와 상기 제 1 입력신호를 지연시킨 지연신호 중 하나를 선택하여 출력하는 다중화기를 구비하는 것을 특징으 로 하는 위상 검출 회로.
  12. 제 11 항에 있어서,
    상기 클럭 생성기는
    상기 제 1 입력신호에 동기되어 카운팅 데이터를 출력하는 카운터,
    상기 제 1 입력신호에 동기되어 기준 데이터와 상기 카운팅 데이터의 일치여부를 판단하여 매칭 신호를 출력하는 매칭 회로, 및
    상기 매칭 회로의 출력을 이용하여 상기 카운터를 리셋시키기 위한 리셋신호와 상기 듀티비 가변 신호를 출력하는 플립플롭을 구비하는 것을 특징으로 하는 위상 검출 회로.
  13. 제 12 항에 있어서,
    상기 매칭 회로는
    상기 카운팅 데이터와 상기 기준 데이터를 한 비트씩 입력받는 복수개의 제 1 논리소자, 및
    상기 복수개의 제 1 논리소자의 출력을 조합하여 상기 매칭 신호로서 출력하는 제 2 논리소자를 구비하는 것을 특징으로 하는 위상 검출 회로.
  14. 제 1 입력신호와 제 2 입력신호의 위상을 비교하여 제 1 위상 비교신호 및 제 2 위상 비교신호를 출력하는 위상 주파수 검출기;
    서로 다른 동작 모드별로 다르게 정해진 활성화 구간동안 상기 제 1 위상 비교신호 및 상기 제 2 위상 비교신호의 펄스 폭 차이를 감지하여 서로 다른 논리값을 갖는 위상 검출신호를 출력하는 감지 회로; 및
    동작 모드신호에 따라 상기 감지 회로의 활성화 구간을 제어하는 제어 회로를 구비하는 위상 검출 회로.
  15. 제 14 항에 있어서,
    상기 감지 회로는
    상기 제 1 입력신호에 동기되어 상기 제 1 및 제 2 위상 비교신호의 펄스 폭 차이를 감지하는 센스 앰프, 및
    상기 센스 앰프의 감지 결과값을 적분하여 상기 위상 검출신호로서 출력하는 필터를 구비하는 것을 특징으로 하는 위상 검출 회로.
  16. 제 15 항에 있어서,
    상기 감지 회로는
    전원단과 상기 센스 앰프의 출력단 사이에 연결되고 상기 센스 앰프의 출력을 소정 레벨로 프리차지시키기 위한 프리차지 신호에 따라 동작하는 제 1 스위칭 소자, 및
    접지단과 상기 센스 앰프 사이에 연결되고 상기 프리차지 신호에 따라 동작하는 제 2 스위칭 소자를 더 구비하는 것을 특징으로 하는 위상 검출 회로.
  17. 제 15 항에 있어서,
    상기 필터는
    상기 센스 앰프의 전원단에 연결된 커패시터, 및
    상기 커패시터와 상기 센스 앰프의 출력단 사이에 연결된 스위치를 구비하는 것을 특징으로 하는 위상 검출 회로.
  18. 제 14 항에 있어서,
    상기 제어 회로는
    상기 제 1 입력신호를 이용하여 상기 제 1 입력신호와 다른 듀티 비를 갖는 듀티비 가변 신호를 출력하는 클럭 생성기, 및
    상기 동작모드 신호에 따라 상기 듀티비 가변 신호와 상기 제 1 입력신호를 지연시킨 지연신호 중 하나를 선택하여 출력하는 다중화기를 구비하는 것을 특징으로 하는 위상 검출 회로.
  19. 제 18 항에 있어서,
    상기 클럭 생성기는
    상기 제 1 입력신호에 동기되어 카운팅 데이터를 출력하는 카운터,
    상기 제 1 입력신호에 동기되어 기준 데이터와 상기 카운팅 데이터의 일치여부를 판단하여 매칭 신호를 출력하는 매칭 회로, 및
    상기 매칭 회로의 출력을 이용하여 상기 카운터를 리셋시키기 위한 리셋신호와 상기 듀티비 가변 신호를 출력하는 플립플롭을 구비하는 것을 특징으로 하는 위상 검출 회로.
  20. 제 19 항에 있어서,
    상기 매칭 회로는
    상기 카운팅 데이터와 상기 기준 데이터를 한 비트씩 입력받는 복수개의 제 1 논리소자, 및
    상기 복수개의 제 1 논리소자의 출력을 조합하여 상기 매칭 신호로서 출력하는 제 2 논리소자를 구비하는 것을 특징으로 하는 위상 검출 회로.
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