KR100210915B1 - 주파수 검출회로 - Google Patents

Abstract

1. 청구 범위에 기재된 발명이 속한 기술분야

동기식 반도체 메모리 장치에 관한 것이다.

2. 발명이 해결하려고 하는 기술적 과제

외부 클럭의 주파수 범위를 정확하게 파악하여 효율적인 제어를 수행하기 위한 주파수 검출회로를 제공함에 있다.

3. 발명의 해결방법의 요지

외부클럭에 동기되어 동작하는 반도체 메모리 장치에서, 상기 외부클럭의 주파수를 검출하기 위한 주파수 검출회로에 있어서: 상기 외부클럭을 입력하여 소정배수로 분주된 펄스를 출력하는 주파수 분할부와; 상기 주파수 분할부로부터 출력된 펄스에 응답하여 미리 설정된 폭을 가지는 기준펄스를 생성하는 기준펄스 발생부와; 상기 주파수 분할부로부터 출력된 펄스와 기준펄스 발생부로부터 출력된 기준펄스를 입력하여 이들의 폭을 서로 비교한 뒤, 상기 외부클럭의 폭이 길고 짧음을 판단하기 위한 비교신호를 출력하는 위상 감지부를 구비함을 요지로 한다.

4. 발명의 중요한 용도

동기식 반도체 메모리 장치에 적합하게 사용된다.

Description

주파수 검출회로

제1도는 본 발명의 실시예에 따라 구성된 주파수 검출회로의 블록구성도.

제2도 및 제3도는 상기 제1도의 타이밍도.

제4도는 본 발명의 실시예에 따라 구성된 주파수 분할기의 구체적인 회로도.

제5도는 본 발명의 실시예에 따라 구성된 펄스 발생기의 구체적인 회로도.

제6도는 본 발명의 실시예에 따라 구성된 위상 감지기의 구체적인 회로도.

제6a도는 상기 제4, 5, 6도에 대한 타이밍도.

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 동기식 반도체 메모리 장치에서 외부클럭의 주파수폭을 검출하기 위한 주파수 검출회로에 관한 것이다.

전자 시스템의 고속화에 따라, 더 빠른 중앙처리장치(CPU), 더 빠른 메모리에 대한 요구가 증가되고 있다. 특히, 중앙처리장치의 속도증가를 따라 가지 못하고 있는 디램(DRAM)에 있어서는 동작 속도를 높이는 것이 매우 중요하다. 메모리 소자의 동작 속도를 높이는 과정에서 가장 큰 난제는 각 단계(Stage)에서의 마진(Margin)을 보장하는 것이며, 이는 스큐(Skew)를 최소화함으로써 해결이 가능하다. 외부 클럭에 동기되어 사용되는 동기 디램(Synchronous DRAM)에 있어서 모든 스큐의 출발점은 제어 클럭의 분배와 관련되어 있기에, 이들 제어클럭의 원천인 외부 클럭의 특성을 아는 것이 매우 중요하다.

1980년 John Marken에 의해 씌여진 Mordern Electronic Circuit Reference Manual의 제371쪽에는 외부 클럭의 주파수를 측정하기 위한 회로가 개시되어 있다. 그러나, 종래에는 외부 클럭의 주파수 또는 주파수 범위를 정확하게 파악할 수 없어 내부 제어용 신호의 발생 및 데이타 경로를 제어할 수 없는 문제점이 있었다.

따라서, 본 발명의 목적은 외부 클럭의 주파수 영역을 검출할 수 있는 주파수 검출회로를 제공함에 있다.

본 발명의 다른 목적은 외부 클럭의 주파수 범위를 정확하게 파악하여 효율적인 제어를 수행하게 할 수 있는 주파수 검출회로를 제공함에 있다.

상기한 목적들을 달성하기 위한 본 발명의 기술적 사상에 따르면, 외부클럭에 동기되어 동작하는 반도체 메모리 장치에서, 상기 외부클럭의 주파수를 검출하기 위한 주파수 검출회로에 있어서: 상기 외부클럭을 입력하여 소정 배수로 분주된 펄스를 출력하는 주파수 분할부와; 상기 주파수 분할부로부터 출력된 펄스에 응답하여 미리 설정된 폭을 가지는 기준펄스를 생성하는 기준펄스 발생부와; 상기 주파수 분할부로부터 출력된 펄스와 기준펄스 발생부로부터 출력된 기준펄스를 입력하여 이들의 폭을 서로 비교한 뒤, 상기 외부클럭의 폭이 길고 짧음을 판단하기 위한 비교신호를 출력하는 위상 감지부를 구비함을 특징으로 한다.

이하, 본 발명의 바람직한 실시예들을 첨부된 도면들을 참조하여 설명하고자 한다. 도면들중 동일한 구성요소 및 부분들은 가능한한 어느 곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.

제1도는 본 발명에 따라 구성된 주파수 검출회로의 블록구성도이다. 제1도를 참조하면, 상기 주파수 검출회로는 외부클럭 CLK의 주파수를 1/M(예컨대, M=2)으로 분주하여 상기 외부클럭 CLK의 주기인 tCC 펄스폭을 갖는CLK를 출력하는 주파수 분할기(Frequency divider, 101)와, 상기 주파수 분할기(101)의 출력CLK의 네가티브 에지(Negative edge)에 응답하여 tREF의 펄스폭을 갖는 기준펄스REF를 출력하는 펄스 발생기(102)와, 상기 기준펄스REF를 상기 주파수 분할기(101)의 출력CLK의 네가티브 에지에 샘플링(Sampling)한 뒤, 그 샘플링된 값에 따라 상기 rCC가 tREF보다 긴지 짧은지, 즉 외부 클럭 외부클럭 CLK의 주파수가 1/tREF보다 낮은지 높은지를 판별하여 신호DF를 출력하는 위상 감지기(Phase detector, 103)와, 상기 tCC가 tREF보다 큰 경우에 |tCC-tREF|의 폭을 갖는 새로운 펄스 열을 만들어 출력하는 노아게이트(104)와, 상기 노아게이트(104)의 출력을 필터(Filter)하는 저역통과필터(Low pass filter, 105)로 구성된다.

본 발명에서는 상기와 같은 구성을 가지는 주파수 검출회로를 이용하여 외부클록 CLK의 주기 tCC와 tREF와 비교한 뒤, 그 결과에 따라 외부클럭 CLK 주파수를 1/tREF에 해당하는 기준 주파수보다 빠른지 또는 느린지를 판단하게 된다. 이러한 과정을 거쳐 얻어진 데이터의 평균값으로 반도체 메모리내에서 상기 외부 클럭 CLK의 제어를 받는 내부소자들을 제어하기 위한 제어전압을 발생시키게 되는 것이다.

제2도 및 제3도는 상기 제1도에 도시된 주파수 검출회로의 타이밍도로서, 각각 클럭CLK의 폭이 기준펄스REF의 폭보다 작을 경우와 클 경우에 대한 타이밍도이다.

제4도는 본 발명의 실시예에 따라 구성된 상기 주파수 검출회로내 주파수 분할기(101)의 구체회로도이다. 제4도를 참조하면, 상기 주파수 분할기(101)는 이진 카운터(Binary Counter)로서, 데이터를 초기화하는 SET신호에 의해 구동되는 엔모오스 트랜지스터(404)와, 상기 SET신호와 상기 외부 클럭 CLK의 로우레벨에서 구동되는 노아게이트(401)와, 상기 노아게이트(401)의 출력신호에 따라 스위칭동작을 수행하는 전송게이트(403,406)와, 상기 전송게이트들(403, 406)사이에 접속되어 데이타를 일시적으로 저장하는 데이타 래치(405)와, 상기 전송게이트(406)와 상기 클럭CLK단자 사이에 접속되어 데이타를 일시적으로 저장하는 데이타 래치(407)와, 상기 전송게이트들(403, 406)의 제어게이트에 서로 상반된 전압이 인가되게 하기 위한 인버어터(402)와, 상기 클럭CLK의 신호를 반전시켜 상기 전송게이트(403)의 입력단자에 전송하는 인버어터(408)로 구성된다.

제5도는 본 발명의 실시예에 따라 구성된 상기 주파수 검출회로내 펄스 발생기(102)의 구체 회로도이다. 제5도를 참조하면, 상기 펄스 발생기(102)는 상기 클럭CLK에 응답하여 기준펄스REF를 출력하는 일반적인 펄스 발생기로서, 직렬로 연결된 홀수개의 인버어터들(501)~(503)과, 노아게이트(504)로 구성된다. 상기 기준펄스REF의 폭은 상기 인버어터들(501)~(503)의 갯수에 의해 조절이 가능하다.

제6도는 본 발명의 실시예에 따라 구성된 상기 주파수 검출회로내 위상 감지기(103)의 구체 회로도이다. 제6도를 참조하면, 상기 위상 감지기(103)는 일반적으로 알려져 있는 포지티브 에지 트리거 플립 플롭(Positive edge triggerde flip-flop)으로서, 래치형으로 구성된 낸드게이트들(601, 602)로 이루어진 플립플롭들(603)??(605)로 구성된다. 상기 위상 감지기(103)의 상기 두 클럭CLK,REF에 응답하여 상기 신호DF를 출력하며, 이러한 신호DF를 통해 상기 외부 클럭 CLK의 주기가 tREF보다 작음을 알 수 있게 된다.

제6a도는 상기 제4, 5, 6도에 대한 타이밍도이다. 제6a도에서는 본 발명에 대한 이해의 편의를 돕고자 상기 제4, 5, 6도에 대한 타이밍도를 하나의 도면에 모두 나타내었다. 그리고, 제6a도에 나타난 신호들은 제4, 5, 6도에 부여된 신호들과 일치한다.

제6a도를 참조하면, 제4도의 두 입력 파형 CLK 및 SET에 대한 출력 파형CLK이 나타나 있으며, 상기 제4도의 출력 파형CLK에 대한 제5도의 출력 파형REF 또한 tcctREF인 경우와 tcctREF인 경우로 구분되어 나타나있다. 그리고 제6도의 두 입력 파형CLK 및REF에 대한 두 출력 파형DF 및또한 나타나 있다.

상기한 실시예에서는 상기 펄스 발생기(102)의 출력인 기준펄스REF가 하나일때를 기준으로 하여 설명하였지만, 다수개의 기준펄스REF로 하여 상기 제1펄스CLK와 비교하게 되면 상기 외부클럭 CLK의 정확한 주파수 범위를 파악할 수 있게 된다.

상기한 바와 같이 본 발명에 따르면, 외부 클럭의 주파수 영역을 검출하여 그에 맞는 내부동작을 수행함으로서 오동작을 감소시킬 수 있는 이점을 가진다. 또한, 본 발명은 외부 클럭의 주파수 범위를 정확하게 파악하여 효율적인 제어를 수행하게 할 수 있는 이점을 가진다.

상기한 본 발명은 도면을 중심으로 예를들어 한정되었지만, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.

Claims (8)

1. 외부클럭에 동기되어 동작하는 반도체 메모리 장치에서, 상기 외부클럭의 주파수를 검출하기 위한 주파수 검출회로에 있어서; 상기 외부클럭을 입력하여 소정 배수로 분주된 펄스를 출력하는 주파수 분할부와; 상기 주파수 분할부로부터 출력된 펄스에 응답하여 미리 설정된 폭을 가지는 기준펄스를 생성하는 기준펄스 발생부와; 상기 주파수 분할부로부터 출력된 펄스와 기준펄스 발생부로부터 출력된 기준펄스를 입력하여 이들의 폭을 서로 비교한 뒤, 상기 외부클럭의 폭이 길고 짧음을 판단하기 위한 비교신호를 출력하는 위상 감지부를 구비함을 특징으로 하는 주파수 검출회로.
2. 제1항에 있어서, 상기 주파수 분할부로부터 출력된 펄스와 기준펄스 발생부로부터 출력된 기준펄스를 입력하여, 상기 펄스와 기준펄스의 하이레벨구간 차이에 해당하는 폭을 가지는 또 다른 펄스를 출력하는 논리게이트부를 더 구비함을 특징으로 하는 주파수 검출회로.
3. 제2항에 있어서, 상기 논리게이트부의 출력을 평균한 제어용 전압을 출력하는 저역 통과 필터부를 더 구비함을 특징으로 하는 주파수 검출회로.
4. 제1항에 있어서, 상기 소정 배수는 1/2임을 특징으로 하는 주파수 검출회로.
5. 제2항에 있어서, 상기 논리게이트부는 노아게이트임을 특징으로 하는 주파수 검출회로.
6. 외부클럭에 동기되어 동작하는 반도체 메모리 장치에서 상기 외부클럭의 주파수를 검출하기 위한 주파수 검출회로에 있어서; 상기 외부클럭을 입력으로 하여 소정 배수로 분주된 제1펄스를 출력하는 주파수 분할부와; 상기 제1펄스에 응답하여 서로 다른 폭을 가지는 다수개의 기준펄스를 생성하는 기준펄스 발생부와; 상기 제1펄스와 다수개의 기준펄스를 입력하여 이들의 폭을 서로 비교한 뒤, 상기 제1펄스의 폭이 어느 정도인지를 판단하기 위한 비교신호를 출력하는 위상 감지부와; 상기 제1펄스와 다수개의 기준펄스들중 하나의 기준펄스를 입력으로 하여 상기 기준펄스보다 상기 제1펄스의 폭이 길때 그 구간 차이에 해당하는 폭을 가지는 제2펄스를 출력하는 논리게이트부를 구비함을 특징으로 하는 주파수 검출회로.
7. 제6항에 있어서, 상기 논리게이트의 출력을 평균하는 제어용 전압을 출력하는 저역 통과 필터부를 더 구비함을 특징으로 하는 주파수 검출회로.
8. 제6항에 있어서, 상기 소정 배수는 1/2임을 특징으로 하는 주파수 검출회로.