KR20090005161A - 하드 마스크를 구비하는 디바이스 및 그 형성 방법 - Google Patents
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Abstract
본 발명의 실시예는 제 1 및 제 2 ILD 층 사이에 하드 마스크 층을 구비하는 디바이스를 제공한다. 이 하드 마스크 층은 제 1 및/또는 제 2 ILD 층과 대략 동일한 k 값을 가질 수 있다.
Description
본 발명은 하드 마스크를 구비하는 디바이스 및 그 형성 방법에 관한 것이다.
기판과 같은 마이크로전자 구조체에서, 비아(vias) 및 트레이스(traces)와 같은 컨덕터는 기판 또는 다른 구조체의 층 사이에서 신호를 전달한다. 비아 및 트레이스는 유전체 재료의 층이다. 낮은 유전율("k 값") 재료는 컨덕터 사이의 유전체 재료의 층에 사용되어 저항 캐패시턴스("RC") 지연을 감소시키고 디바이스 성능을 향상시킨다. 기판 또는 다른 구조체의 제조 중에, 높은 k 값의 하드 마스크 희생층이 트렌치 및 홀을 패터닝하는 데에 사용될 수 있다. 그 다음 k 값을 낮게 유지시키도록 높은 k 값의 하드 마스크 층은 제거된다.
다양한 실시예에서, 기판의 형성에 관한 장치 및 방법이 개시되었다. 하기의 설명에서, 다수의 실시예가 기술될 것이다. 그러나, 당업자는 다수의 실시예가 하나 이상의 특정한 세부 사항 또는 다른 방법, 재료 또는 구성 성분 없이도 실시될 수 있다는 점을 인식할 것이다. 다른 예에서, 본 발명의 다수의 실시예의 측면을 불명확하게 하는 것을 방지하도록 잘 알려진 구조체, 재료 또는 동작은 상세하게 도시 또는 기술되지 않았다. 유사하게, 특정 번호, 재료 및 구성이 본 발명의 철저한 이해를 제공하도록 예로서 설정되었다. 그러나, 본 발명은 특정한 세부 사항 없이도 실시될 수 있다. 또한, 도면에 도시된 다양한 실시예는 예시적인 것으로, 실제 축적대로 도시되지 않았음을 이해할 것이다.
본 명세서 전반에서 사용된, "일 실시예" 또는 "실시예"는 실시예에 관련하여 기술된 특정한 외형, 구조체, 재료 또는 특성이 본 발명의 적어도 하나의 실시예에 포함됨을 의미한다. 따라서, 본 명세서 전반의 여러 부분에서 사용된 "일 실시예" 또는 "실시예"라는 표현은 본 발명의 동일한 실시예를 지칭하는 것이 아니다. 또한, 특정한 외형, 구조체, 재료 또는 특성은 하나 이상의 실시예에서 임의의 적합한 형식으로 조합될 수 있다.
다양한 동작들은, 본 발명을 가장 잘 이해할 수 있도록, 복수의 개별적인 동작으로서 기술될 것이다. 그러나, 설명의 순서는, 이러한 동작들이 반드시 이 순서에 따름을 의미하는 것으로 해석되어서는 안 된다. 특히, 이러한 동작이 설명의 순 서로 수행될 필요는 없다.
도 1은 본 발명의 일 실시예에 따른, 낮은 유전율("k 값")의 하드 마스크 층을 구비하는 디바이스(100)의 측단면도이다. 디바이스(100)는 제 1 층간 유전체 층("ILD" layer)(102)을 포함할 수 있다. 제 1 ILD 층(102)은 낮은 k 값의 유전체 재료를 포함할 수 있다. 실시예에서, 제 1 ILD 층(102)의 k 값은 3.2 미만일 수 있다. 다른 실시예에서, k 값은 3.0 미만일 수 있다. 다른 실시예에서, k 값은 약 3.0과 약 2.4 사이일 수 있다. 또 다른 실시예에서, k 값은 다른 값일 수 있다. 제 1 ILD 층(102)의 유전체 재료는 탄소 도핑된 산화물("CDO"), 실리콘 이산화물(도핑되지 않거나 또는 인 또는 붕소 및 인 또는 다른 도펀트를 사용하여 도핑됨), 질화규소, 실리콘 옥시-질화물, 다공성 산화물, 질화규소를 포함하는 유기물, 폴리머 또는 다른 재료를 포함할 수 있다.
제 1 ILD 층(102) 상에는 제 1 하드 마스크 층(104)이 존재할 수 있다. 제 1 하드 마스크 층(104)은 낮은 k 값의 유전체 재료를 포함할 수 있다. 일부 실시예에서, 제 1 하드 마스크 층(104)의 k 값은 제 1 ILD 층(102)의 k 값과 대략 동일할 수 있는 반면, 다른 실시예에서 두 개의 층(102, 104)의 k 값은 서로 다를 수 있다. 예를 들어, 실시예에서, 제 1 하드 마스크 층(104)의 k 값은 제 1 ILD 층(102)의 k 값의 약 1 배 내에 있을 수 있다. 실시예에서, 제 1 하드 마스크 층(104)의 k 값은 제 1 ILD 층(102)의 k 값의 약 0.5 배 또는 약 1/2 배 내에 있을 수 있으며, 다른 실시예에서 두 개의 층(102, 104)의 k 값 사이의 차는 다른 값을 가질 수 있다. 실시예에서, 제 1 하드 마스크 층(104)의 값은 3.2 미만일 수 있다. 다른 실시 예에서 k 값은 3.0 미만일 수 있다. 다른 실시예에서, k 값은 약 3.0과 약 2.4 사이에 있을 수 있다. 또 다른 실시예에서, k 값은 다른 값일 수 있다. 일부 실시예에서, 두 개의 층(102, 104) 사이의 높은 에칭 선택도를 허용하도록, 제 1 하드 마스크 층(104)의 재료는 제 1 ILD 층(102)의 재료와 구성적으로 또는 구조적으로 서로 다를 수 있다. 예를 들어, 일부 실시예에서, 제 1 ILD 층(102)의 에칭 속도는 제 1 하드 마스크 층(104)보다 25% 내지 50% 더 빠를 수 있으며, 다른 실시예에서 층(102, 104) 및 다양한 에칭 프로세스에서 사용되는 다양한 재료의 에칭 선택도는 다를 수 있다. 일부 실시예에서, 제 1 하드 마스크 층(104)의 재료는 약 20% 미만의 실리콘을 포함할 수 있다. 일부 실시예에서, 제 1 하드 마스크 층(104)의 재료는 약 10% 내지 약 20% 사이의 실리콘을 포함할 수 있다. 일부 실시예에서, 제 1 하드 마스크 층(104)의 재료는 약 16%의 실리콘, 약 77%의 탄소 및 약 7%의 산소를 포함할 수 있다.
제 1 ILD 층(102)은 두께(112)를 가질 수 있고 제 1 하드 마스크 층(104)은 두께(110)를 가질 수 있다. 실시예에서, 제 1 하드 마스크 층(104)은 약 100Å과 약 1000Å 사이의 두께(110)를 가질 수 있다. 다른 실시예에서, 제 1 하드 마스크 층(104)은 약 200Å과 약 1000Å 사이의 두께(110)를 가질 수 있다. 또 다른 실시예에서, 제 1 하드 마스크 층(104)의 두께(110)는 1000Å보다 큰 값일 수 있다. 일부 실시예에서, 제 1 하드 마스크 층(104)의 두께(110)는 제 1 ILD 층(102)의 두께(112)만큼 클 수 있다. 예를 들어 제 1 ILD 층(102)의 k 값과 제 1 하드 마스크 층(104)의 k 값이 유사한 일부 실시예에서, 제 1 ILD 층(102)의 두께(112)에 비하 여 큰 값의 제 1 하드 마스크 층(104) 두께(110)를 갖는 것은, RC 지연 문제를 발생시키도록 결합된 층(102, 104)의 k 값을 실질적으로 증가시키지는 않는다. 다른 실시예에서, 제 1 하드 마스크 층(104)은 제 1 ILD 층(102)의 두께(112)보다 크거나 또는 더 작은 두께(110)를 가질 수 있다.
디바이스(100)는 제 1 ILD 층(102) 및/또는 제 1 하드 마스크 층(104) 내에 트레이스(106)와 같은 컨덕터를 포함할 수 있다. 트레이스(106)는 구리, 알루미늄 또는 다른 재료와 같은 도전성 재료를 포함할 수 있다. 도 1에 도시된 바와 같이, 트레이스(106)는, 제 1 ILD 층(102)이 트레이스(106)를 부분적으로 둘러싸도록 제 1 ILD 층(102) 내로 적어도 부분적으로 연장할 수 있다. 트레이스(106)의 바닥 표면은 제 1 ILD 층(102)의 상부 표면 아래에 있을 수 있다. 또한 트레이스(106)는 제 1 ILD 층(102)의 상부 표면 위에서 연장하는 상부 표면을 가질 수 있다. 도 1에 도시된 실시예에서, 트레이스(106)는 제 1 하드 마스크 층(104)을 통과해 연장하여 트레이스(106)의 상부 표면이 제 1 하드 마스크 층(104)의 상부 표면과 실질적으로 동일한 평면에 있을 수 있다. 다른 실시예에서, 트레이스(106)는 다르게 배치될 수 있고 제 1 하드 마스크 층(104) 전체를 통과해 연장하지 않을 수 있으며, 또는 하드 마스크 층(104) 내로 전혀 연장하지 않을 수 있다.
일부 실시예에서, 트레이스(106)의 상부 표면 상에 캡 층(108)이 존재할 수 있다. 캡 층(108)은 트레이스(106) 재료의 확산 또는 전자이동을 방지하도록 배리어 층으로서의 역할을 하는 얇은 도전성 층일 수 있다. 실시예에서, 캡 층(108)은 코발트를 포함할 수 있지만, 다른 실시예에서는 다른 재료를 포함할 수도 있다.
제 1 마스크 층(104), 트레이스(106) 및/또는 캡 층(108) 상에는 제 2 ILD 층(114)이 존재할 수 있다. 제 2 ILD 층(114)은 제 1 ILD 층(102)에 관해 전술된 바와 같이 낮은 k의 재료를 포함할 수 있다. 제 2 ILD 층(114) 상에는 제 2 하드 마스크 층(116)이 존재할 수 있다. 제 2 하드 마스크 층(116)은 제 1 하드 마스크층(104)에 관해 전술된 바와 같이 낮은 k의 재료를 포함할 수 있다. 또한 제 2 하드 마스크 층(116)의 두께는 제 1 하드 마스크 층(104)에 관해 전술된 바와 같을 수 있다.
디바이스(100)는 제 2 ILD 층(114) 및/또는 제 2 하드 마스크 층(116) 내에, 트레이스(120) 및 비아(118)와 같은 추가의 컨덕터를 포함할 수 있다. 제 2 ILD 층(114) 내의 트레이스(120)는 전술된 제 1 ILD 층(102) 내의 트레이스(106)와 유사할 수 있다.
비아(118)는 트레이스(106) 또는 하단의 다른 컨덕터와의 전기적인 접속부를 생성하도록 제 2 ILD 층(114) 전체를 통과해 연장한다. 트레이스(106, 120)와 같이, 비아(118)는 구리, 알루미늄 또는 다른 재료와 같은 도전성 재료를 포함할 수 있다. 도 1에 도시된 바와 같이, 비아(118)는 제 2 ILD 층(114) 내에서 연장하여, 제 2 ILD 층(114)이 비아(118)를 적어도 부분적으로 둘러쌀 수 있다. 비아(118)는 제 2 ILD 층(114)의 상부 표면 위에서 연장하는 상부 표면을 가질 수 있다. 도 1에 도시된 실시예에서, 비아(118)는 제 2 하드 마스크 층(116)을 통과해 연장하여 비아(118)의 상부 표면이 제 2 하드 마스크 층(116)의 상부 표면과 실질적으로 동일한 평면에 있을 수 있다. 다른 실시예에서, 비아(118)는 다르게 배치될 수 있고 제 2 하드 마스크 층(116) 전체를 통과해 연장하지 않을 수 있으며, 또는 제 2 하드 마스크 층(116) 내로 전혀 연장하지 않을 수도 있다. 또한 비아(118)와 유사한 비아가 제 1 ILD 층(102) 및/또는 제 1 하드 마스크 층(104)을 통해 연장할 수도 있다.
제 2 ILD 층(114)의 컨덕터(118, 120) 상에는 캡 층(122)이 존재할 수 있다. 캡 층(122)은 전술된 캡 층(108)과 유사할 수 있다.
도 2a 내지 도 2l은 본 발명의 일 실시예에 따라 제조될 수 있는, 도 1의 디바이스(100)의 제조 방법을 도시한 측단면도이다.
도 2a는 제 1 ILD 층(102)을 도시한다. 전술된 바와 같이, 제 1 ILD 층(102)은 낮은 k 값의 재료일 수 있다. 일부 실시예에서, 제 1 ILD 층(102)은 (도시되지 않은) 기판 상에 형성될 수 있다. 기판은 하나 이상의 층 및 디바이스를 포함할 수 있다. 기판은 도전성 재료, 절연성 재료, 반도체 재료 및 다른 재료 또는 재료들의 결합물을 포함할 수 있다. 예를 들어, 일 실시예에서 디바이스(100)는 마이크로프로세서 다이를 포함할 수 있고 기판은 수십만 개의 트랜지스터를 포함할 수 있다.
도 2b는 제 1 ILD 층(102) 상에 증착된 제 1 하드 마스크 층(104)을 도시한 도면이다. 제 1 하드 마스크 층(104)은 전술된 두께를 갖는, 전술된 바와 같은 재료일 수 있다.
도 2c는 패터닝된 제 1 하드 마스크 층(202)을 형성하도록 패터닝된 후의 제 1 하드 마스크 층(104)을 도시한 도면이다. 패터닝은 포토레지스트 층을 증착시키고, 포토레지스트 층을 패터닝하는 것을 포함하는 포토리소그래피 단계에 의해 획 득될 수 있으며, 그 다음 제 1 하드 마스크 층(104)의 제거된 부분은 포토레지스트에 의해 더 이상 커버되지 않는다. 일부 실시예에서, 화학적 에칭 프로세스 또는 스퍼터(sputter) 에칭 프로세스와 같은 에칭 프로세스가 제 1 마스크 층(104)의 일부분을 제거하여 패터닝된 제 1 하드 마스크 층(202)을 형성하는 데에 사용될 수 있다. 일부 실시예에서, 포토레지스트 현상(developement) 및 제거 프로세스 중에 제 1 하드 마스크 층(104)이 제 1 ILD 층(102)을 커버 및 보호하기 때문에, 이러한 프로세스는 제 1 ILD 층(102)에 거의 또는 완전히 영향을 미치지 않을 수 있다. 따라서, 이러한 실시예에서, 다양한 서로 다른 포토레지스트 재료 및 포토레지스트 패터닝 프로세스는, 제 1 ILD 층(102)의 재료가 포토레지스트 및 포토레지스트 프로세싱 단계와 호환성이 있도록 매칭될 것을 요구하지 않고 사용될 수 있다. 또한, 일부 실시예에서 제 1 ILD 층(102) 상에 제 1 하드 마스크 층(104)을 사용하는 것은 결과적으로 제 1 ILD 층(102) 내의 홀 및/또는 트렌치가 될 것을 패터닝하는 데에 보다 얇은 포토레지스트 층을 사용하는 것을 허용한다. 보다 얇은 포토레지스트 층의 사용은 제 1 ILD 층(102) 내에 보다 정교한 외형의 형성을 가능케 한다.
도 2d는 제 1 ILD 층(102) 내에 형성된 트렌치(204)를 도시한 도면이다. 실시예에서, 패터닝된 하드 마스크 층(202)은 트렌치(204)를 형성하기 위해 제 1 ILD 층(102)의 선택된 부분만을 제거하도록 마스크로서의 역할을 한다. 일부 실시예에서, 포토레지스트 층은 트렌치(204)를 형성하는 동안 제 1 하드 마스크 층(204) 상에 위치한 채로 남아있을 수 있고, 다른 실시예에서, 포토레지스트 층은 트렌치(204)가 형성되기에 앞서 제거될 수 있다. 실시예에서, 에칭 동작이 제 1 ILD 층(102) 내에 트렌치(204)를 형성할 수 있으나, 제 1 ILD 층(102)으로부터 재료를 제거해 트렌치(204)를 형성하는 데에 다른 프로세스가 사용될 수도 있다. 도시된 트렌치(204)는 제 1 ILD 층(102) 내에서 오직 부분적으로 연장한다. 다른 실시예에서, 비아를 위한 홀은 제 1 ILD 층(102) 전체를 통과해 제 1 ILD 층(102) 하단의 다른 층 또는 디바이스까지 연장하도록 형성될 수 있다.
도 2e는 트렌치(204) 내에 증착될 수 있는 배리어 층(206)을 도시한 도면이다. 일부 실시예에서, 배리어 층(206)은 트렌치(204) 내에 증착되어 트렌치 내에 증착되는 추가의 재료가 제 1 ILD 층(102) 내로 확산하는 것을 방지할 수 있다. 다른 실시예에서, 배리어 층(206) 대신, 또는 배리어 층(206)에 추가하여 시드 층(seed layer)이 트렌치(204) 내에 증착될 수 있다. 시드 층은 예를 들어, 시드 층 상의 도전성 재료의 전기 도금을 허용할 수 있는 도전성 층일 수 있다. 또 다른 실시예에서, 추가적인 층이 배리어 층(206) 및/또는 시드 층에 추가로 또는 대체하여 트렌치(204) 내에 증착될 수 있다.
도 2f는 트렌치(204) 내에 형성된 도전성 트레이스(106)를 도시한 도면이다. 전술된 바와 같이, 도전성 트레이스(106)는 전기 도금 또는 다른 방법에 의해 증착될 수 있는, 구리, 알루미늄 또는 다른 재료와 같은 도전성 재료를 포함할 수 있다. 홀이 제 1 ILD 층(102) 전체를 통과해 형성되는 일부 실시예에서, 하나 이상의 비아가 트레이스에 추가로 또는 대체하여 형성될 수 있다. 도 2f에 도시된 실시예에서, 트레이스(106)는 제 1 ILD 층(102) 내로 부분적으로 연장하며, 따라서 제 1 ILD 층(102)에 의해 부분적으로 둘러싸인다. 트레이스(106)의 상부 표면은 제 1 ILD 층(102)의 상부 표면 위에 존재한다.
일부 실시예에서, 재료를 증착하여 트레이스(106)를 형성한 후, 평탄화 프로세스가 적용될 수 있다. 이것은 화학적 기계적 폴리싱("CMP") 프로세스 또는 다른 유형의 프로세스일 수 있고, 제 1 하드 마스크 층(104)의 상부 표면과 실질적으로 동일한 평면에 있는 트레이스(106)의 상부 표면을 형성한다.
도 2g는 트레이스(106) 상에 증착된 캡 층(108)을 도시한 도면이다. 전술된 바와 같이, 캡 층(108)은 트레이스(106) 재료의 확산 또는 전자이동을 방지하도록 배리어 층으로서의 역할을 하는 얇은 도전성 층일 수 있다. 실시예에서, 캡 층(108)은 코발트를 포함할 수 있으며, 다른 실시예에서는 다른 재료를 포함할 수 있다.
도 2h는 제 1 하드 마스크 층(104) 및 제 1 ILD 층(102) 내의 트레이스(106) 상에 형성된 제 2 ILD 층(114)을 도시한 도면이다. 제 2 ILD 층(114)은 제 1 ILD 층(102)의 재료와 유사하거나 동일한 재료일 수 있다. (도 1 및 도 2i 내지 도 3d와) 도 2h에 도시된 바와 같이, 디바이스(100)를 제조하는 동안과 완성된 디바이스(100)에서, 제 1 하드 마스크 층(104)은 제 1 ILD 층(102)의 위이자 제 2 ILD 층(114)의 아래에 위치하도록 남아있을 수 있다.
도 2i는 제 2 ILD 층(114) 상에 증착된 제 2 하드 마스크 층(116)을 도시한 도면이다. 제 2 하드 마스크 층(116)은 전술된 바와 같이, 제 1 하드 마스크 층(104)의 재료와 유사하거나 또는 동일한 재료일 수 있으며, 또한 제 1 ILD 층(102)과 관련하여 제 1 하드 마스크 층(104)에 대해 전술했던 두께와 유사하거나 동일한 두께를 가질 수 있다.
도 2j는 비아 개구부(209)를 갖는 패터닝된 제 2 하드 마스크 층(208)을 형성하도록 제 2 하드 마스크 층(116)이 패터닝된 후를 도시한 도면으로, 비아 홀을 형성하도록 제 2 ILD 층(114)의 재료가 상기 비아 개구부(209)를 통해 제거될 수 있다. 이러한 패터닝은 상기의 도 2c와 관련하여 기술된 제 1 하드 마스크 층(104)의 패터닝과 동일한 방법으로 수행될 수 있다. 도 2j에서, 패터닝된 제 2 하드 마스크 층(208)은 제 2 ILD 층(114)을 통과하는 비아 홀을 형성하도록 패터닝된다.
도 2k는 제 2 ILD 층(114) 내에 형성된 비아 홀(210) 및 트렌치(212)를 도시한 도면이다. 실시예에서, 패터닝된 하드 마스크 층(208)은 비아 홀(210)을 형성하기 위해 제 2 ILD 층(114)의 선택된 일부분을 제거하도록 하는 마스크로서의 역할을 한다. 만약 비아 홀(210)이 랜드되지 않았다면(unlanded), 제 1 하드 마스크 층(104)은 비아 홀(210)의 형성 동안 제 1 ILD 층(102)의 재료가 제거되는 것을 방지하도록 에치 스톱 층(etch stop layer)으로서의 역할을 할 수 있다. 그 다음 제 2 ILD 층(114) 내에 트렌치(212)를 형성하기 위해 제 2 하드 마스크 층(116) 내에 홀을 개방하도록 제 2 하드 마스크(116)를 패터닝할 수 있다. (도시되지 않은) 배리어 및/또는 다른 층(들)이 비아 홀(210) 및/또는 트렌치(212) 내에 형성될 수 있다.
도 2l은 트렌치(212) 및 비아 홀(210) 내에 형성된 도전성 트레이스(120) 및 비아(118)를 도시한 도면이다. 전술된 바와 같이, 트레이스(120) 및 비아(118)는 전기 도금 또는 다른 방법에 의해 증착될 수 있는 구리, 알루미늄 또는 다른 재료 와 같은 도전성 재료를 포함할 수 있다. 도 2l에 도시된 실시예에서, 트레이스(120)는 제 2 ILD 층(114) 내로 부분적으로 연장하며, 따라서 이것은 제 2 ILD 층(114)에 의해 부분적으로 둘러싸인다. 트레이스(120)의 상부 표면은 제 2 ILD 층(114)의 상부 표면 위에 존재한다. 비아(118)는 제 2 ILD 층(114) 전체를 통과해 연장하여 제 1 ILD 층(102) 내의 트레이스(106)와 전기적으로 접촉한다. 또한 비아(118)는 제 1 ILD 층(102) 내의 비아 또는 다른 도전성 구조체와 전기적으로 접촉한다.
일부 실시예에서, 트레이스(120) 및 비아(118)를 형성하도록 재료를 증착시킨 후, 평탄화 프로세스가 수행될 수 있다. 이것은 화학적 기계적 폴리싱("CMP") 프로세스 또는 다른 유형의 프로세스일 수 있고, 트레이스(120) 및 비아(118)의 상부 표면을 제 2 하드 마스크 층(116)의 상부 표면과 실질적으로 동일한 평면에 있도록 한다.
캡 층(108)과 유사한 캡 층(122)이 트레이스(120) 및/또는 비아(118) 상에 증착될 수 있다. 도 1은 그러한 캡 층을 갖는 실시예를 도시한다.
도 3a 내지 도 3d는 본 발명의 일 실시예에 따라, 랜드되지 않은 비아 홀로부터 공간(void)의 형성을 방지할 수 있는, 남아있는 하드 마스크를 구비한 도 1의 디바이스(100)의 제조 방법을 도시한 측단면도이다. 랜드되지 않은 비아 홀은 비아 홀의 바닥에서 컨덕터의 에지 위를 횡방향으로 연장하도록 형성된 비아 홀이다. 이러한 경우, 컨덕터 옆의 재료의 일부분이 제거될 수 있으며, 비아 홀의 의도된 깊이 아래이자 컨덕터 옆에 높은 종횡비의 홀을 남겨둔다. 도전성 재료가 비아 홀 내 에 증착될 때, 도전성 재료로 충진될 높은 종횡비의 홀이 너무 깊고 좁을 수 있으며 이것은 공간을 발생시킨다.
도 3a는 제 1 하드 마스크 층(104)을 통과하여 제 1 ILD 층(102) 내로 부분적으로 연장하는 트레이스(106)를 도시한 도면이다. 제 2 ILD 층(114) 및 제 2 하드 마스크 층(116)이 트레이스(106) 및 제 1 하드 마스크 층(104) 상에 형성된다.
도 3b는 제 2 하드 마스크 층(116) 및 제 2 ILD 층(114)을 통과하여 형성된 랜드되지 않은 비아 홀(302)을 도시한 도면이다. 도면에서 알 수 있는 바와 같이, 비아 홀(302)의 바닥은 부분적으로 트레이스(106)에 닿지 않는다. 제 1 하드 마스크 층(104)은 위치에 남아있고 그것의 상단에 제 2 ILD 층(114)이 형성되기 때문에, 제 1 하드 마스크 층(104)은 에치 스톱 층으로서의 역할을 할 수 있고, 트레이스(106)에 닿지 않은 비아 홀(302)의 일부가 제 1 하드 마스크 층(104)의 표면 아래로 연장하는 것을 방지한다. 이것은 트레이스(106) 옆에 높은 종횡비의 홀이 형성되는 것을 실질적으로 방지할 수 있으며, 이것은 공간의 형성을 방지할 수 있다.
도 3c는 제 2 ILD 층(114) 내로 연장하는 부분인 트렌치(303)의 형성을 도시한 도면이다. 도 3d는 랜드되지 않은 비아 홀(302) 및 트렌치(303) 내의 비아(304) 및 트레이스(305)의 형성을 도시한 도면이다. 제 1 하드 마스크 층(104)이 트레이스(106)의 옆에 높은 종횡비의 홀이 형성되는 것을 방지할 수 있기 때문에, 제 1 하드 마스크 층(104)은 트레이스(106) 옆이자 비아(302) 아래의 공간의 형성을 방지할 수 있다.
도 3a 내지 도 3d에 도시된 상황과 유사하게, 비아 홀(302)은 제 2 하드 마 스크 층(116) 및 제 2 ILD 층(114)을 통과해 형성될 수 있으며 트레이스(106)의 여하한 부분과 겹쳐지지 않을 수 있다(도 3b의 비아 홀(302)은 오직 부분적으로 트레이스(106)에 닿지 않는다). 이러한 상황에서, 하드 마스크 층(104)은 에치 스톱 층으로서의 역할을 할 수 있으며 실질적으로 비아 홀(302)이 하드 마스크 층(104) 아래로 연장하는 것을 방지한다. 이것은 비아 홀(302)의 종횡비가 너무 커지는 것을 방지할 수 있고, 이러한 높은 종횡비를 갖는 홀에서의 공간 형성을 방지할 수 있다. 이것은 랜드되지 않은 비아가 공간을 형성하지 않고 형성될 수 있도록 한다.
도 4는 일 실시예에 따른 시스템(400)을 도시한 도면이다. 도시된 바와 같이, 실시예에 있어서, 시스템(400)은 데이터를 프로세싱하는 컴퓨팅 디바이스(402)를 포함한다. 컴퓨팅 디바이스(402)는 마더보드(404)를 포함할 수 있다. 마더보드(404)는 특히 버스(410)에 연결된 프로세서(406) 및 네트워킹 인터페이스(408)를 포함할 수 있다. 보다 구체적으로, 프로세서(406)는 전술된 낮은 k 하드 마스크 층을 구비하는 디바이스(100)를 포함할 수 있다.
애플리케이션에 의존하여, 시스템(400)은, 휘발성 및 비휘발성 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 크립토(crypto) 프로세서, 칩셋, (하드 디스크, 콤팩트 디스크(CD), DVD(digital versatile disk) 등과 같은) 대용량 기억 장치(mass storage) 등을 포함할 수 있지만 이것으로 제한되는 것은 아닌 다른 구성 요소를 포함할 수 있다. 또한 하나 이상의 이러한 구성 요소는 전술된 컴플리언트 상호접속(compliant interconnect)을 포함할 수 있다.
다양한 실시예에서, 시스템(400)은 개인 휴대 정보 단말기(PDA:personal digital assistant), 휴대폰, 태블릿(tablet) 컴퓨터, 랩탑 컴퓨터, 데스크톱 컴퓨터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 디지털 비디오 리코더, CD 플레이어, DVD 플레이어 또는 그외의 디지털 디바이스일 수 있다.
본 발명의 실시예의 전술된 설명은 예시 및 설명을 위한 것이다. 본 발명은 개시된 정확한 형식에 완전히 일치하거나 제한되는 것은 아니다. 다양한 추가의 층 및/또는 구조체가 기술된 실시예에 포함되거나 또는 생략될 수 있다. 기술된 프로세스는 전술된 실시예와는 다른 순서로 수행될 수 있으며 추가의 실시예에서 단계들이 누락되거나 또는 추가될 수도 있다. 이러한 설명 및 하기의 특허청구범위는 왼쪽, 오른쪽, 상부, 바닥, 위의, 아래의, 상단의, 하단의, 제 1의, 제 2의 등과 같은 용어를 포함하며, 이는 단지 설명을 위한 것으로 이에 제한되는 것으로 해석되어서는 안 된다. 본 명세서에서 기술된 디바이스 또는 물품의 실시예는 다수의 위치 및 배향에서 제조되고, 사용되거나 또는 장착될 수 있다. 당업자는 다양한 변경 및 변화가 상기의 설명의 범위에서 가능하다는 점을 이해할 수 있을 것이다. 당업자는 도면에 도시된 다양한 구성 요소에 대해, 이에 상당하는 다양한 조합물 및 대체물을 인식할 것이다. 따라서 본 발명의 범주는 이러한 상세한 설명으로 한정되는 것은 아니며, 본 명세서에 첨부된 특허청구범위에 의해 제한된다.
도 1은 낮은 유전율("k 값")의 하드 마스크 층을 구비하는 디바이스의 측단면도.
도 2a 내지 도 2l은 도 1의 디바이스가 제조될 수 있는 방법을 도시한 도면.
도 3a 내지 도 3d는 하드 마스크가 랜드되지 않은(unlanded) 비아 홀로부터 공간의 형성을 방지할 수 있음을 도시한 측단면도.
도 4는 일 실시예에 따른 시스템을 도시한 도면.
Claims (23)
- 3.2 미만의 값의 유전율을 갖는 제 1 층간 유전체 층을 증착시키는 단계와,상기 제 1 층간 유전체 층 상에 3.2 미만의 값의 유전율을 갖는 제 1 하드 마스크 층을 증착시키는 단계와,상기 제 1 하드 마스크 층 내에 개구부를 형성하여 상기 제 1 층간 유전체 층을 노출시키는 단계와,상기 제 1 층간 유전체 층 내에 제 1 트렌치를 형성하는 단계와,상기 제 1 트렌치 내에 제 1 도전성 트레이스를 증착시키는 단계와,상기 제 1 도전성 트레이스 및 상기 제 1 하드 마스크 층 상에 제 2 층간 유전체 층을 증착시키는 단계를 포함하는방법.
- 제 1 항에 있어서,상기 제 1 하드 마스크 층 및 상기 제 1 층간 유전체 층은 3.2 미만의 값의 유전율을 갖는방법.
- 제 2 항에 있어서,상기 제 1 하드 마스크 층과 상기 제 1 층간 유전체 층의 유전율의 값은 2.4 내지 3.2의 범위 내에 있는방법.
- 제 1 항에 있어서,상기 제 1 하드 마스크 층이 상기 제 1 도전성 트레이스의 상부 표면과 동일한 평면에 있는 상부 표면을 갖도록 상기 제 1 도전성 트레이스 및 상기 제 1 하드 마스크 층을 평탄화하는 단계를 더 포함하는방법.
- 제 1 항에 있어서,상기 제 1 도전성 트레이스 상에 캡 층을 증착하고, 상기 제 1 하드 마스크 층과 상기 제 1 도전성 트레이스 상의 상기 캡 층 상에 상기 제 2 층간 유전체 층을 증착하는 단계를 더 포함하는방법.
- 제 1 항에 있어서,상기 제 2 층간 유전체 층 상에 제 2 하드 마스크 층을 증착하는 단계와,상기 제 2 하드 마스크 층 내에 개구부를 형성하여 상기 제 2 층간 유전체 층을 노출하는 단계와,상기 제 2 층간 유전체 층 내에 비아 홀(a via hole)을 형성하는 단계와,상기 비아 홀 내에 도전성 비아를 증착시켜 상기 제 1 도전성 트레이스와의 전기적 접속부를 형성하는 단계를 더 포함하는방법.
- 제 1 항에 있어서,상기 제 1 하드 마스크 층은 10% 내지 20% 사이의 실리콘을 포함하는방법.
- 제 1 항에 있어서,상기 제 1 하드 마스크 층은 16%의 실리콘, 77%의 탄소 및 7%의 산소를 포함하는방법.
- 상부 표면을 구비하고 3.2 미만의 값의 유전율을 갖는 제 1 층간 유전체 층과,상기 제 1 층간 유전체 층 내로 적어도 부분적으로 연장하고, 상기 제 1 층간 유전체 층의 상부 표면 위에 존재하는 상부 표면을 구비한 제 1 도전성 트레이스와,3.2 미만의 값의 유전율을 갖고, 상기 제 1 도전성 트레이스의 상부 표면과 동일한 평면에 있는 상부 표면을 구비한 제 1 하드 마스크 층과,상부 표면을 구비하고, 상기 제 1 도전성 트레이스 및 상기 제 1 하드 마스크 층 상에 위치하는 제 2 층간 유전체 층과,상기 제 2 층간 유전체 층 내로 적어도 부분적으로 연장하고, 상기 제 2 층간 유전체 층의 상부 표면 위에 존재하는 상부 표면을 구비한 제 2 도전성 트레이스와,상기 제 2 도전성 트레이스의 상부 표면과 동일한 평면에 있는 상부 표면을 구비한 제 2 하드 마스크 층을 포함하는디바이스.
- 제 9 항에 있어서,상기 제 1 도전성 트레이스 및 상기 제 2 층간 유전체 층 사이에, 상기 제 1 도전성 트레이스 상의 캡 층을 더 포함하는디바이스.
- 제 9 항에 있어서,상기 제 1 하드 마스크 층은 200Å 내지 1000Å 사이의 두께를 갖는디바이스.
- 제 9 항에 있어서,상기 제 1 층간 유전체 층은 3.2 미만의 값의 유전율 값을 가지며 상기 제 1 하드 마스크 층은 상기 제 1 층간 유전체 층의 유전율 값의 0.5 배 이내의 유전율 값을 갖는디바이스.
- 제 9 항에 있어서,상기 제 1 층간 유전체 층 및 상기 제 1 하드 마스크 층의 유전율 값은 2.4 내지 3.2의 범위 내에 있는디바이스.
- 제 9 항에 있어서,상기 제 1 하드 마스크 층은 10% 내지 20% 사이의 실리콘을 포함하는디바이스.
- 제 14 항에 있어서,상기 제 1 하드 마스크 층은 16%의 실리콘, 77%의 탄소 및 7%의 산소를 포함하는디바이스.
- 상부 표면을 구비하는 층간 유전체 층과,상기 층간 유전체 층의 상부 표면 상에 바닥 표면을 갖는 상기 층간 유전체 층 상의 하드 마스크 층과,상기 층간 유전체 층에 의해 적어도 부분적으로 둘러싸이는 도전성 트레이스를 포함하되,상기 하드 마스크 층 및 상기 층간 유전체 층은 모두 3.2 미만의 값의 유전율을 갖는디바이스.
- 제 16 항에 있어서,상기 하드 마스크 층은 10% 내지 20% 사이의 실리콘을 포함하는디바이스.
- 제 16 항에 있어서,상기 하드 마스크 층은 16%의 실리콘, 77%의 탄소 및 7%의 산소를 포함하는디바이스.
- 제 16 항에 있어서,상기 도전성 트레이스는 상기 제 1 층간 유전체 층의 상부 표면 위에 존재하는 상부 표면을 구비하는디바이스.
- 제 19 항에 있어서,상기 하드 마스크 층은 상기 도전성 트레이스의 상부 표면과 동일한 평면에 있는 상부 표면을 구비하는디바이스.
- 제 16 항에 있어서,상기 하드 마스크 층은 200Å 내지 1000Å 사이의 두께를 갖는디바이스.
- 제 16 항에 있어서,상기 층간 유전체 층 및 상기 하드 마스크 층의 유전율 값은 2.4 내지 3.2의 범위 내에 있는디바이스.
- 제 16 항에 있어서,상부 표면을 구비하고, 상기 도전성 트레이스 및 상기 하드 마스크 층 상에 위치하는 제 2 층간 유전체 층과,상기 제 2 층간 유전체 층의 상부 표면 상에 바닥 표면을 갖는 제 2 층간 유전체 층 상의 제 2 하드 마스크 층과,상기 제 2 층간 유전체 층에 의해 적어도 부분적으로 둘러싸이는 제 2 도전 성 트레이스를 더 포함하되,상기 제 2 하드 마스크 층 및 상기 제 2 층간 유전체 층 각각은 3.2 미만의 값의 유전율을 갖는디바이스.
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