CN101006576B - 集成低k硬掩膜 - Google Patents

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Abstract

本发明的实施例提供一种在第一和第二ILD层之间具有硬掩膜层的器件。该硬掩膜层可以具有与第一和/或第二ILD层基本相等的k值。

Description

集成低K硬掩膜
背景技术
在诸如基板的微电子结构中，诸如通路和迹线的导体运送基板或其它结构的层之间的信号。通路和迹线由电介质材料层形成。低介电常数(“k值”)材料在位于导体之间的介电材料层中使用以减少电阻电容(“RC”)延迟和改善器件性能。在基板或其它结构的制造过程中，高k值牺牲硬掩膜层可用于图形化沟槽和孔。高K值硬掩膜层然后被去除以保持k值低。
附图说明
图1是具有低介电常数(“k值”)硬掩膜层的器件的剖面视图。
图2a到21的剖面图说明怎样制备图1的器件。
图3a到3d的剖面图说明硬掩膜可以防止由不着地的(unlanded)通路孔形成空隙。
图4示出了根据一个实施例的系统。
具体实施方式
各个实施例中，描述了涉及形成基板的设备和方法。下面的描述中，将描述各个实施例。然而，相关领域的技术人员应当意识到可以不使用一个或多个特定细节、或可以使用其它方法、材料或部件实现各个实施例。其它情况下，为避免混淆本发明的各个实施例的方案，没有详细示出和描述已知的结构、材料或操作。与此类似，为提供本发明透彻的理解，出于解释的目的提出阐述具体数字、材料和结构。然而，本发明可以不使用特定细节实现。而且，应当理解图中所示的各个实施例是说明性的表示，没有必要按比例示出。
贯穿本说明书“一个实施例”或“一实施例”表示结合该实施例描述的特定的特征、结构、材料或特性包括在本发明的至少一个实施例中。这样，贯穿本说明书，各处出现的短语“在一个实施例中”或“在一实施例中”不必指本发明的相同实施例。而且，在一个或多个实施例中，特定的特征、结构、材料或特性可以以任意合适的方式组合。
将以最有助于理解本发明的方式，依次以多个独立的操作描述各个操作。然而，描述的顺序不应当解释为暗示这些操作是必须依赖于顺序。具体而言，这些操作不必以所陈述的顺序执行。
图1是根据本发明的一个实施例，具有低介电常数(“k值”)硬掩膜层的器件100的剖面图。器件100可以包括第一层间介电(“ILD”)层102。第一ILD层102可以包括低k值介电材料。一个实施例中，第一ILD层102的k值可以低于3.2。另一实施例中，k值可以低于3.0。在另一实施例中，k值可以为约3.0～约2.4。其它实施例中，k值可以不同。第一ILD层102的介电材料可以包括掺碳的氧化物(“CDO”)、二氧化硅(未掺杂的，或掺杂磷或硼和磷、或其它掺杂剂)、氮化硅、氮氧化硅、多孔氧化物、包含二氧化硅的有机物、聚合物或其它材料。
在第一ILD层102上可以有第一硬掩膜层104。该第一硬掩膜层104可以包括低k值介电材料。一些实施例中，第一硬掩膜层104的k值与第一ILD层102的k值大约相等，而其它实施例中，两个层102、104的k值可以不同。例如，一个实施例中，第一硬掩膜层104的k值可以在第一ILD层102的k值的约1.0倍以内。一个实施例中，第一硬掩膜层104的k值可以在第一ILD层102的k值的约0.5倍之内，不过在其它实施例中，两层102、104的k值之间也可以存在其它差别。一个实施例中，第一硬掩膜层104的k值可以低于3.2。另一实施例中，该k值可以低于3.0。又一实施例中，该k值可以为约3.0～约2.4。又一实施例中，k值可以不同。一些实施例中，第一硬掩膜层104的材料可以在成分或结构上不同于第一ILD层102的材料，以允许两层102、104之间高的蚀刻选择性。例如，一些实施例中，ILD层102的蚀刻速率可以比第一硬掩膜层104的蚀刻速率快25％～50％，不过在其它实施例中，用于层102、104和用于各种蚀刻工艺的各种材料的蚀刻选择性可以不同。一些实施例中，第一硬掩膜材料层104的材料可以包含低于约20％的硅。一些实施例中，第一硬掩膜层104的材料可以包含约10％～约20％的硅。一些实施例中，第一硬掩膜层104的材料可以包含约16％的硅、约77％的碳以及约7％的氧。
第一ILD层102可以具有厚度112且第一硬掩膜层104可以具有厚度110。一个实施例中，第一硬掩膜层104的厚度110可以为约
Figure G200580028407401D00031
～约
Figure G200580028407401D00032
另一实施例中，第一硬掩膜层104的厚度110可以为约
Figure G200580028407401D00033
～约
Figure G200580028407401D00034
其它实施例中，第一硬掩膜层104的厚度110可以大于
Figure G200580028407401D00035
一些实施例中，第一硬掩膜层104的厚度110可以与第一ILD层102的厚度112相同。例如，在第一ILD层102的k值和第一硬掩膜层104的k值相似的一些实施例中，相对于第一ILD层102的厚度112而言，第一硬掩膜层104具有大厚度110基本不会增加组合的层102、104的k值而产生RC延迟问题。其它实施例中，第一硬掩膜层104的厚度110可以大于或小于第一ILD层102的厚度112。
器件100可以包括导体，例如第一ILD层102和/或第一硬掩膜层104中的迹线106。迹线106可以包括导电材料，例如铜、铝或其它材料。迹线106可以至少部分地延伸到第一ILD层102中，使得第一ILD层102可以部分地环绕迹线106，如图1所示。迹线106的底面可以低于第一ILD层102的顶面。迹线106可以具有延伸到第一ILD层102的顶面之上的顶面。图1所示的实施例中，迹线106可以延伸穿过第一硬掩膜层104，导致迹线106的顶面基本与第一硬掩膜层104的顶面齐平。其它实施例中，迹线106可以不同地安置，并且可以不完全延伸经过第一硬掩膜层104，或根本不延伸到硬掩膜层104内。
一些实施例中，在迹线106的顶面上可以具有保护层108。保护层108可以是薄的导电层，可以用作阻挡层以防止迹线106的材料的扩散或电迁移。一个实施例中，保护层108可以包括钴，不过在其它实施例中，它可以包括其它材料。
在第一硬掩膜层104、迹线106和/或保护层108上可以具有第二ILD层114。第二ILD层114可以包括低k材料，例如上面针对第一ILD层102描述的。在第二ILD层114上可以具有第二硬掩膜层116。该第二硬掩膜层116可以包括低k材料，例如上面针对第一硬掩膜层104描述的。第二硬掩膜层116的厚度也如上面针对第一硬掩膜层104描述的。
器件100在第二ILD层114和/或第二硬掩膜层116中可以包括其它导体，例如迹线120和通路118。第二ILD层114中的迹线120可以与上述第一ILD层102中的迹线106类似。
通路118可以完全延伸穿过第二ILD层114，从而与迹线106或其它下面导体形成电学连接。和迹线106、120一样，通路118可以包括导电材料，例如铜、铝或其它材料。通路118可以延伸到第二ILD层114内，使得第二ILD层114可以部分地环绕通路118，如图1所示。通路118可以具有在第二ILD层114顶面之上延伸的顶面。图1所示的实施例中，通路118可以延伸穿过第二硬掩膜层116，使得通路118的顶面基本与第二硬掩膜层116的顶面齐平。其它实施例中，通路118可以不同地安置，可以不完全延伸穿过第二硬掩膜层116，或根本不延伸到第二硬掩模层116内。类似于通路118的通路也可以延伸穿过第一ILD层102和/或第一硬掩膜层104。
在第二ILD层114的导体118、120上可以具有保护层122。保护层122可以类似于上述保护层108。
图2a到21的剖面图阐述了怎样根据本发明的一个实施例制备图1的器件100。
图2a示出了第一ILD层102。如上所述，第一ILD层102可以是低k值材料。一些实施例中，第一ILD层102可以在基板(未示出)上形成。基板可以包括一个或多个层和器件。基板可以包括导电材料、绝缘材料、半导体材料以及其它材料或材料组合。例如，一个实施例中，器件100可以是微处理器芯片且基板可以包括数百万个晶体管。
图2b示出了在第一ILD层102上淀积的第一硬掩膜层104。第一硬掩膜层104可以是如上所述的材料，具有如上所述的厚度。
图2c示出了被图形化以后的第一硬掩膜层104，以形成图形化的第一硬掩膜层202。图形化可以通过光刻方法获得，包括淀积一层光致抗蚀剂、图形化光致抗蚀剂、然后去除不再被光致抗蚀剂覆盖的第一硬掩膜层104的部分。一些实施例中，蚀刻工艺，例如化学蚀刻工艺或溅射蚀刻工艺，可用于去除部分第一硬掩膜层104以形成图形化的第一硬掩膜层202。一些实施例中，因为在光致抗蚀剂显影和去除工艺中，第一硬掩膜层104覆盖和保护了第一ILD层102，这些工艺对第一ILD层102可以具有很小的影响甚至没有影响。这样，这些实施例中，可以使用各种不同的光致抗蚀剂材料和光致抗蚀剂图形化工艺，不需要使第一ILD层102的材料与光致抗蚀剂和光致抗蚀剂工艺步骤兼容的匹配。而且，在一些实施例中，第一ILD层104上的第一硬掩膜层104的使用可以允许使用较薄的光致抗蚀剂层以图形化最终将形成第一ILD层102中的孔和/或沟槽的部分。较薄光致抗蚀剂层的使用可以允许在第一ILD层102中形成更精细特征。
图2d示出了在第一ILD层102中形成的沟槽204。一个实施例中，图形化的硬掩膜层202用作掩模，以去除第一ILD层102的选定部分，从而形成沟槽204。一些实施例中，在形成沟槽204的过程中，光致抗蚀剂层可以原地保留在第一硬掩膜层104上，而在其它实施例中，光致抗蚀剂可以先于沟槽204的形成被去除。一个实施例中，蚀刻操作可以在第一ILD层102中形成沟槽204，不过可以使用其它工艺以从第一ILD层102去除材料，从而形成沟槽204。所述沟槽204仅部分地延伸到第一ILD层102内。其它实施例中，可以形成用于通路的孔，它完全延伸穿过第一ILD层102到达第一ILD层102下的任意层或器件。
图2e示出了可淀积在沟槽204中的阻挡层206。一些实施例中，阻挡层206可以淀积在沟槽204中以帮助防止沟槽中淀积的其它材料扩散到第一ILD层102内。其它实施例中，代替阻挡层206或除了阻挡层206之外，可以在沟槽204中淀积种子层(seed layer)。种子层可以是导电层，其可允许例如在该种子层上电镀导电材料。另一些实施例中，除了阻挡层206和/或种子层之外，或代替阻挡层206和/或种子层，可以在沟槽204中淀积其它层。
图2f示出了已经在沟槽204中形成的导电迹线106。如上所述，导电迹线106可以包括导电材料，例如铜、铝或其它材料，它们可以通过电镀或其它方法淀积。在形成完全穿过第一ILD层102的孔的一些实施例中，除了迹线之外，或代替迹线，可以形成一个或更多的通路。图2f所述的实施例中，迹线106部分地延伸到第一ILD层102内，因而部分地被第一ILD层102环绕。迹线106的顶面位于第一ILD层102的顶面之上。
一些实施例中，在淀积材料以形成迹线106之后，使用平坦化工艺。这可以是化学机械抛光(“CMP”)工艺或其它类型的工艺，可以导致迹线106的顶面基本与第一硬掩膜层104的顶面齐平。
图2g示出了已经淀积在迹线106上的保护层108。如上所述，保护层108可以是薄的导电层，其可以用作阻挡层以防止迹线106的材料扩散或电迁移。一个实施例中，保护层108可以包括钴，不过在其它实施例中，它可以包括其它材料。
图2h示出了在第一硬掩膜层104以及第一ILD层102中的迹线106上形成的第二ILD层114。第二ILD层114可以是与第一ILD层102相似或相同的材料。从图2h(以及图1和2i到3d)可以看出，在制造器件100过程中以及在完成的器件100中，第一硬掩膜层104可以原地保留在第一ILD层102上以及第二ILD层114下。
图2i示出了在第二ILD层114上淀积的第二硬掩膜层116。第二硬掩膜层116可以是与第一硬掩膜层104的材料相似或相同的材料，如上所述，厚度也类似于或相同于上面针对第一ILD层102描述的第一硬掩膜层104的厚度。
图2j示出了图形化之后的第二硬掩膜层116，以形成图形化的第二硬掩膜层208，具有通路开口209，通过该开口，第二ILD层114的材料可以被去除，从而形成通路孔。该图形化可以以与图形化第一硬掩膜层104相同的方式执行，如上面关于图2c所述。图2j中，图形化的第二硬掩膜层208已被图形化以允许形成穿过第二ILD层114的通路孔。
图2k示出了在第二ILD层114中形成的通路孔210和沟槽212。一个实施例中，图形化的硬掩膜层208用作掩模以允许去除第二ILD层114的所选部分，从而形成通路孔210。如果通路孔210是不着地的，第一硬掩膜层104可用作蚀刻停止层，以防止在通路孔210的形成过程中第一ILD层102的材料被去除。第二硬掩膜层116然后可以再次图形化以在第二硬掩膜层116中开孔，从而允许在第二ILD层114中形成沟槽212。阻挡和/或其它(多个)层(未示出)可以在通路孔210和/或沟槽212中形成。
图21示出了已经在沟槽212和通路孔210中形成的导电迹线120和通路118。如上所述，迹线120和通路118可以包括导电材料，例如铜、铝或其它材料，它们可以通过电镀或其它方法淀积。图21所述的实施例中，迹线120部分地延伸到第二ILD层114内，由此部分地被第二ILD层114环绕。迹线120的顶面位于第二ILD层114的顶面之上。通路118完全延伸穿过第二ILD层114，从而与第一ILD层102中的迹线106形成电接触。通路118还可以与第一ILD层102中的通路或其它导电结构形成电接触。
一些实施例中，在淀积材料以形成迹线120和通路118之后，可执行平坦化工艺。这可以是化学机械抛光(“CMP”)工艺或其它类型的工艺，可以使得迹线120和通路118的顶面基本与第二硬掩膜层116的顶面齐平。
可以在迹线120和/或通路118上淀积类似于保护层108的保护层122。图1示出了具有这种保护层的实施例。
图3a到3d的剖面图示出了根据本发明的一个实施例图1的器件100的制造如何可以防止由不着地的通路孔形成空隙，图1的器件采用保留在原位的硬掩模。不着地的通路孔是如此形成的通路孔：其在该通路孔的底部，横向地延伸超出导体的边缘。这种情况下，可能去除紧邻导体的材料的部分，在通路孔的预期深度以下并且紧邻导体留下高纵横比的孔。当在通路孔中淀积导电材料时，该高纵横比的孔可能太深且太窄而不能填充导电材料，导致空隙。
图3a示出了穿过第一硬掩膜层104并部分地延伸到第一ILD层102内的迹线106。第二ILD层114和第二硬掩膜层116在迹线106和第一硬掩膜层104上形成。
图3b示出了穿过第二硬掩膜层116和第二ILD层114形成的不着地的通路孔302。从图中可以看出，通路孔302的底部部分与迹线106错开。因为第一硬掩膜层104保留在原地且第二ILD层114在其上形成，第一硬掩膜层104可以用作蚀刻停止层，防止错开迹线106的通路孔302的那部分向下延伸到第一硬掩膜层104的表面之下。这样基本防止了紧邻迹线106形成高纵横比的孔，这可以防止空隙的形成。
图3c示出了部分延伸到第二ILD层114内的沟槽303的形成。图3d示出了不着地通路孔302和沟槽303中通路304和迹线305的形成。因为第一硬掩膜层104可以防止紧邻迹线106形成高纵横比的孔，所以第一硬掩膜层104可以防止紧邻迹线106在通路302下面形成空隙。
与图3a到3d描述的情形类似，通路孔302可以贯穿第二硬掩膜层116和第二ILD层114形成且不与迹线106的任何部分交叠(而图3b的通路孔302仅部分地错开迹线106)。这种情况下，硬掩膜层104可以用作蚀刻停止层，基本防止通路孔302向下延伸到硬掩膜层104之下。这可以防止通路孔302的纵横比变得太大，并防止在这种大纵横比的孔中形成空隙。这可以允许形成不着地的通路而不形成空隙。
图4示出了根据一个实施例的系统400。如图所示，对于该实施例，系统400包括用于处理数据的计算装置402。计算装置402可以包括主板404。主板404尤其可以包括处理器406以及与总线410耦合的网络连接接口408。更具体而言，处理器406可以包括具有前述低k硬掩膜层的器件100。
取决于应用，系统400可以包括其它部件，包括但不限于易失性和非易失性存储器、图形处理器、数字信号处理器、密码处理器、芯片组、大容量存储器(例如硬盘、压缩盘(CD)、数字多用途盘(DVD)等)等。这些部件中的一个或多个可以包括先前描述的适应互连。
各个实施例中，系统400可以是个人数字助理(PDA)、移动电话、片型(tablet)计算装置、膝上计算装置、台式计算装置、机顶盒、娱乐控制单元、数码相机、数字视频记录机、CD播放机、DVD播放机或其它类似数字装置。
为了说明和描述，已经介绍了本发明的实施例的上述描述。它并不意味着是排他的或使本发明受限于所公开的精确形式。各种其它层和/或结构可以包括在所述实施例中，或可以从中省略。描述的工艺可以以不同于所述实施例的顺序执行，且在其它实施例中，可以省略或添加步骤。本说明书和下面的权利要求书包括这些术语，例如左、右、顶、底、之上、之下、上、下、第一、第二等，它们仅用于描述目的而非限制性目的。可以以各种不同的位置和方向制造、使用和装运这里描述的器件或物品的实施例。相关领域技术人员应当理解，根据上述示范，可以执行很多修改和变化。本领域技术人员应当知晓附图中所示的各种部件的各种等价组合和代替物。因此它表示本发明的范围不由这些详细描述限制，而是受所附权利要求书限制。

Claims (21)

1.一种生成半导体器件的方法，包括：
淀积具有小于3.2的介电常数的第一层间介电层；
在该第一层间介电层上淀积具有小于3.2的介电常数的第一硬掩膜层，其中第一硬掩膜层包括10％～20％的硅；
在该第一硬掩膜层中形成开口以暴露该第一层间介电层；
在该第一层间介电层中形成第一沟槽；
在该沟槽中淀积第一导电迹线；以及
在该第一导电迹线和该第一硬掩膜层上淀积第二层间介电层。
2.权利要求1的方法，其中第一硬掩膜层和第一层间介电层的介电常数值近似相等。
3.权利要求1的方法，其中第一硬掩膜层和第一层间介电层的介电常数值为2.4～3.2。
4.权利要求1的方法，还包括平坦化第一导电迹线和第一硬掩膜层，使得第一硬掩膜层的顶面与第一导电迹线的顶面基本齐平。
5.权利要求1的方法，还包括在第一导电迹线上淀积保护层，第二层间介电层淀积在第一硬掩膜层和第一导电迹线上的该保护层上。
6.权利要求1的方法，还包括：
在第二层间介电层上淀积第二硬掩膜层；
在该第二硬掩膜层中形成开口以暴露第二层间介电层；
在第二层间介电层中形成通路孔；以及
在该通路孔中淀积导电通路以形成与第一导电迹线的电连接。
7.权利要求1的方法，其中第一硬掩膜层包括16％的硅、77％的碳以及7％的氧。
8.一种半导体器件，包括：
第一层间介电层，其具有顶面且具有小于3.2的介电常数；
第一导电迹线，至少部分地延伸到第一层间介电层内，且具有在第一层间介电层顶面之上的顶面；
第一硬掩膜层，具有小于3.2的介电常数且顶面与第一导电迹线的顶面基本齐平，其中第一硬掩膜层包括10％～20％的硅；
第二层间介电层，位于第一导电迹线和第一硬掩膜层之上，且具有顶面；
第二导电迹线，至少部分地延伸到第二层间介电层内，且具有在第二层间介电层顶面之上的顶面；以及
第二硬掩膜层，具有与第二导电迹线的顶面基本齐平的顶面。
9.权利要求8的半导体器件，还包括第一导电迹线上、第一导电迹线和第二层间介电层之间的保护层。
10.权利要求8的半导体器件，其中第一硬掩膜层具有
Figure FA20188685200580028407401C00021
Figure FA20188685200580028407401C00022
的厚度。
11.权利要求8的半导体器件，其中第一层间介电层具有一介电常数值，且第一硬掩膜层的介电常数值在第一层间介电层的介电常数值的0.5倍之内。
12.权利要求8的半导体器件，其中第一层间介电层和第一硬掩膜层的介电常数值均为2.4～3.2。
13.权利要求8的半导体器件，其中第一硬掩膜层包括16％的硅、77％的碳以及7％的氧。
14.一种半导体器件，包括：
具有顶面的层间介电层；
该层间介电层上的硬掩膜层，具有与该层间介电层顶面相邻的底面，其中该硬掩膜层包括10％～20％的硅；
导电迹线，至少部分地被该层间介电层环绕，并且
其中该硬掩膜层和层间介电层都具有小于3.2的介电常数值。
15.权利要求14的半导体器件，其中第一硬掩膜层包括16％的硅、77％的碳以及7％的氧。
16.权利要求14的半导体器件，其中导电迹线具有位于第一层间介电层顶面之上的顶面。
17.权利要求16的半导体器件，其中硬掩膜层具有与导电迹线的顶面基本齐平的顶面。
18.权利要求14的半导体器件，其中层间介电层和硬掩膜层的介电常数值近似相等。
19.权利要求14的半导体器件，其中硬掩膜层具有
Figure FA20188685200580028407401C00023
Figure FA20188685200580028407401C00024
的厚度。
20.权利要求14的半导体器件，其中层间介电层和硬掩膜层的介电常数为2.4～3.2。
21.权利要求14的半导体器件，还包括：
第二层间介电层，位于所述导电迹线和硬掩膜层之上，且具有顶面；
第二层间介电层上的第二硬掩膜层，具有与第二层间介电层的顶面相邻的底面；
第二导电迹线，至少部分地被所述层间介电层环绕；并且
其中第二硬掩膜层和第二层间介电层每个都具有小于3.2的介电常数值。
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