KR20090002609A - 반도체 장치의 제조 방법 - Google Patents
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Abstract
반도체 장치의 제조 방법에서, 기판 상에 게이트 구조물이 형성된다. 게이트 구조물이 형성된 기판에 수소를 포함하는 가스 분위기 하에서 제1 열처리가 수행된다. 기판 상에 금속 배선이 형성된다. 이에 따라, 게이트 절연막의 댕글링 본드들이 큐어링 되어, 신뢰성 있는 반도체 장치가 제조된다.
Description
본 발명은 반도체 장치의 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 게이트 구조물을 갖는 반도체 장치의 제조 방법에 관한 것이다.
일반적으로, 반도체 장치의 게이트 구조물에 포함되는 절연막으로서 실리콘 산화막이 사용된다. 즉, 디램 장치의 경우 실리콘 산화물을 사용하여 게이트 절연막을 형성하고, 플래시 메모리 장치의 경우 실리콘 산화물을 사용하여 터널 절연막을 형성한다.
구체적으로, 실리콘을 포함하는 기판에 열 산화 공정을 수행하여 실리콘 산화물을 포함하는 게이트 절연막을 형성한다. 이때, 상기 게이트 절연막에 포함된 실리콘 원자들의 최외각 전자 일부가 결합을 하지 못하여, 이른 바 댕글링 본드(dangling bond)가 발생한다. 상기 댕글링 본드는 전자를 트랩하여, 상기 게이트 구조물을 포함하는 트랜지스터의 문턱 전압 및 스윙 등의 전기적 특성을 저하시킨다.
상기 댕글링 본드를 큐어링(curing) 하여 상기 트랜지스터의 전기적 특성을 향상시키기 위해, 이른 바 앨로이(alloy) 공정이 수행되고 있다. 상기 앨로이 공정 에 대해 간단히 설명하면, 기판 상에 게이트 구조물을 포함하는 트랜지스터를 형성한 후, 금속 배선을 형성한다. 이후, 상기 트랜지스터 및 상기 금속 배선이 형성된 기판을 수소 가스 분위기 하에서 대략 400℃의 온도에서 대략 3시간 정도의 시간 동안 열처리를 한다. 이에 따라, 상기 게이트 절연막에 형성된 댕글링 본드가 Si-H 본드로 변환된다.
한편, 최근 반도체 장치의 집적도 및 동작 속도가 증가함에 따라, 상기 반도체 장치 내에 형성된 배선의 길이가 증가하고 있다. 상기 배선의 길이 증가로 인해 전체 저항이 증가하며, 이에 따라 RC 지연 시간이 증가하게 된다. 이를 해결하기 위해, 상기 배선의 소재로서 종래의 알루미늄 대신의 점차 구리를 사용하고 있다.
하지만, 구리를 사용하여 상기 배선을 형성함에 따라, 전술한 앨로이 공정에 의한 댕글링 본드의 큐어링 효과가 저하된다. 이는, 구리 배선은 다마신(damascene) 공정에 의해 형성되는데, 이때 식각 저지막으로 사용되는 실리콘 질화막이 수소를 흡수하여 게이트 구조물까지 상기 수소가 이동하지 못하기 때문이다.
실리콘 질화막의 존재 여부에 따라, 게이트 절연막에 도달하는 수소의 양이 달라지는 것이 도 1에 도시되어 있다. 도 1은 게이트 구조물 상에 실리콘 질화막이 형성되어 있지 않은 경우(A)와 형성되어 있는 경우(B) 각각에 있어서, 수소 가스 분위기 하에서 상기 게이트 구조물을 열처리했을 때, 상기 게이트 구조물 내에 포함되어 있는 수소의 양을 도시한 그래프이다.
도 1을 참조하면, 실리콘 질화막이 형성되어 있지 않은 경우(A)에 비해, 실 리콘 질화막이 형성되어 있는 경우(B)에 있어서, 게이트 절연막에 포함된 수소의 양이 훨씬 적다는 것을 알 수 있다.
또한, 구리 배선 형성 이후, 장시간 앨로이 공정을 수행하게 되면 구리 이온이 주위의 절연막 등으로 이동하여 상기 배선의 신뢰성이 저하된다. 뿐만 아니라, 상기 앨로이 공정에 의해, 상기 배선 간에 형성되는 절연막으로 주로 사용되는 저유전막으로부터 가스가 새어나와 반도체 장치가 열화된다.
이에 따라, 본 발명의 목적은 게이트 절연막에 형성된 댕글링 본드를 효과적으로 큐어링 하여 향상된 전기적 특성을 확보할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 반도체 장치의 제조 방법에서는, 기판 상에 게이트 구조물이 형성된다. 상기 게이트 구조물이 형성된 상기 기판에 수소를 포함하는 가스 분위기 하에서 제1 열처리가 수행된다. 상기 기판 상에 금속 배선이 형성된다.
본 발명의 일 실시예에 따르면, 상기 금속 배선은 구리를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 열처리를 수행하기 전에, 상기 게이트 구조물을 덮는 제1 층간 절연막이 상기 기판 상에 형성되고, 상기 제1 층간 절연막을 관통하는 플러그가 형성될 수 있다. 이때, 상기 금속 배선은 상기 플러그 에 전기적으로 연결될 수 있다.
또한, 상기 플러그 형성 시에는, 상기 제1 층간 절연막을 관통하는 개구부가 형성되고, 상기 개구부를 매립하는 도전막이 상기 제1 층간 절연막 상에 형성되며, 상기 도전막 상부가 상기 제1 층간 절연막이 노출될 때까지 평탄화될 수 있다. 이때, 상기 도전막 상부는 기계적 화학적 연마(CMP) 공정, 에치 백(etch-back) 공정 혹은 이들의 혼합 공정에 의해 평탄화될 수 있다.
본 발명의 일 실시예에 따르면, 상기 금속 배선을 형성할 때, 상기 제1 층간 절연막 상에 제1 식각 저지막 및 제2 층간 절연막이 형성되고, 상기 제1 식각 저지막 및 상기 제2 층간 절연막을 관통하면서 상기 플러그를 노출시키는 제1 홀이 형성되며, 상기 제1 홀을 매립하는 제1 금속막이 형성될 수 있다. 이때, 상기 제1 식각 저지막은 실리콘 질화물을 포함할 수 있으며, 상기 제2 층간 절연막은 저유전 물질을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 금속 배선을 형성할 때, 상기 제1 층간 절연막 상에 제2 식각 저지막, 제3 층간 절연막, 제3 식각 저지막 및 제4 층간 절연막이 형성되고, 상기 제4 층간 절연막, 상기 제3 식각 저지막 및 상기 제3 층간 절연막을 관통하면서 상기 제2 식각 저지막 일부를 노출시키는 제2 홀이 형성되며, 상기 제2 홀에 연통하는 트렌치가 상기 제4 층간 절연막을 관통하도록 형성되고, 상기 제2 홀에 의해 노출된 상기 제2 식각 저지막 일부와 상기 트렌치에 의해 노출된 상기 제3 식각 저지막 일부가 제거되며, 상기 제2 홀 및 상기 트렌치를 매립하는 제2 금속막이 형성될 수 있다. 이때, 상기 제2 및 제3 식각 저지막들은 실리콘 질화물을 포함할 수 있으며, 상기 제3 및 제4 층간 절연막들은 저유전 물질을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 열처리는 200℃ 내지 600℃의 온도에서 1시간 내지 5시간 동안 수행될 수 있다.
본 발명의 일 실시예에 따르면, 상기 가스는 비활성 가스를 더 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 금속 배선이 형성된 상기 기판 상에 보호막이 형성되고, 수소를 포함하는 가스 분위기 하에서 상기 기판에 제2 열처리를 수행할 수 있다. 이때, 상기 제2 열처리는 상기 제1 열처리 공정이 수행되는 시간과 동일하거나 더 적은 시간 동안 수행될 수 있다.
본 발명의 일 실시예에 따르면, 상기 기판은 실리콘을 포함하고, 상기 게이트 구조물은 실리콘 산화물을 포함하는 게이트 절연막을 구비할 수 있다. 이때, 상기 제1 열처리에 의해 상기 게이트 절연막에 형성된 댕글링 본드(dangling bond)가 큐어링(curing) 될 수 있다.
본 발명의 일 실시예에 따르면, 상기 금속 배선은 비트 라인을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 게이트 구조물은 상기 기판 상에 순차적으로 적층된 터널 절연막, 플로팅 게이트, 유전막 및 컨트롤 게이트를 구비하며, 상기 기판은 실리콘을 포함하고, 상기 터널 절연막 패턴은 실리콘 산화물을 포함할 수 있다. 이때, 상기 제1 열처리에 의해 상기 터널 절연막에 형성된 댕글링 본 드(dangling bond)가 큐어링 될 수 있다.
본 발명에 따르면, 구리 배선 형성을 위한 다마신 공정에서 식각 저지막으로 가능하는 실리콘 질화막을 형성하기 전에, 게이트 절연막의 댕글링 본드를 큐어링 하기 위한 열처리 공정을 수소 가스 분위기 하에서 수행한다. 상기 열처리 공정에 의해 상기 실리콘 질화막에 의해 수소가 흡수되는 것을 방지되므로, 상기 게이트 절연막으로 수소를 효과적으로 이동시켜 상기 댕글링 본드들을 효과적으로 큐어링할 수 있다. 또한, 상기 구리 배선 형성 전에 고온에서 열처리 공정을 수행하기 때문에, 상기 열처리에 의해 구리 이온이 상기 구리 배선으로부터 빠져나오는 것을 방지할 수 있다. 뿐만 아니라, FSG나 TEOS 산화물과 같은 저유전 물질을 사용하여 금속 배선들 사이에 층간 절연막을 형성하더라도, 상기 열처리는 상기 층간 절연막 형성 이전에 수행되므로, 상기 층간 절연막으로부터 가스가 새어 나와 반도체 장치가 열화되는 현상이 발생하지 않는다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 장치의 제조방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어 서, 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 기판, 각 층(막), 영역, 전극, 구조물들 또는 패턴들 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 직접 기판, 각 층(막), 영역, 구조물 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴들 또는 다른 구조물이 기판 상에 추가적으로 형성될 수 있다. 또한, 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들이 "제1", "제2", "제3", "제4", "제5" 및/또는 "예비"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들을 구분하기 위한 것이다. 따라서 "제1", "제2" , "제3", "제4", "제5" 및/또는 "예비"는 각 층(막), 영역, 전극, 패턴들 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
도 2a 내지 도 2n은 본 발명의 실시예들에 따른 반도체 제조 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 기판(100) 상에 게이트 구조물(110)을 형성한다. 기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, SOI(silicon on insulator) 기판, GOI(germanium on insulator) 기판 등과 같은 반도체 기판을 포함할 수 있다. 본 발명의 일 실시예에 있어서, 기판(100)으로 실리콘 기판이 사용된다. 기판(100)의 상부에는 셸로우 트렌치 소자 분리(shallow trench isolation; STI) 공정 혹은 열 산화 공정과 같은 소자 분리 공정을 통해 기판(100)에 액티브 영역 및 필드 영역을 정의하는 소자 분리막(도시되지 않음)이 형성될 수 있다.
게이트 구조물(110)은 기판(100) 상에 게이트 절연막, 게이트 도전막 및 게이트 마스크층을 순차적으로 형성한 다음, 상기 게이트 마스크층, 상기 게이트 도전막 및 상기 게이트 절연막을 패터닝함으로써, 기판(100)의 상기 액티브 영역 상에 형성될 수 있다.
상기 게이트 절연막은 기판(100)에 대해 열 산화 공정을 수행하여 형성될 수 있다. 본 발명의 일 실시예에 따르면, 실리콘(100)을 포함하는 기판(100)의 표면을 열 산화시켜 실리콘 산화물을 포함하는 상기 게이트 절연막을 형성할 수 있다. 이때, 열산화 공정을 통해 형성된 상기 게이트 절연막 내에는 댕글링 본드들이 생성될 수 있다. 상기 게이트 도전막은 도핑된 폴리실리콘, 금속 및/또는 금속 실리사이드를 사용하여 형성할 수 있으며, 상기 게이트 마스크층은 실리콘 질화물 혹은 실리콘 산질화물을 사용하여 형성할 수 있다.
게이트 구조물(110)은 기판(100) 상에 순차적으로 적층된 게이트 절연막 패턴(112), 게이트 전극(114) 및 게이트 마스크(116)를 구비한다. 또한, 게이트 구조물(110)은 실리콘 질화물과 같은 질화물을 포함하는 게이트 스페이서(118)를 추가적으로 구비할 수 있다. 게이트 스페이서(118)는 게이트 절연막 패턴(112), 게이트 전극(114) 및 게이트 마스크(116)를 덮는 질화막을 기판(100) 상에 형성한 다음, 이러한 질화막을 이방성 식각 공정으로 식각하여 형성될 수 있다.
한편, 도시하지는 않았으나, 게이트 구조물(110)을 이온 주입 마스크로 이용하는 이온 주입 공정을 수행하여, 게이트 구조물(110)에 인접한 상기 액티브 영역 에 불순물 영역들을 형성한다. 이에 따라, 게이트 구조물(110)과 상기 불순물 영역들을 포함하는 트랜지스터가 기판(100)의 상기 액티브 영역 상에 형성될 수 있다.
도 2b를 참조하면, 게이트 구조물(110)을 덮으면서 기판(100) 상에 제1 층간 절연막(120)을 형성한다. 제1 층간 절연막(120)은 산화물, 질화물 및/또는 산질화물을 사용하여 형성될 수 있다. 제1 층간 절연막(120)은 화학 기상 증착 공정, 원자층 적층 공정 등을 사용하여 형성될 수 있다.
포토레지스트 패턴(도시되지 않음)을 제1 층간 절연막(120) 상에 형성한 다음, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 제1 층간 절연막(120)을 부분적으로 식각함으로써, 제1 층간 절연막(120)을 관통하는 개구(125)를 형성한다. 개구(125)는 상기 불순물 영역을 노출시킨다. 개구(125)의 형성 후, 상기 포토레지스트 패턴은 애싱 공정 및/또는 스트리핑 공정을 통해 제거될 수 있다.
도 2c를 참조하면, 개구(125)를 채우면서 제1 층간 절연막(120) 상에 도전막(130)을 형성한다. 도전막(130)은 금속 및/또는 금속 질화물을 사용하여 형성될 수 있다. 본 발명의 일 실시예에 따르면, 도전막(130)은 텅스텐을 사용하여 형성될 수 있다.
한편, 도전막(130)을 형성하기 전에, 개구부(125)의 저면과 측벽 및 제1 층간 절연막(120) 상에 배리어 막(도시되지 않음)을 추가적으로 형성할 수 있다. 상기 배리어 막은 금속막/금속 질화막의 이중막 구조를 가질 수 있다. 본 발명의 일 실시예에 따르면, 상기 배리어 막은 티타늄/티타늄 질화막의 다층막 구조를 가질 수 있다. 상기 배리어 막은 도전막(130)이 제1 층간 절연막(120)으로 확산되는 것 을 방지할 수 있다.
도 2d를 참조하면, 제1 층간 절연막(120)이 노출될 때까지 도전막(130)을 부분적으로 제거하여 개구부(125)를 채우는 플러그(135)를 형성한다. 플러그(135)는 상기 불순물 영역 상에 위치한다. 본 발명의 일 실시예에 따르면, 플러그(135)는 화학적 기계적 연마 공정 및/또는 에치 백 공정을 이용하여 형성될 수 있다.
도 2e를 참조하면, 게이트 구조물(110), 제1 층간 절연막(120) 및 플러그(135)가 형성된 기판(100) 상에 수소를 포함하는 가스 분위기 하에서 제1 열처리 공정을 수행한다. 상기 가스는 수소 이외에 질소와 같은 비활성 가스를 추가적으로 포함할 수 있다. 또한, 상기 제1 열처리 공정은 중수소를 포함하는 가스 분위기 하에서 수행될 수도 있다. 그러나, 도 3a 및 도 3b를 참조하여 후술하는 바와 같이, 중수소를 포함하는 가스를 사용하는 것에 비해 수소를 포함하는 가스를 사용하는 것이 댕글링 본드 큐어링 효과 면에서 보다 우수하다. 상기 제1 열처리 공정은 약 200 내지 약 600 정도의 온도에서 약 1시간 내지 약 5시간 동안 수행될 수 있다.
상기 제1 열처리 공정에 따라, 게이트 절연막 패턴(112)에 형성된 댕글링 본드들이 큐어링된다. 구체적으로, 열 산화 공정 동안 다른 실리콘 원자와의 공유 결합이 깨어진 실리콘 원자들이, 상기 제1 열처리 공정 동안 수소와 결합함으로써 Si-H 본드를 형성하게 되며, 이에 따라 게이트 절연막 패턴(112) 내의 상기 댕글링 본드들이 큐어링될 수 있다.
특히, 상기 제1 열처리를 수행하는 동안, 수소가 게이트 절연막 패턴(112)으로 이동하는 것을 차단하는 실리콘 질화막이 형성되어 있지 않으므로, 상기 댕글링 본드들은 충분히 큐어링될 수 있다.
도 2f를 참조하면, 제1 층간 절연막(120) 및 플러그(135) 상에 제1 식각 저지막(140) 및 제2 층간 절연막(145)을 형성한다. 제1 식각 저지막(140)은 실리콘 질화물(SiN), 실리콘 탄화물(SiC), 실리콘 산질화물(SiON), 실리콘 산탄화물(SiOC) 등을 사용하여 형성할 수 있다. 본 발명의 일 실시예에 따르면, 제1 식각 저지막(140)은 실리콘 질화물(SiN)을 사용하여 형성된다. 제2 층간 절연막(145)은 산화물, 질화물 및/또는 산질화물을 사용하여 형성될 수 있다. 본 발명의 일 실시예에 따르면, 제2 층간 절연막(145)은 유전율이 낮은 FSG(fluoro-silicate glass) 혹은 TEOS(tetraethyl orthosilicate) 산화물을 사용하여 형성된다. 제1 식각 저지막(140) 및 제2 층간 절연막(145)은 화학 기상 증착 공정 또는 원자층 적층 공정을 사용하여 형성될 수 있다.
도 2g를 참조하면, 포토레지스트 패턴(도시하지 않음)을 제2 층간 절연막(145) 상에 형성한 다음, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 제1 식각 저지막(140)이 노출될 때까지 제2 층간 절연막(145)을 부분적으로 식각한다. 이후, 노출된 제1 식각 저지막(140) 부분을 식각하여, 플러그(135)를 노출시키는 제1 홀(147)을 형성한다. 이때, 플러그(135) 주변의 제1 층간 절연막(120) 부분도 함께 노출될 수 있다. 상기 포토레지스트 패턴은 애싱(ashing) 및/또는 스트리핑(stripping) 공정에 의해 제거될 수 있다.
도 2h를 참조하면, 제1 홀(147)을 채우면서 제2 층간 절연막(145) 상에 제1 금속막을 형성한다. 상기 제1 금속막은 구리, 알루미늄, 텅스텐 등과 같은 금속을 사용하여 형성될 수 있다. 본 발명의 일 실시예에 따르면, 상기 제1 금속막은 구리를 사용하여 형성된다.
제2 층간 절연막(145)이 노출될 때까지 상기 제1 금속막을 부분적으로 제거하여 제1 홀(147)을 채우는 제1 금속 배선(155)을 형성한다. 제1 금속 배선(155)은 플러그(135)와 전기적으로 연결된다. 본 발명의 일 실시예에 따르면, 제1 금속 배선(155)은 플래시 메모리 장치 혹은 디램 등의 메모리 장치에서 형성되는 비트 라인이다. 제1 금속 배선(155)은 화학적 기계적 연마(CMP) 공정 및/또는 에치 백(etch-back) 공정을 이용하여 형성될 수 있다. 도 2f 내지 도 2h를 참조로 설명한 바와 같이, 제1 금속 배선(155)은 싱글 다마신 공정에 의해 형성될 수 있다.
도 2i를 참조하면, 제2 층간 절연막(145) 및 제1 금속 배선(155) 상에 제2 식각 저지막(160), 제3 층간 절연막(165), 제3 식각 저지막(170) 및 제4 층간 절연막(175)을 형성한다. 제2 및 제3 식각 저지막들(160, 170)은 실리콘 질화물(SiN), 실리콘 탄화물(SiC), 실리콘 산질화물(SiON), 실리콘 산탄화물(SiOC) 등을 사용하여 형성할 수 있다. 본 발명의 일 실시예에 따르면, 제2 및 제3 식각 저지막들(160, 170)은 실리콘 질화물(SiN)을 사용하여 형성된다. 제3 및 제4 층간 절연막들(165, 175)은 산화물, 질화물 및/또는 산질화물을 사용하여 형성될 수 있다. 본 발명의 일 실시예에 따르면, 제3 및 제4 층간 절연막들(165, 175)은 유전율이 낮은 FSG 혹은 TEOS 산화물을 사용하여 형성된다. 제2 및 제3 식각 저지막들(160, 170) 및 제3 및 제4 층간 절연막들(165, 175)은 화학 기상 증착 공정 또는 원자층 적층 공정을 사용하여 형성될 수 있다.
도 2j를 참조하면, 포토레지스트 패턴(도시하지 않음)을 제4 층간 절연막(175) 상에 형성한 다음, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 제2 식각 저지막(160)이 노출될 때까지 제4 층간 절연막(175), 제3 식각 저지막(170) 및 제3 층간 절연막(165)을 부분적으로 식각하여 제2 홀(167)을 형성한다.
도 2k를 참조하면, 포토레지스트 패턴(도시하지 않음)을 제4 층간 절연막(175) 상에 형성한 다음, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 제3 식각 저지막(170)이 노출될 때까지 제4 층간 절연막(175)을 부분적으로 식각하여 트렌치(177)를 형성한다.
도 2l을 참조하면, 노출된 제3 식각 저지막(170) 부분 및 노출된 제2 식각 저지막(160) 부분을 식각한다. 이에 따라, 제2 홀(167) 및 트렌치(177)의 깊이가 깊어진다.
도 2m을 참조하면, 제2 홀(167) 및 트렌치(177)를 채우면서 제4 층간 절연막(175) 상에 제2 금속막을 형성한다. 상기 제2 금속막은 구리, 알루미늄, 텅스텐 등과 같은 금속을 사용하여 형성될 수 있다. 본 발명의 일 실시예에 따르면, 상기 제2 금속막은 구리를 사용하여 형성된다.
제4 층간 절연막(175)이 노출될 때까지 상기 제2 금속막을 부분적으로 제거하여 제2 홀(167) 및 트렌치(177)를 채우는 제2 금속 배선(185)을 형성한다. 제2 금속 배선(185)은 제1 금속 배선(155)과 전기적으로 연결된다. 제2 금속 배선(185)은 화학적 기계적 연마(CMP) 공정 및/또는 에치 백(etch-back) 공정을 이용하여 형성될 수 있다. 도 2i 내지 도 2m을 참조로 설명한 바와 같이, 제2 금속 배선(185) 은 듀얼 다마신 공정에 의해 형성될 수 있다.
한편, 전술한 것과는 달리, 제1 금속 배선(155)을 듀얼 다마신 공정에 의해 형성하고, 제2 금속 배선(185)을 싱글 다마신 공정으로 형성할 수도 있다. 뿐만 아니라, 싱글 혹은 듀얼 다마신 공정을 사용하여, 제2 금속 배선(185) 상부에 하나 이상의 금속 배선들을 더 형성할 수도 있다.
도시하지는 않았으나, 구리를 사용하여 금속 배선들(155, 185)을 형성한 경우에는, 제2 금속 배선(185) 상부에 알루미늄 패드를 더 형성할 수 있다.
도 2n을 참조하면, 제4 층간 절연막(175) 및 제2 금속 배선(185) 상에 보호막(passivation layer)(190)을 형성한다. 보호막(190)은 기판(100) 상에 형성된 게이트 구조물(110), 금속 배선들(155, 185) 등을 보호하는 역할을 한다.
이후, 게이트 구조물(110), 금속 배선들(155, 185) 등을 갖는 기판(100)에 수소를 포함하는 가스 분위기 하에서 제2 열처리를 더 수행할 수도 있다. 상기 가스는 수소 이외에 질소와 같은 비활성 가스를 더 포함할 수 있다. 전술한 바와 같이, 상기 제2 열처리를 고온에서 장시간 수행할 경우, 구리로 형성된 금속 배선들(155, 185)에서 구리 이온이 빠져 나가거나, 저유전 물질로 형성된 층간 절연막들(145, 165, 175)에서 가스가 새어나갈 수 있다. 따라서 상기 제2 열처리는 상기 제1 열처리에 의해 게이트 절연막(112)에 형성된 댕글링 본드가 충분히 큐어링 되지 못한 경우에만, 보충적으로 실시될 수 있다.
전술한 공정들을 수행함으로써, 본 발명의 실시예들에 따른 반도체 장치가 완성된다. 상기 반도체 장치는 구리를 사용하여 금속 배선들을 형성하면서도, 게이 트 절연막에 형성된 댕글링 본드들을 효과적으로 큐어링 할 수 있다. 즉, 상기 구리 배선을 형성하는 다마신 공정에서 사용되는 실리콘 질화막을 형성하기 전에 수소 가스 분위기 하에서 열처리를 수행함으로써, 상기 실리콘 질화막에 의해 수소가 흡수되는 것을 방지한다. 이에 따라, 상기 게이트 절연막으로 수소를 효과적으로 이동시켜 상기 댕글링 본드들을 효과적으로 큐어링할 수 있다. 또한, 상기 구리 배선 형성 전에 고온의 상기 열처리를 수행하기 때문에, 상기 열처리 수행 시 상기 구리 배선으로부터 구리 이온이 빠져나오는 것을 방지할 수 있다. 뿐만 아니라, 금속 배선들 간의 크로스 톡(cross-talk)을 감소시키기 위해 FSG나 TEOS 산화물과 같은 저유전 물질을 사용하여 층간 절연막을 형성하더라도, 상기 열처리는 상기 층간 절연막 형성 이전에 수행되므로, 상기 열처리 수행 시 상기 층간 절연막으로부터 가스가 새어 나와 반도체 장치가 열화되는 현상이 발생하지 않는다.
한편, 상기 열처리에 의해 상기 게이트 절연막의 댕글링 본드들이 큐어링 되는 효과를 도 3a 및 도 3b를 참조하여 살펴본다. 도 3a 및 도 3b는 구리 배선이 형성되는 반도체 장치에 중수소 분위기 하에서 열처리를 수행한 경우( ), 알루미늄 배선이 형성된 반도체 장치에 수소 분위기 하에서 열처리를 수행한 경우( ) 및 구리 배선이 형성되는 반도체 장치에 수소 분위기 하에서 열처리를 수행한 경우( )에 있어서, 정적(static) 및 동적(dynamic) 리프레쉬 시간을 도시한 그래프들이다. 상기 구리 배선이 형성된 반도체 장치의 경우는 상기 구리 배선 형성 전에 열처리를 수행하였고, 알루미늄 배선이 형성된 반도체 장치의 경우는 상기 알루미늄 배선을 형성하고 난 이후에 열처리를 수행하였다. 도 3a는 정적 리프레쉬 시간을, 도 3b는 동적 리프레쉬 시간을 도시한다.
도 3a 및 도 3b를 참조하면, 예를 들어, 페일 비트 수가 100개인 경우, 동일한 구리 배선이 형성된 반도체 장치에서, 수소 분위기 하에서 열처리를 한 경우가 중수소 분위기 하에서 열처리를 한 경우에 비해 리프레쉬 시간이 길다는 것을 알 수 있다. 동일한 페일 비트 수에 대해 리프레쉬 시간이 길다는 것은, 반도체 장치의 신뢰성이 높다는 것을 의미한다. 또한, 동일한 수소 분위기 하에서 열처리를 한 경우에는, 알루미늄 배선이 형성된 반도체 장치에서보다 구리 배선이 형성된 반도체 장치에서 리프레쉬 시간이 길다는 것도 알 수 있다. 즉, 중수소 분위기 하에서보다 수소 분위기 하에서, 금속 배선을 형성한 후보다 형성하기 전에 열처리를 수행하는 것이, 댕글링 본드 큐어링 효과가 높다는 것을 알 수 있다.
중수소 분위기 하에서 열처리를 수행하는 경우가 수소 분위기 하에서 열처리를 수행하는 경우에 비해, 반도체 장치의 신뢰성 개선 효과가 작다는 것은 도 4를 참조하여 설명될 수 있다. 도 4는 상기 열처리 공정 이후에, 후속 고온 공정이 수반되지 않는 경우(A)와 고온 공정이 수반되는 경우(B)에 있어서, 게이트 절연막에 분포하는 중수소 원자수를 도시하는 그래프이다.
도 4를 참조하면, 후속 고온 공정이 수반되는 경우(B)에는 그렇지 않은 경우(A)에 비해 중수소의 원자수가 크게 감소했음을 알 수 있다. 즉, 중수소 분위기 하에서 열처리를 하여 게이트 절연막에 Si-D 본드들이 다수 형성되어 댕글링 본드들을 큐어링 한다 하더라도, 후속 고온 공정에서 중수소가 Si-D 본드에서 빠져나와 댕글링 본드 큐어링 효과가 감소된다고 할 수 있다.
이에 반해, 도 3a 및 도 3b에 도시된 그래프는, 수소 분위기 하에서 열처리를 하여 댕글링 본드들을 큐어링 한 경우에는, 후속 고온 공정이 수반되더라도 상기 댕글링 본드 큐어링 효과가 덜 감소한다는 것을 알려준다. 다만, 수소 분위기 하에서 상기 열처리를 수행하는 경우에도, 후속 고온 공정에 의해 댕글링 본드 큐어링 효과가 일부 감소될 수 있으므로, 상기 열처리는 고온 공정 이후에 하는 것이 바람직하다. 예를 들어, 플러그(135) 형성 공정 시, 티타늄 질화물을 증착하여 배리어 막을 형성할 때 고온 공정이 필요하므로, 상기 열처리는 플러그(135) 형성 이후에 수행하는 것이 바람직하다.
도 5a 내지 도 5e는 본 발명의 다른 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 도 5a 내지 도 5e에 도시한 바에 있어서, 디램 장치의 제조 방법을 예시적으로 설명하지만, 본 발명이 이에 한정되는 것은 아니다.
도 5a를 참조하면, 셸로우 트렌치 소자 분리 공정 혹은 열 산화 공정과 같은 소자 분리 공정을 통해 기판(200) 상부에 소자 분리막(205)을 형성하여, 기판(200)에 액티브 영역 및 필드 영역을 정의한다. 이후, 기판(200) 의 상기 액티브 영역 상에 제1 게이트 구조물(210) 및 제2 게이트 구조물(220)을 형성한다. 제1 게이트 구조물(210)은 셀 영역에 형성되고, 제2 게이트 구조물(220)은 코아/페리 영역에 형성된다. 제1 게이트 구조물(210)은 제1 게이트 절연막 패턴(212), 제1 게이트 전극(214), 제1 게이트 마스크(216) 및 제1 게이트 스페이서(218)를 구비한다. 제2 게이트 구조물(220)은 제2 게이트 절연막(222), 제2 게이트 전극(224), 제2 게이트 마스크(226) 및 제2 게이트 스페이서(228)를 구비한다.
제1 및 제2 게이트 절연막 패턴들(212, 222)은 기판(200) 표면에 열 산화 공정을 수행하여 형성될 수 있으며, 이에 따라 실리콘 산화물을 포함할 수 있다. 이때, 제1 및 제2 게이트 절연막 패턴들(212, 222)에는 댕글링 본드들이 형성될 수 있다. 제1 및 제2 게이트 전극들(214, 224)은 도핑된 폴리실리콘, 금속 및/또는 금속 실리사이드를 사용하여 형성될 수 있다. 또한, 제1 및 제2 게이트 마스크들(216, 226)은 실리콘 질화물 혹은 실리콘 산질화물을 사용하여 형성될 수 있다. 제1 및 제2 게이트 스페이서들(218, 228)은 실리콘 질화물과 같은 질화물을 사용하여 형성될 수 있다.
이후, 제1 및 제2 게이트 구조물들(210, 220)을 이온 주입 마스크들로 이용하는 이온 주입 공정을 수행하여, 제1 게이트 구조물(210)에 인접한 제1 불순물 영역(202) 및 제2 불순물 영역(204)을 형성하고, 제2 게이트 구조물(220)에 인접한 제3 불순물 영역(206)을 형성한다. 이에 따라, 제1 게이트 구조물(210)과 제1 및 제2 불순물 영역들(202, 204)을 포함하는 제1 트랜지스터 및 제2 게이트 구조물(220)과 제3 불순물 영역(206)을 포함하는 제2 트랜지스터가 기판(200)의 상기 액티브 영역에 형성될 수 있다.
제1 및 제2 게이트 구조물들(210, 220)을 덮으면서 기판(200) 상에 제1 층간 절연막(230)을 형성한다. 제1 층간 절연막(230)은 산화물, 질화물 및/또는 산질화물을 사용하는 화학 기상 증착 공정 또는 원자층 적층 공정을 사용하여 형성될 수 있다. 이후, 제1 층간 절연막(230)을 관통하는 제1 플러그(235) 및 제2 플러 그(237)를 형성한다. 제1 플러그(235)는 제1 불순물 영역(202) 상에 형성되고, 제2 플러그(237)는 제3 불순물 영역(206) 상에 형성된다. 제1 및 제2 플러그들(235, 237)은 금속 및/또는 금속 질화물을 사용하여 형성될 수 있다. 한편 도시하지는 않았지만, 제2 불순물 영역(204) 상에도 플러그가 형성될 수 있으며, 상기 플러그는 후속 공정에서 커패시터(도시하지 않음)와 전기적으로 연결될 수 있다.
이후, 제1 층간 절연막(230) 및 제1 및 제2 플러그들(235, 237) 상에 비트 라인(240)을 형성한다. 본 발명의 일 실시예에 따르면, 비트 라인(240)은 알루미늄, 텅스텐 등의 금속막(도시하지 않음)을 제1 층간 절연막(230) 및 제1 및 제2 플러그들(235, 237) 상에 형성한 후, 이를 패터닝하여 형성된다. 본 발명의 다른 실시예에 따르면, 비트 라인(240)은 구리를 사용하는 다마신 공정에 의해 형성된다. 이 경우에는, 후술하는 열처리 공정을 먼저 수행하고, 비트 라인(240)을 형성한다.
도 5b를 참조하면, 제1 층간 절연막(230) 및 비트 라인(240) 상에 제2 층간 절연막(250)을 형성한다. 제2 층간 절연막(250)은 산화물, 질화물 및/또는 산질화물을 사용하는 화학 기상 증착 공정 또는 원자층 적층 공정을 사용하여 형성될 수 있다. 이후, 제2 층간 절연막(250)을 관통하는 제3 플러그(255)를 형성한다. 제3 플러그(255)는 금속 및/또는 금속 질화물을 사용하여 형성될 수 있다.
도 5c를 참조하면, 게이트 구조물들(210, 220), 제1 및 제2 층간 절연막들(230, 250), 비트 라인(240) 및 플러그들(235, 237, 255)이 형성된 기판(200) 상에 수소를 포함하는 가스 분위기 하에서 열처리 공정을 수행한다. 상기 가스는 수소 이외에 질소와 같은 비활성 가스를 더 포함할 수 있다. 상기 열처리 공정은 약 200 내지 약 600 정도의 온도에서 약 1시간 내지 약 5시간 동안 수행될 수 있다. 상기 열처리 공정에 따라, 제1 및 제2 게이트 절연막 패턴들(212, 222) 내에 형성된 댕글링 본드들이 큐어링된다. 특히, 상기 열처리 공정을 수행하는 동안, 수소가 제1 및 제2 게이트 절연막 패턴들(212, 222)로 이동하는 것을 차단하는 실리콘 질화막이 형성되어 있지 않으므로, 상기 댕글링 본드들을 충분하게 큐어링할 수 있다.
도 5d를 참조하면, 제2 층간 절연막(250) 및 제3 플러그(255) 상에 제1 식각 저지막(260) 및 제3 층간 절연막(265)을 형성하고, 싱글 다마신 공정에 의해 제1 식각 저지막(260) 및 제3 층간 절연막(265)을 관통하는 제1 금속 배선(275)을 형성한다. 제1 식각 저지막(260)은 실리콘 질화물(SiN), 실리콘 탄화물(SiC), 실리콘 산질화물(SiON), 실리콘 산탄화물(SiOC) 등을 사용하여 형성할 수 있다. 본 발명의 일 실시예에 따르면, 제1 식각 저지막(260)은 실리콘 질화물(SiN)을 사용하여 형성된다. 제3 층간 절연막(265)은 산화물, 질화물 및/또는 산질화물을 사용하여 형성될 수 있다. 본 발명의 일 실시예에 따르면, 제3 층간 절연막(265)은 유전율이 낮은 FSG 혹은 TEOS 산화물을 사용하여 형성된다. 제1 금속 배선(275)은 구리, 알루미늄, 텅스텐 등의 금속을 사용하여 형성될 수 있다. 본 발명의 일 실시예에 따르면, 제1 금속 배선(275)은 구리를 사용하여 형성된다.
도 5e를 참조하면, 제3 층간 절연막(265) 및 제1 금속 배선(275) 상에 제2 식각 저지막(280), 제4 층간 절연막(285), 제3 식각 저지막(290) 및 제5 층간 절연막(295)을 형성하고, 듀얼 다마신 공정에 의해 제2 식각 저지막(280), 제4 층간 절 연막(285), 제3 식각 저지막(290) 및 제5 층간 절연막(295)을 관통하는 제2 금속 배선(297)을 형성한다. 제2 및 제3 식각 저지막들(280, 290)은 실리콘 질화물(SiN)과 같은 질화물을 사용하여 형성될 수 있다. 제4 및 제5 층간 절연막들(285, 295)은 유전율이 낮은 FSG 혹은 TEOS 산화물과 같은 산화물, 질화물 및/또는 산질화물을 사용하여 형성될 수 있다. 제2 금속 배선(297)은 구리와 같은 금속을 사용하여 형성될 수 있다.
한편, 전술한 것과는 달리, 제1 금속 배선(275)을 듀얼 다마신 공정에 의해 형성하고, 제2 금속 배선(297)을 싱글 다마신 공정으로 형성할 수도 있다. 뿐만 아니라, 싱글 혹은 듀얼 다마신 공정을 사용하여, 제2 금속 배선(297) 상부에 하나 이상의 금속 배선들을 더 형성할 수도 있다.
또한, 도시하지는 않았으나, 제2 금속 배선(297) 상부에 알루미늄 패드를 더 형성할 수도 있으며, 제5 층간 절연막(295) 및 제2 금속 배선(297) 상에 보호막을 더 형성할 수도 있다.
전술한 공정들을 수행함으로써, 본 발명의 실시예들에 따른 반도체 장치, 구체적으로 디램 장치가 완성된다. 상기 디램 장치는, 구리 배선을 형성하는 다마신 공정에서 사용되는 실리콘 질화막을 형성하기 전에 수소 가스 분위기 하에서 열처리를 수행함으로써, 게이트 절연막에 형성된 댕글링 본드들을 효과적으로 큐어링 할 수 있다.
도 6a 내지 도 6d는 본 발명의 또 다른 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 도 6a 내지 도 6e에 도시한 바에 있어서, 플 래시 메모리 장치의 제조 방법을 예시적으로 설명하지만, 본 발명이 이에 한정되는 것은 아니다.
도 6a를 참조하면, 기판(300) 상부에 소자 분리막(305)을 형성하여, 기판(300)에 액티브 영역과 필드 영역을 정의한다. 이후, 기판(300)의 상기 액티브 영역에 제1 게이트 구조물(310) 및 제2 게이트 구조물(320)을 형성한다. 제1 게이트 구조물(310)은 셀 영역에 형성되고, 제2 게이트 구조물(320)은 코아/페리 영역에 형성된다. 제1 게이트 구조물(210)은 제1 터널 절연막 패턴(312), 제1 플로팅 게이트(314), 제1 유전막 패턴(316), 제1 컨트롤 게이트(318) 및 제1 게이트 스페이서(319)를 구비하고, 제2 게이트 구조물(220)은 제2 터널 절연막 패턴(322), 제2 플로팅 게이트(324), 제2 유전막 패턴(326), 제2 컨트롤 게이트(328) 및 제2 게이트 스페이서(329)를 구비한다.
제1 및 제2 터널 절연막 패턴들(312, 322)은 기판(300) 표면에 열 산화 공정을 수행하여 형성될 수 있으며, 이에 따라 실리콘 산화물을 포함할 수 있다. 이때, 제1 및 제2 터널 절연막 패턴들(312, 322)에는 댕글링 본드들이 형성될 수 있다. 제1 및 제2 플로팅 게이트들(314, 324)은 폴리실리콘을 사용하여 형성될 수 있다. 제1 및 제2 유전막 패턴들(316, 326)은 금속 산화물을 사용하여 형성될 수 있다. 제1 및 제2 컨트롤 게이트들(318, 328)은 금속 및/또는 금속 질화물을 사용하여 형성할 수 있다. 제1 및 제2 게이트 스페이서들(319, 329)은 실리콘 질화물과 같은 질화물을 사용하여 형성될 수 있다.
이후, 제1 및 제2 게이트 구조물들(310, 30)을 이온 주입 마스크들로 이용하 는 이온 주입 공정을 수행하여, 제1 게이트 구조물(310)에 인접한 제1 불순물 영역(302) 및 제2 불순물 영역(304)을 형성하고, 제2 게이트 구조물(320)에 인접한 제3 불순물 영역(306)을 형성한다. 이에 따라, 제1 게이트 구조물(310)과 제1 및 제2 불순물 영역들(302, 304)을 포함하는 제1 트랜지스터 및 제2 게이트 구조물(320)과 제3 불순물 영역(306)을 포함하는 제2 트랜지스터가 기판(300)의 상기 액티브 영역에 형성될 수 있다.
제1 및 제2 게이트 구조물들(310, 320)을 덮으면서 기판(300) 상에 제1 층간 절연막(330)을 형성한다. 제1 층간 절연막(330)은 산화물, 질화물 및/또는 산질화물을 사용하는 화학 기상 증착 공정 또는 원자층 적층 공정을 사용하여 형성될 수 있다. 이후, 제1 층간 절연막(330)을 관통하는 제1 플러그(335) 및 제2 플러그(337)를 형성한다. 제1 플러그(335)는 제1 불순물 영역(302) 상에 형성되고, 제2 플러그(337)는 제3 불순물 영역(306) 상에 형성된다. 제1 및 제2 플러그들(335, 337)은 금속 및/또는 금속 질화물을 사용하여 형성될 수 있다. 한편 도시하지는 않았지만, 제2 불순물 영역(304) 상에는 후속 공정에서 공통 소스 라인(도시하지 않음)이 형성될 수 있다.
도 6b를 참조하면, 게이트 구조물들(310, 320), 제1 층간 절연막(330) 및 플러그들(335, 337)이 형성된 기판(300) 상에 수소를 포함하는 가스 분위기 하에서 열처리 공정을 수행한다. 상기 가스는 수소 이외에 질소와 같은 비활성 가스를 더 포함할 수 있다. 상기 열처리 공정은 약 200℃ 내지 약 600℃ 정도의 온도에서 약 1시간 내지 약 5시간 동안 수행될 수 있다. 상기 열처리 공정을 수행함에 따라, 제 1 및 제2 터널 절연막 패턴들(312, 322)에 형성된 댕글링 본드들이 큐어링된다. 특히, 상기 열처리 공정을 수행하는 동안, 수소가 제1 및 제2 터널 절연막 패턴들(312, 322)로 이동하는 것을 차단하는 실리콘 질화막이 형성되어 있지 않으므로, 상기 댕글링 본드들은 충분히 큐어링될 수 있다.
도 6c를 참조하면, 제1 층간 절연막(330) 및 제1 및 제2 플러그들(335, 337) 상에 비트 라인(355)을 형성한다. 비트 라인(355)은 구리, 알루미늄, 텅스텐 등의 금속을 사용하여 형성될 수 있다. 본 발명의 일 실시예에 따르면, 비트 라인(355)은 구리를 사용하는 싱글 다마신 공정에 의해 형성된다. 즉, 제1 층간 절연막(330) 및 제1 및 제2 플러그들(335, 337) 상에 제1 식각 저지막(340) 및 제2 층간 절연막(345)을 형성하고, 제1 및 제2 플러그들(335, 337)을 노출시키는 홀을 형성한 다음, 상기 홀을 채우는 비트 라인(355)을 형성한다. 이때, 제1 식각 저지막(340)은 실리콘 질화물과 같은 질화물을 사용하여 형성될 수 있고, 제2 층간 절연막(345)은 유전율이 낮은 FSG 혹은 TEOS 산화물과 같은 산화물, 질화물 및/또는 산질화물을 사용하여 형성될 수 있다.
도 6d를 참조하면, 제2 층간 절연막(345) 및 비트 라인(355) 상에 제2 식각 저지막(360), 제3 층간 절연막(365), 제3 식각 저지막(370) 및 제4 층간 절연막(375)을 형성하고, 듀얼 다마신 공정에 의해 제2 층간 절연막(345) 및 비트 라인(355) 상에 제2 식각 저지막(360), 제3 층간 절연막(365), 제3 식각 저지막(370) 및 제4 층간 절연막(375)을 관통하는 금속 배선(385)을 형성한다. 제2 및 제3 식각 저지막들(360, 370)은 실리콘 질화물과 같은 질화물을 사용하여 형성될 수 있다. 제3 및 제4 층간 절연막들(365, 375)은 유전율이 낮은 FSG 혹은 TEOS 산화물과 같은 산화물, 질화물 및/또는 산질화물을 사용하여 형성될 수 있다. 금속 배선(385)은 구리와 같은 금속을 사용하여 형성될 수 있다.
한편, 전술한 것과는 달리, 금속 배선(385)을 듀얼 다마신 공정에 의해 형성할 수도 있다. 뿐만 아니라, 싱글 혹은 듀얼 다마신 공정을 사용하여, 금속 배선(385) 상부에 하나 이상의 금속 배선들을 더 형성할 수도 있다. 또한, 도시하지는 않았으나, 금속 배선(385) 상부에 알루미늄 패드를 더 형성할 수도 있으며, 제4 층간 절연막(375) 및 금속 배선(385) 상에 보호막을 더 형성할 수도 있다.
전술한 공정들을 수행함으로써, 본 발명의 실시예들에 따른 반도체 장치, 구체적으로 플래시 메모리 장치가 완성된다. 상기 플래시 메모리 장치는, 구리 배선을 형성하는 다마신 공정에서 사용되는 실리콘 질화막을 형성하기 전에 수소 가스 분위기 하에서 열처리를 수행함으로써, 터널 절연막에 형성된 댕글링 본드들을 효과적으로 큐어링 할 수 있다.
본 발명에 따르면, 구리 배선 형성을 위한 다마신 공정에서 식각 저지막으로 사용되는 실리콘 질화막을 형성하기 전에, 게이트 절연막의 댕글링 본드를 큐어링 하기 위한 열처리를 수소 가스 분위기 하에서 수행한다. 이에 따라, 상기 열처리 수행 시 상기 실리콘 질화막에 의해 수소가 흡수되는 것을 방지되므로, 상기 게이트 절연막으로 수소를 효과적으로 이동시켜 상기 댕글링 본드들을 효과적으로 큐어링 할 수 있다. 따라서 상기 게이트 절연막을 갖는 반도체 장치의 신뢰성을 개선할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 게이트 구조물 상에 실리콘 질화막이 형성되어 있지 않은 경우(A)와 형성되어 있는 경우(B) 각각에 있어서, 수소 가스 분위기 하에서 상기 게이트 구조물을 열처리했을 때, 상기 게이트 구조물 내에 포함되어 있는 수소의 양을 도시한 그래프이다.
도 2a 내지 도 2n은 본 발명의 실시예들에 따른 반도체 제조 방법을 설명하기 위한 단면도들이다.
도 3a 및 도 3b는 구리 배선이 형성되는 반도체 장치에 중수소 분위기 하에서 열처리를 수행한 경우( ), 알루미늄 배선이 형성된 반도체 장치에 수소 분위기 하에서 열처리를 수행한 경우( ) 및 구리 배선이 형성되는 반도체 장치에 수소 분위기 하에서 열처리를 수행한 경우( )에 있어서, 정적(static) 및 동적(dynamic) 리프레쉬 시간을 도시한 그래프들이다.
도 4는 상기 열처리 공정 이후에, 후속 고온 공정이 수반되지 않는 경우(A)와 고온 공정이 수반되는 경우(B)에 있어서, 게이트 절연막에 분포하는 중수소 원자수를 도시하는 그래프이다.
도 5a 내지 도 5e는 본 발명의 다른 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 6a 내지 도 6d는 본 발명의 또 다른 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100, 200, 300 : 기판 110 : 게이트 구조물
112 : 게이트 절연막 패턴 135 : 플러그
120, 145, 165, 175 : 제1 내지 제4 층간 절연막
140, 160, 170 : 제1 내지 제3 식각 저지막
155, 185 : 제1, 제2 금속 배선 190 : 보호막
210, 310 : 제1 게이트 구조물 220, 320 : 제2 게이트 구조물
212, 222 : 제1, 제2 게이트 절연막 패턴
230, 250, 265, 285, 295 : 제1 내지 제5 층간 절연막
235, 237, 255 : 제1 내지 제3 플러그
240 : 비트 라인 275, 297 : 제1, 제2 금속 배선
260, 280, 290 : 제1 내지 제3 식각 저지막
Claims (20)
- 기판 상에 게이트 구조물을 형성하는 단계;상기 게이트 구조물이 형성된 상기 기판에 대해 수소를 포함하는 가스 분위기 하에서 제1 열처리 공정을 수행하는 단계; 및상기 기판 상에 금속 배선을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 금속 배선은 구리를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 제1 열처리 공정 이전에,상기 게이트 구조물을 덮는 제1 층간 절연막을 상기 기판 상에 형성하는 단계; 및상기 제1 층간 절연막을 관통하는 플러그를 형성하는 단계를 더 포함하며,상기 금속 배선은 상기 플러그에 전기적으로 연결되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제3항에 있어서, 상기 플러그를 형성하는 단계는,상기 제1 층간 절연막을 관통하는 개구부를 형성하는 단계;상기 개구부를 매립하는 도전막을 상기 제1 층간 절연막 상에 형성하는 단계; 및상기 도전막 상부를 상기 제1 층간 절연막이 노출될 때까지 평탄화하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제4항에 있어서, 상기 도전막 상부를 평탄화하는 단계는 기계적 화학적 연마 공정, 에치 백 공정 혹은 이들의 혼합 공정에 의해 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제3항에 있어서, 상기 금속 배선을 형성하는 단계는,상기 제1 층간 절연막 상에 제1 식각 저지막 및 제2 층간 절연막을 형성하는 단계;상기 제1 식각 저지막 및 상기 제2 층간 절연막을 관통하면서 상기 플러그를 노출시키는 제1 홀을 형성하는 단계; 및상기 제1 홀을 매립하는 제1 금속막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제6항에 있어서, 상기 제1 식각 저지막은 실리콘 질화물을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제6항에 있어서, 상기 제2 층간 절연막은 저유전 물질을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제3항에 있어서, 상기 금속 배선을 형성하는 단계는상기 제1 층간 절연막 상에 제2 식각 저지막, 제3 층간 절연막, 제3 식각 저지막 및 제4 층간 절연막을 형성하는 단계;상기 제4 층간 절연막, 상기 제3 식각 저지막 및 상기 제3 층간 절연막을 관통하면서 상기 제2 식각 저지막 일부를 노출시키는 제2 홀을 형성하는 단계;상기 제2 홀에 연통하는 트렌치를 상기 제4 층간 절연막을 관통하도록 형성하는 단계;상기 제2 홀에 의해 노출된 상기 제2 식각 저지막 일부와 상기 트렌치에 의해 노출된 상기 제3 식각 저지막 일부를 제거하는 단계; 및상기 제2 홀 및 상기 트렌치를 매립하는 제2 금속막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제9항에 있어서, 상기 제2 및 제3 식각 저지막들은 실리콘 질화물을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제9항에 있어서, 상기 제3 및 제4 층간 절연막들은 저유전 물질을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 제1 열처리 공정은 200 내지 600 의 온도에서 1시간 내지 5시간 동안 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 가스는 비활성 가스를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 금속 배선이 형성된 상기 기판 상에 보호막을 형성하는 단계; 및수소를 포함하는 가스 분위기 하에서 상기 기판에 대해 제2 열처리 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제14항에 있어서, 상기 제2 열처리 공정은 상기 제1 열처리 공정이 수행되는 시간과 동일하거나 더 적은 시간 동안 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 기판은 실리콘을 포함하고, 상기 게이트 구조물은 실리콘 산화물을 포함하는 게이트 절연막을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제16항에 있어서, 상기 제1 열처리 공정에 의해 상기 게이트 절연막에 형성된 댕글링 본드(dangling bond)가 큐어링(curing)되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 금속 배선은 비트 라인을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 게이트 구조물은 상기 기판 상에 순차적으로 적층된 터널 절연막, 플로팅 게이트, 유전막 및 컨트롤 게이트를 구비하며,상기 기판은 실리콘을 포함하고, 상기 터널 절연막 패턴은 실리콘 산화물을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제19항에 있어서, 상기 제1 열처리 공정에 의해 상기 터널 절연막에 형성된 댕글링 본드가 큐어링되는 것을 특징으로 하는 반도체 장치의 제조 방법.
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