KR20080109708A - 멀티프로세서 시스템, 및 슬레이브 시스템의 부팅 방법 - Google Patents

멀티프로세서 시스템, 및 슬레이브 시스템의 부팅 방법 Download PDF

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Abstract

단순한 구성으로 콤포넌트들의 수를 감소시킬 수 있는 멀티프로세서 시스템 및 슬레이브 시스템의 부팅 방법이 제공된다. 본 발명의 실시 형태에 따른 멀티프로세서 시스템은 마스터 시스템과, 인터프로세서 통신 인터페이스를 통해 상기 마스터 시스템과 접속된 슬레이브 시스템을 포함한다. 마스터 시스템은 슬레이브 시스템을 위한 부팅 프로그램을 저장하는 프로그램 ROM을 포함한다. 슬레이브 시스템은 인터프로세서 통신 인터페이스를 통해 프로그램 ROM에 저장된 부팅 프로그램을 다운로딩하는 로더를 포함한다.
멀티프로세서 시스템, 마스터 시스템, 슬레이브 시스템, 부팅 프로그램, 메모리.

Description

멀티프로세서 시스템, 및 슬레이브 시스템의 부팅 방법{MULTIPROCESSOR SYSTEM AND BOOT-UP METHOD OF SLAVE SYSTEM}
본 발명은 복수의 프로세서들을 포함하는 멀티프로세서 시스템에 관한 것으로서, 보다 상세하게는, 마스터 시스템 및 슬레이브 시스템을 포함하는 멀티프로세서 시스템에서 사용된 슬레이브 시스템의 부팅 방법에 관한 것이다.
빌트-인 디바이스의 성능을 향상시키고 절전 문제의 해결로서, 복수의 프로세서 코어들을 포함하는 멀티프로세서 시스템 (예를 들어, CQ 출판사, 2005년 8월 발행, Design Wave Magazine, YOSHIDA Masayasu, HONDA Shinya의, 임베딩된 필드의 "멀티코어", 하드웨어/소프트웨어 컴포넌트의 다중-기능을 가능하게 하는 작업, OS의 아웃라인 및 패키징 예 참조) 이 주목받고 있다.
도 4 는 종래의 멀티프로세서 시스템의 다이어그램이다. 도 4 에 도시된 바와 같이, 종래의 멀티프로세서 시스템은 마스터 시스템 (10) 및 슬레이브 시스템 (20) 을 포함한다. 마스터 시스템 (10) 은 CPU (Central Processor Unit;11), RAM (Random Access Memory;12), 프로그램 ROM (Read Only Memory;13), 및 데이터 인터페이스 (I/F) 회로 (14) 를 포함한다. 마스터 시스템 (10) 과 유사하게, 슬레이브 시스템 (20) 은 CPU (21), RAM (22), 프로그램 ROM (24), 및 데이터 인터페이스 (I/F) 회로 (23) 를 포함한다.
도 4 의 관련 기술에서, 마스터 시스템 (10) 및 슬레이브 시스템 (20) 각각은 프로그램 ROM을 포함한다. 마스터 시스템 (10) 및 슬레이브 시스템 (20) 은 프로그램 ROM에 저장된 부팅 프로그램에 따라 CPU들 (11 및 21) 을 각각 부팅한다. 따라서, 도 4 의 관련 기술은, 마스터 시스템 (10) 및 슬레이브 시스템 (20) 둘 다가 마스크 ROM 또는 FLASH와 같은 프로그램 ROM을 포함하기 때문에 컴포넌트의 수가 큰 문제가 된다. 특히, 시스템 구성이 진보함에 따라, 최근의 멀티프로세서 시스템들은 종종 2 이상의 슬레이브 시스템들을 포함하므로, 슬레이브 시스템들의 수 만큼 프로그램 ROM들이 제공된다. 컴포넌트 수의 증가는 심각한 문제가 된다.
심사청구되지 않은 일본 특허 공개공보 제 2000-137671 호는 멀티-버스 랙 (multi-bus rack) 을 이용한 제어 시스템에 대한 기술을 개시하고, 보다 상세하는는 마스터 기판 상의 ROM에서 다른 기판 (슬레이브 기판) 상의 RAM으로 프로그램을 전송하는 기술에 초점을 둔다. 부가적으로, 심사청구되지 않은 일본 특허 공개공보 제 10-320366 호는 공용 컴퓨터 프로그램을 마스터 CPU에서 슬레이브 CPU로 전송하여 슬레이브 CPU를 부팅하는 기술을 개시한다. 심사청구되지 않은 일본 특허 공개공보 제 4-98448 호는 멀티-CPU 메모리 시스템의 복수의 CPU들 간에 프로그램 ROM을 공유하는 방법을 개시하지만 마스터 시스템 및 슬레이브 시스템을 포함하는 멀티프로세시스템은 설명하고 있지 않다. 부가적으로, 심사청구되지 않은 일본 특허 공개공보 제 2005-31796 호는 프로그램을 다른 통신 디바이스에서 복수의 CPU들을 포함하는 통신 디바이스로 다운로딩하는 기술을 개시하지만 마스터 시스템 및 및 슬레이브 시스템을 포함하는 멀티프로세서시스템은 설명하고 있지 않다.
심사청구되지 않은 일본 특허 공개공보 제 2000-137671 호에 개시된 기술은 프로그램이 공용 메모리 버스를 통해 마스터 기판에서 슬레이브 기판으로 전송되기 때문에 프로그램 전송하는데 복잡한 하드웨어 구성이 필수라는 문제를 갖는다.
심사청구되지 않은 일본 특허 공개공보 제 10-320366 호에 개시된 기술에 따르면, 마스터 CPU로부터 공용 부팅 프로그램이 듀얼 포트 RAM에 일시적으로 저장되고, 슬레이브 CPU가 프로그램을 다운로딩하여 부팅한다. 이러한 구성에서는 값비싼 듀얼 포트 RAM을 준비하고 RAM의 양면에 메모리 버스 라인들을 레이 아웃하는 것이 필요하다. 이것은 컴포넌트들의 수와 비용을 증가시키는 문제를 야기한다.
부팅 프로그램을 저장하기 위한 프로그램 메모리를 갖지 않는 슬레이브 시스템을 제공하여 컴포넌트들의 수를 감소시킬 필요가 있다. 특히, 부팅 프로그램의 다운로딩에 있어 로더 구성의 단순화가 요구된다.
본 발명의 양태에 따른 멀티프로세서 시스템은 마스터 시스템; 및 인터프로세서 통신 인터페이스를 통해 상기 마스터 시스템과 접속된 슬레이브 시스템을 포함하고, 마스터 시스템은 슬레이브 시스템을 위한 부팅 프로그램을 저장하는 프로그램 메모리를 포함하고, 슬레이브 시스템은 인터프로세서 통신 인터페이스를 통해 프로그램 메모리에 저장된 부팅 프로그램을 다운로딩하는 로더 (loader) 를 포함한다. 본 발명의 상기 구성에 따라, 부팅 프로그램을 저장하기 위한 프로그램 메모리를 갖는 슬레이브 시스템을 제공할 필요가 없어, 컴포넌트들의 수가 감소될 수 있다. 특히, 부팅 프로그램이 인터프로세서 통신 인터페이스를 통해 다운로딩되고, 이것에 의해 로더 구성이 단순화될 수 있다.
본 발명의 상기 구성에 따라, 부팅 프로그램을 저장하기 위한 프로그램 메모리를 갖는 슬레이브 시스템을 제공할 필요가 없어, 컴포넌트들의 수가 감소될 수 있다. 특히, 부팅 프로그램이 인터프로세서 통신 인터페이스를 통해 다운로딩되고, 이것에 의해 로더 구성이 단순화될 수 있다.
상기 목적 및 다른 목적들, 본 발명의 이점들 및 특징들은 첨부된 도면과 연결하여 다음 설명에서 보다 명확해질 것이다.
이하 본 발명이 예시적인 실시 형태들을 참조하여 설명된다. 당업자는, 본 발명의 기술들을 이용하여 많은 대안적인 실시 형태들이 완성될 수 있고 본 발명이 설명을 위해 예시된 실시 형태들로 제한되지 않음을 인식한다.
도 1 은 본 발명의 실시 형태에 따른 멀티프로세서 시스템의 다이어그램이다. 본 발명의 멀티프로세서 시스템은 예를 들어, 셀 폰 (cell phone) 에서 임베딩될 수 있다. 도 1 에서, 멀티프로세서 시스템은 마스터 시스템 (10) 및 슬레이브 시스템 (20) 을 포함한다. 본 실시 형태의 멀티프로세서 시스템은 1 개의 칩으로 패킹 (packed) 되고 이질적인 구조를 갖는다. 도 1 의 예시적인 예에서 하나의 마스터 시스템 (10) 과 하나의 슬레이브 시스템 (20) 이 제공되었지만, 상기 시스템은 복수의 슬레이브 시스템 (20) 을 포함할 수도 있다.
마스터 시스템 (10) 은 CPU (11), RAM (12), 프로그램 ROM (13), 및 데이터 인터페이스 (I/F) 회로 (14) 를 포함한다. CPU (11) 는 데이터 버스를 통해 RAM (12), 프로그램 ROM (13), 및 데이터 인터페이스 (I/F) 회로 (14) 와 접속된다.
본 실시 형태의 프로그램 ROM (13) 은 마스터 시스템 (10) 을 위한 부팅 프로그램에 부가하여 슬레이브 시스템 (20) 을 위한 부팅 프로그램을 저장한다.
슬레이브 시스템 (20) 은 CPU (21), RAM (22), 데이터 인터페이스 (I/F) 회 로 (23), 로더 (loader;25), 및 에러 정정 회로 (26) 를 포함한다. 본 실시 형태의 슬레이브 시스템 (20) 은 프로그램 ROM (24) 을 포함하지 않는다. CPU (21) 는 RAM (22), 및 에러 정정 회로 (26)와 접속되고, 에러 정정 회로 (26) 를 통해 데이터 I/F 회로 (23) 와 접속된다. 로더 (25) 는 제어 라인을 통해 CPU (21) 및 데이터 I/F 회로 (23) 와 접속된다.
로더 (25) 는 슬레이브 시스템 (20) 에서 CPU (21) 의 부팅 전에 마스터 시스템 (10) 으로부터 슬레이브 시스템 (20a) 을 위한 부팅 프로그램을 다운로딩하는 자동 개시 프로그램 로더이고, 소프트웨어 컴포넌트들이 아닌 하드웨어 컴포넌트들로 구성된다. 로더 (25) 는 단순한 통신 프로토콜을 실현하고 데이터를 RAM (22) 으로 전송하는 기능을 갖는다.
에러 정정 회로 (26) 는 마스터 시스템 (10) 으로부터 다운로딩된 부팅 프로그램에 대한 에러 정정을 실행한다.
마스터 시스템 (10) 의 데이터 I/F 회로 (14) 와 슬레이브 시스템 (20) 의 데이터 I/F 회로 (23) 는 프로그램 전송 상태에서 표준 모드로 사용된 인터-CPU 통신 I/F를 실현하는 인터페이스 회로이다. 본 실시 형태에서, 특히, 데이터 I/F 회로 (14) 및 데이터 I/F 회로 (23) 는 메모리를 통과하지 않고 직렬 데이터 버스를 통해 서로 직접 접속된다. 즉, 본 실시 형태의 데이터 I/F 회로 (14) 및 데이터 I/F 회로 (23) 는 공용 메모리 버스를 통해 접속되지 않는다. 데이터 I/F 회로 (14) 및 데이터 I/F 회로 (23) 는 직렬 데이터 버스 대신 2 또는 4개의 병렬 데이터 버스들을 통해 접속될 수도 있다.
부가적으로, 마스터 시스템 (10) 의 CPU (11) 과 로더 (25) 는 제어 라인을 통해 접속된다.
다음 도 2 의 흐름도를 참조하면, 본 실시 형태의 멀티프로세서 시스템의 프로세싱 흐름이 설명된다. 흐름도 바로 이전의 시스템 상태는, 스테이지에서 마스터 시스템 (10) 이 부팅되어 있고 슬레이브 시스템 (20) 은 부팅되어 있지 않다.
먼저, 마스터 시스템 (10) 의 CPU (11) 가 슬레이브 시스템을 위한 부팅 프로그램을 다운로딩하는 명령을 제어 라인을 통해 슬레이브 시스템 (20) 의 로더 (25) 로 송신한다 (S101).
다운로드 명령을 수신하면, 슬레이브 시스템 (20) 의 로더 (25) 는 명령에 따라 슬레이브 시스템 (20) 의 데이터 I/F 회로 (23) 를 부팅한다. 이 부팅과 함께, 데이터 I/F 회로 (23) 가 부팅된다. 부가적으로, 로더 (25) 는, 다운로드 명령이 실행되었다는 확인을 마스터 시스템 (10) 의 CPU (11) 로 보낸다 (S102).
*마스터 시스템 (10) 의 CPU (11) 는 로더 (25) 로부터 확인을 수신한다. 확인에 대한 응답으로, CPU 는 전송 모드 및 전송 코드들의 수에 대한 데이터를 데이터 I/F 회로 (14) 를 통해 로더 (25) 로 전송한다 (S103).
슬레이브 시스템 (20) 의 로더 (25) 는 데이터 I/F 회로 (23) 를 통해 데이터 I/F 회로 (14) 및 직렬 데이터 라인을 통하여, 마스터 시스템 (10) 의 CPU (11) 로부터 전송된 전송 모드 및 전송 코드들의 수에 대한 데이터를 수신하고, 수신한 데이터를 소정의 메모리에 저장한다. 전송 모드 및 전송 코드들의 수에 대한 데이터를 수신한 후, 로더 (25) 는 데이터 수신 확인을 제어 라인을 통해 마스터 시스템 (10) 의 CPU (11) 로 송신한다 (S104).
제어 라인을 통해 확인을 수신할 때, 마스터 시스템 (10) 의 CPU (11) 은 데이터 I/F 회로 (14 및 23) 를 통해 슬레이브 시스템 (20) 의 로더 (25) 로 부팅 프로그램의 프로그램 코드들을 전송한다. 이때, ECC (Error Correcting Code) 비트들이 프로그램 코드들에 주어질 수도 있고 주어지지 않을 수도 있다.
슬레이브 시스템 (20) 의 로더 (25) 는 마스터 시스템 (10) 으로부터 전송된 프로그램 코드들을 데이터 I/F 회로 (23) 를 통해 RAM (22) 에 저장한다. 이때, 마스터 시스템 (10) 으로부터 전송된 프로그램 코드들에 ECC 비트들이 주어진다면, 에러 정정 회로 (26) 가 에러 정정을 실행한 후 코드들이 RAM (22) 에 저장된다 (S106). 이후, 단계들 (S105 및 S106) 의 상기 프로세스들이 슬레이브 시스템 (20) 을 위한 부팅 프로그램의 프로그램 코드들만큼 여러회 반복된다.
슬레이브 시스템 (20) 의 로더 (25) 는 단계 (S103) 에서 프로그램 코드들이 CPU (11) 에서 전송된 전송 코드들만큼 많이 수신되었는지 여부를 결정한다. 프로그램 코드들이 전송 코드들만큼 수신되었음이 결정되면, 로더 (25) 는 코드들의 수를 보내고 전송이 완료되었다는 확인으로서 상태 정보를 제어 라인을 통해 마스터 시스템 (10) 의 CPU (11) 로 전송한다 (S107).
제어 라인을 통해 전송이 완료되었다는 확인을 수신하면, 마스터 시스템 (10) 의 CPU (11) 는 확인을 체크한다. 확인을 체크한 결과 전송이 성공적으로 완료되었음이 결정되면, CPU (11) 는 슬레이브 시스템 (20) 의 CPU (21) 를 부팅하는 명령을 제어 라인을 통해 슬레이브 시스템 (20) 의 로더 (25) 로 송신한다 (S108).
제어 라인을 통해 마스터 시스템 (10) 의 CPU (11) 로부터 부팅 명령을 수신하면, 슬레이브 시스템 (20) 의 로더 (25) 는 슬레이브 시스템 (20) 의 CPU (21) 의 재설정을 취소한다 (S109).
이후, 슬레이브 시스템 (20) 의 CPU (21) 는 슬레이브 시스템 (20) 의 RAM (22) 에 저장된 부팅 프로그램에 따라 동작을 개시한다 (S110).
상기 설명된 바와 같이, 본 발명의 실시 형태에 따라, 프로그램 ROM 은 마스터 시스템 (10) 에만 제공될 필요가 있고, 슬레이브 시스템 (20) 에는 제공될 필요가 없다. 따라서, 컴포넌트들의 수와 비용을 감소시킬 수 있다.
부가적으로, 본 발명의 실시 형태에 따라, 마스터 시스템 (10) 의 프로그램 ROM (13) 에 저장된 슬레이브 시스템 (20) 을 위한 부팅 프로그램은 메모리를 통하지 않고 인터-CPU 통신 I/F 을 통해 슬레이브 시스템 (20) 의 RAM (22) 으로 전송되어, 컴포넌트들의 수와 비용을 감소시킬 수 있다. 특히, 데이터 전송을 위한 회로 구성이 공용 메모리 버스를 통해 슬레이브 시스템 (20) 을 위한 부팅 프로그램을 전송하는 구성보다 단순해진다.
부수적으로, 상기 예에서, 슬레이브 시스템 (20) 의 로더 (25) 는 부팅 프로그램의 종료시 프로그램 코드을 식별하는 전송 코드들의 수를 체크한다. 그러나, 본 발명은 이것으로 제한되지 않고, 마스터 시스템 (10) 의 CPU (11) 는 프로 그램의 종료시 종료 코드를 부가할 수도 있다. 대안으로, 슬레이브 시스템 (20) 의 로더 (25) 는 프로그램 코드가 타이머와 함께 수신되기 때문에 경과 시간을 측정할 수도 있고, 경과 시간이 소정의 기간을 초과하면 전송이 완료됨을 결정할 수도 있다.
부가적으로, 상기 실시 형태는 슬레이브 시스템 (20) 및 마스터 시스템 (10) 이 1대1 관계로 제공되는 구성을 설명하였지만, 본 발명은 이러한 구성으로 제한되지 않는다. 도 3a 에 도시된 바와 같이, 로더 (25) 를 각각 포함하는 복수의 슬레이브 시스템 (201, 202, ..., 20n) 은 마스터 시스템 (10) 과 병렬 연결될 수도 있다. 대안으로, 도 3b 에 도시된 바와 같이, 로더 (25) 를 각각 포함하는 복수의 슬레이브 시스템 (201, 202, ..., 20n) 은 마스터 시스템 (10) 과 직렬 연결될 수도 있다. 더욱이, 슬레이브 시스템은 매트릭스로 접속될 수도 있다.
도 3a 의 구성에서, 마스터 시스템 (10) 의 프로그램 ROM (13) 은 슬레이브 시스템 (201, 202, ..., 20n) 을 위한 부팅 프로그램을 독립적으로 저장할 수도 있지만 슬레이브 시스템들은 하나의 부팅 프로그램을 공유할 수도 있다.
도 3b 의 구성에서, 마스터 시스템 (10) 과 접속된 슬레이브 시스템 (201) 은 마스터 시스템 (10) 으로부터 슬레이브 시스템들 (202 내지 20n) 을 위한 부팅 프로그램을 수신하여 RAM (22) 에 프로그램들을 일시적으로 저장하고, 이후, 반복적으로 전송하고 순서대로 프로그램들을 교체할 수도 있다.
본 발명은 상기 실시 형태로 제한되지 않고 본 발명의 범위 및 정신에서 벗어남 없이 수정하고 변경될 수도 있음이 명백하다.
도 1은 본 발명의 실시 형태에 따른 멀티프로세서 시스템의 다이어그램.
도 2는 본 발명의 실시 형태에 따른 멀티프로세서 시스템의 프로세싱 흐름의 흐름도.
도 3a 및 도 3b는 본 발명의 실시 형태에 따른 멀티프로세서 시스템의 다이어드램들.
도 4는 종래 멀티프로세서 시스템의 다이어그램.
※ 도면의 주요 부분에 대한 부호의 설명 ※
10 : 마스터 시스템 11 : CPU
12 : RAM 13 : 프로그램 ROM
20: 슬레이브 시스템 25 : 로더 (loader)
23 : 데이터 I/F 26 : 에러 정정 회로

Claims (1)

  1. 마스터 시스템; 및
    인터프로세서 통신 인터페이스를 통해 상기 마스터 시스템과 접속된 슬레이브 시스템을 포함하고, 상기 인터프로세서 통신 인터페이스는 메모리를 통하지 않고 상기 마스터 시스템과 상기 슬레이브 시스템을 직렬 데이터 버스 또는 복수의 병렬 데이터 버스를 통해 직접 연결하고,
    상기 마스터 시스템은 상기 슬레이브 시스템을 위한 부팅 프로그램을 저장하는 프로그램 메모리를 포함하고,
    상기 슬레이브 시스템은 상기 인터프로세서 통신 인터페이스를 통해 상기 프로그램 메모리에 저장된 상기 부팅 프로그램을 다운로딩하는 로더 (loader) 를 포함하는, 멀티프로세서 시스템.
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