JP2000137671A - プログラム転送システム - Google Patents

Abstract

(57)【要約】 【課題】 マルチバスラックを用いたコントローラにお
いて、マスタ基板からスレーブ基板へのプログラムの高
速転送を可能とし、かつ、ＲＯＭの使用個数を大幅に削
減できるプログラム転送システムを提供する。 【解決手段】 カウンタ３０によって指定されたアドレ
スから読み出されたＲＯＭデータの内容を判別回路１０
で判別し、この判別結果に応じて疑似命令出力回路２０
からマスタ基板のＣＰＵ３に所定の疑似命令を出力して
ＣＰＵ３にアドレス指定を行わせ、マスタ基板のＲＯＭ
１からスレーブ基板のＲＡＭ２へのプログラムの転送を
実行させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、いわゆるマルチバ
スラックを用いた制御システムに好適で、ＲＯＭの使用
個数を大幅に削減することができるプログラム転送シス
テムに関する。

【０００２】

【従来の技術】現在、自動車工場等で使用されている各
種ＮＣ設備のコントローラ（ＮＣコントローラ）は、多
くの場合、数枚から数百枚程度の基板（ＣＰＵ基板やＩ
／Ｏ基板など）から構成されている。より具体的には、
図１０に示すようないわゆるマルチバスラック６０（４
スロット、８スロット又は１３スロット）に複数のＣＰ
Ｕ基板、Ｉ／Ｏ基板等を挿入した後、かかるマルチバス
ラック６０を１つ又は複数組み合わせることにより、１
台のＮＣコントローラを形成している。例えば、サーボ
モータを用いてロケートピンを駆動するＮＣロケータの
場合、１３スロットのマルチバスに８枚のＣＰＵ基板を
挿入して制御を行っている。なお、大規模な設備の場合
には、システム全体で１００枚以上のＣＰＵ基板を使用
するものもある。

【０００３】

【発明が解決しようとする課題】このようなＮＣコント
ローラにおいて、マルチバスラック６０に挿入されるＣ
ＰＵ基板Ａ，Ｂ，Ｃ，…には、通常、プログラムを記憶
させるために、２〜４個のＲＯＭが実装されている。し
たがって、多数の基板を使用するＮＣコントローラの場
合、使用するＲＯＭの個数は２００個以上にもなる。

【０００４】このため、ソフトウェアのバージョンアッ
プなどが発生してプログラムを変更する必要が生じる
と、全ての基板のＲＯＭ（数個から数百個）を交換しな
ければならないため、使用するＲＯＭの個数が増加する
ほど、管理工数やコストの増大は避けられない。また、
ＲＯＭの使用個数の増加に伴い、ＲＯＭ交換時における
基板への損傷やＲＯＭの交換ミス（プログラム違い）な
どが発生するおそれも増大する。

【０００５】このような不具合を解消する方法として、
従来、ソフトウェアによるプログラムの転送方式が提案
されている。これは、マスタ基板のみにプログラムを持
たせ、他のスレーブ基板にはいわゆるローダーと呼ばれ
るソフトウェア（プログラムをマスタ基板からダウンロ
ードするためのもの）のみを持たせておき、電源投入
後、プログラムをマスタ基板からスレーブ基板へダウン
ロードするといった方法である。

【０００６】しかしながら、この方法では、ダウンロー
ド用の受信ＲＯＭ又はバックアップＲＯＭを必要とする
ため、設備全体で使用するＲＯＭの個数が減らず、管理
工数がかかる他、一般にソフトウェアによる転送速度は
ハードウェアによる転送速度よりも１０倍以上遅いた
め、転送するのに１０倍以上時間がかかる等の問題があ
る。

【０００７】本発明は、マルチバスラックを用いた制御
システムにおける上記課題に着目してなされたものであ
り、基板内に設けた小規模で簡単なハードウェア回路に
より、ＲＯＭの使用個数の大幅な削減、管理工数とコス
トの削減、プログラム転送の高速化などを図ることがで
きるプログラム転送システムを提供することを目的とす
る。

【０００８】

【課題を解決するための手段】本発明の上記目的は、下
記の手段によって達成される。

【０００９】（１）本発明に係るプログラム転送システ
ムは、バスを介して接続されたマスタ基板からスレーブ
基板へプログラムを転送するプログラム転送システムに
おいて、プログラムが記憶されている前記マスタ基板の
ＲＯＭのアドレスを指定するカウンタ回路と、前記カウ
ンタ回路によって指定されたアドレスから読み出された
ＲＯＭデータの内容を判別する判別回路と、前記判別回
路の判別結果に応じて、前記マスタ基板のＣＰＵに対し
て前記スレーブ基板のＲＡＭへプログラムを転送する際
のアドレス指定に必要な所定の疑似命令を出力する疑似
命令出力回路と、を有することを特徴とする。

【００１０】（２）前記スレーブ基板はＲＯＭを持たな
い。

【００１１】（３）当該基板がマスタ基板か又はスレー
ブ基板かを識別する識別手段を有する。

【００１２】（４）前記識別手段は基板内のデータバス
をプルアップする抵抗器を含む。

【００１３】（５）前記マスタ基板と前記スレーブ基板
とはＲＯＭの有無を除いて全く同一の構成を有する。

【００１４】

【発明の効果】本発明によれば、請求項ごとに以下のよ
うな効果を奏する。

【００１５】請求項１記載の発明によれば、カウンタ回
路によって指定されたアドレスから読み出されたＲＯＭ
データの内容を判別回路で判別し、この判別結果に応じ
て疑似命令出力回路からマスタ基板のＣＰＵに所定の疑
似命令を出力してＣＰＵにアドレス指定を行わせ、マス
タ基板のＲＯＭからスレーブ基板のＲＡＭへのプログラ
ムの転送を実行させるようにしたので、基板内に小規模
で簡単なハードウェア回路を追加するだけで、プログラ
ムの高速転送が実現される。

【００１６】請求項２記載の発明によれば、マスタ基板
にＲＯＭを実装すれば他のスレーブ基板にはＲＯＭを実
装しなくて良いため、基板全体で使用するＲＯＭの個数
が大幅に削減され、プログラム変更時等における管理工
数とコストの低減が図られる。また、ＲＯＭ交換時にお
ける基板への損傷やＲＯＭの交換ミス（プログラム違
い）といった不具合もなくなる。

【００１７】請求項３記載の発明によれば、各基板ごと
にマスタ基板かスレーブ基板かを識別する識別手段を有
するので、マスタ基板とスレーブ基板とでＲＯＭの有無
を除く構成を全く同一とすることが可能となる。

【００１８】請求項４記載の発明によれば、データバス
をプルアップしておくことでＲＯＭの実装の有無を検知
するので、識別手段を簡単に構成することができる。

【００１９】請求項５記載の発明によれば、マスタ基板
とスレーブ基板とはＲＯＭの有無を除いて全く同一の構
成を有するため、基板の製造コストを低減することがで
き、また、コントローラの組立工数も削減される。

【００２０】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。

【００２１】まず、本発明の概要を説明しておく。

【００２２】本発明は、１つのマルチバスラックに挿入
された複数の基板にプログラムを分配するシステムであ
って、１枚のマスタ基板のＲＯＭから他の全てのスレー
ブ基板のＲＡＭにプログラムを転送して分配するように
したものである。マスタ基板からスレーブ基板へのプロ
グラムの転送は、基板内のハードウェア回路によって行
われる。この方法では、スレーブ基板上にローダー等の
ダウンロード用ソフトウェアを必要としないため、スレ
ーブ基板のＲＯＭを全廃することができる。また、電子
回路（ハードウェア回路）による転送であるため、ソフ
トウェアによる転送に比べて、１０倍以上高速な転送が
可能である。

【００２３】しかし、このようなハードウェア回路を専
用に設けると、コストアップや部品点数の増加が生じて
しまう。

【００２４】そこで、本発明では、基板内にあるＣＰＵ
に疑似命令を与えることによってアドレス指定を行わ
せ、もって簡単な小規模回路でハードウェア転送を実現
できるようにしている。これにより、小規模回路の追加
のみで、高速なプログラム転送が可能となる。

【００２５】特に本実施の形態では、通常各基板上に１
個以上のＦＰＧＡ（field programgate array：フィー
ルド・プログラム・ゲート・アレイ）回路が設けられて
いる点に着目して、そのＦＰＧＡ回路の一部を利用する
ようにしている。このように各基板上に共通に存在する
既存の回路を利用することで、追加部品はほとんどなく
なる。

【００２６】なお、プログラムの実行方法については、
従来より、ほとんどの場合、システム起動後にＲＯＭか
らＲＡＭへプログラムを転送し、その後に当該プログラ
ムを実行する方法（いわゆるＲＡＭ実行）が採用されて
いるが、これは、ＲＯＭの場合には応答速度（読出し速
度）が遅いため、一般にＲＡＭ上でプログラムを実行さ
せる方がＲＯＭ上で実行させるよりも速いためである。
このような事情も手伝って、スレーブ基板からＲＯＭを
全廃することが可能となっている。

【００２７】図１は、本発明の一実施の形態に係るプロ
グラム転送システムを備えたマスタ基板のハードウェア
構成を示すブロック図である。

【００２８】マスタ基板は、プログラムが記憶されてい
るＲＯＭ１を有し、他に、大別して、ＲＡＭ２、ＣＰＵ
３、データバス４、アドレスバス５、他の基板とのイン
タフェース（Ｉ／Ｆ）６、ＦＰＧＡ（フィールド・プロ
グラム・ゲート・アレイ）回路７、電源ライン８などを
有している。なお、図示しないが、スレーブ基板のハー
ドウェア構成は、ＲＯＭを持たない点を除いて、図１に
示す構成と全く同じである。

【００２９】本実施の形態では、ＦＰＧＡ回路７の一部
を利用して本発明のプログラム転送システムを構成して
いる。すなわち、このプログラム転送システムは、ＲＯ
Ｍ１から読み出された指定アドレスのデータの内容を判
別する判別回路１０と、ＣＰＵ３に対して後述する所定
の疑似命令を出力する疑似命令出力回路２０と、ＲＯＭ
１のアドレスを指定（インクリメント）するカウンタ回
路（以下単に「カウンタ」という）３０と、判別回路１
０からの信号（判別結果）を入力して疑似命令出力回路
２０及びカウンタ３０を制御する制御回路４０と、デー
タバス４をプルアップするための抵抗器５０とから構成
されており、プルアップ抵抗器５０を除く各回路１０，
２０，３０，４０は全てＦＰＧＡ回路７に含まれてい
る。

【００３０】判別回路１０は、比較器１１，１２，１３
とコード生成器１４，１５，１６からなっている。コー
ド生成器１４は、ＲＯＭ１のデータが終わりであること
を示すＥＮＤ（エンド）コードを生成するものであり、
コード生成器１５は、転送先の基板を切り替えるための
ＩＩ（イリーガル・インストラクション）コードを生成
するものであり、コード生成器１６は、マスタ基板かス
レーブ基板かを識別するために用いられる「０」以外の
値「ＦＦ…Ｆ」を生成するものである。また、比較器１
１は、ＲＯＭ１からのデータをＥＮＤコードと比較する
ものであり、比較器１２は、ＲＯＭ１からのデータをＩ
Ｉコードと比較するものであり、比較器１３は、ＲＯＭ
１からのデータをＦＦ…Ｆ値と比較するものである。各
比較器１１〜１３における比較の結果は、制御回路４０
に出力される。かかる構成により、判別回路１０は、Ｒ
ＯＭ１からアドレスごとに読み出されるデータの内容を
逐次判別するようになっている。

【００３１】疑似命令出力回路２０は、コード生成器２
１，２２とセレクタ２３と出力回路２４からなってい
る。コード生成器２１は、ＣＰＵ３にプログラム転送先
の基板自体のアドレスを変更させるための疑似命令であ
るＪＰ（ジャンプ）命令コードを生成するものであり、
コード生成器２２は、ＣＰＵ３にプログラム転送先の基
板内のＲＡＭのアドレスを１だけインクリメントさせる
ための疑似命令であるＮＯＰ（ノップ）命令コードを生
成するものである。セレクタ２３は、判別回路１０での
判別結果に基づく制御回路４０からの指示により、ＪＰ
命令コード又はＮＯＰ命令コードを選択して出力部２４
に送るものである。出力部２４は、制御回路４０の指示
により、セレクタ２３からの出力（ＪＰ信号又はＮＯＰ
信号）がある場合にはその出力をそのままデータバス４
に送り、その他の場合には閉じておく、いわば３ステー
トコントロール機能を有している。かかる構成により、
疑似命令出力回路２０は、判別回路１０での判別結果に
応じて、ＣＰＵ３に対して所定の疑似命令（ＪＰ命令、
ＮＯＰ命令）を出力するようになっている。

【００３２】カウンタ３０は、制御回路４０からの指示
により、ＲＯＭ１のアドレスを１だけインクリメントし
て次に読み出すべきアドレスを指定するものである。

【００３３】制御回路４０は、上記のように、本発明に
係るプログラム転送システムの制御部として、判別回路
１０からの信号（判別結果）を入力して疑似命令出力回
路２０及びカウンタ３０を制御するものであるが、その
他に、ＦＰＧＡ回路７本来の制御部として、ＲＡＭ２、
ＲＯＭ１、バス４，５を制御する機能をも有している。
なお、制御回路４０はＣＰＵ３のＡＣＫ端子（データ受
付信号端子）やＲＳＴ端子（リセット信号端子）にも接
続されているが、ＣＰＵ３は、ＡＣＫ端子がオンされる
とデータバス４上に有効なデータが存在すると認識し、
ＲＳＴ端子がオンされるとリセットされることになる。

【００３４】プルアップ抵抗器５０は、電源ライン８と
データバス４との間に接続され、当該基板にＲＯＭ１が
実装されているか否か、つまり、当該基板がマスタ基板
か又はスレーブ基板かを識別するために、データバス４
をプルアップするためのものである。具体的な基板識別
方法については後述する。

【００３５】図２は、マスタ基板のＲＯＭ１に書き込ま
れているデータの構成例を示す図面である。

【００３６】まず、ＲＯＭ１の先頭アドレス、つまり、
０番地には、「０」の値が書かれている。これにより、
後述する方法で、当該基板がマスタ基板かスレーブ基板
かを識別することができる。

【００３７】これ以降のアドレスには、実際に各基板に
転送するプログラムなどが書かれている。具体的には、
以下、図１０に示すマルチバスラック内の基板Ａ，Ｂ，
Ｃ，…への転送を例にとって説明すると、まず、マスタ
基板ＡのＲＡＭ２へ転送するマスタ基板Ａ用のプログラ
ムが書かれた後（プログラムブロックＡ）、順に、転送
先基板の変更を指示するＩＩ（イリーガル・インストラ
クション）コード、次の転送先基板であるスレーブ基板
Ｂのアドレス（例えば、２００００００）、このスレー
ブ基板ＢのＲＡＭ２へ転送するスレーブ基板Ｂ用のプロ
グラム（プログラムブロックＢ）、転送先基板の変更を
指示するＩＩコード、次の転送先基板であるスレーブ基
板Ｃのアドレス（例えば、２１０００００）、このスレ
ーブ基板ＣのＲＡＭ２へ転送するスレーブ基板Ｃ用のプ
ログラム（プログラムブロックＣ）、転送先基板の変更
を指示するＩＩコード、次の転送先基板であるスレーブ
基板Ｃのアドレス（例えば、２２０００００）などが書
かれ、ＲＯＭ１の最終アドレスには、データの終わりを
示すＥＮＤ（エンド）コードが書かれている。このよう
に、ＲＯＭ１内のデータは、領域分割されることなく、
先頭アドレスから順次詰めて書き込まれている。

【００３８】次に、以上のように構成されたプログラム
転送システムの動作を、図３のフローチャートを参照し
ながら説明する。なお、適宜、各段階での処理内容の説
明に供する図４〜図９を参照する。これらの図面中、各
処理に関連する部分は太線で示してある。

【００３９】電源が投入されると（Ｓ１）、まず、当該
基板にＲＯＭ１が実装されているか否か、つまり、当該
基板がマスタ基板か否かを調べる（Ｓ２）。具体的に
は、電源が投入されると制御回路４０によってカウンタ
３０の値が０にリセットされるため、ＲＯＭ１から０番
地のデータが読み出される。このとき、上記のように、
ＲＯＭ１の０番地には「０」の値が書かれており、か
つ、データバス４は抵抗器５０によりプルアップされて
いるため、データバス４上のデータは、ＲＯＭ１が実装
されていると（マスタ基板の場合）「０」の値が読み出
されて「０」となり、ＲＯＭ１が実装されていないと
（スレーブ基板の場合）「０」の値が読み出されないた
め「ＦＦ…Ｆ」となる。したがって、これを比較器１３
においてコード生成器１６の出力（ＦＦ…Ｆ）と比較す
ることにより、ＲＯＭ１の実装の有無、つまり、当該基
板がマスタ基板か否かを検出することができる。この結
果は、制御回路４０に入力される（以上、図４参照）。

【００４０】ステップＳ２においてマスタ基板であると
判断されると、制御回路４０は、カウンタ３０の値（Ｒ
ＯＭ１のアドレス）を１だけインクリメントして（Ｓ
３）、その指定されたアドレスのＲＯＭデータの内容を
調べる（Ｓ４）。具体的には、ＲＯＭ１から読み出され
た指定アドレスのデータを判別回路１０に入力して、各
比較器１１〜１３で所定のコードと比較する。この比較
の結果は、制御回路４０に入力される（以上、図５参
照）。

【００４１】ステップＳ４において読み出されたＲＯＭ
データがＩＩ（イリーガル・インストラクション）コー
ドでもＥＮＤ（エンド）コードでもないと判断される
と、それはプログラムのデータであるため、そのＲＯＭ
データをデータバス４に展開してマスタ基板又はスレー
ブ基板のＲＡＭ２に書き込む（Ｓ５）（図６参照）。

【００４２】そして、当該アドレスのＲＯＭデータのＲ
ＡＭ２への書き込みが完了すると、制御回路４０は、疑
似命令出力回路２０（のセレクタ２３）に指示を出し
て、ＣＰＵ３に対してコード生成器２２で生成したＮＯ
Ｐ疑似命令コードを出力させ、ＣＰＵ３のアドレス（転
送先の基板内のＲＡＭのアドレス）を１だけインクリメ
ントする（Ｓ６）（図７参照）。その後、ステップＳ３
に戻り、ＲＯＭ１の指定アドレスを１だけインクリメン
トして、プログラムの転送を継続する（Ｓ３→Ｓ５→Ｓ
６→Ｓ３）。

【００４３】これに対し、ステップＳ４において読み出
されたＲＯＭデータがＩＩ（イリーガル・インストラク
ション）コードであると判断されると、プログラム転送
先の基板を切り替えるための処理を行う。具体的には、
上記のように、次の転送先の基板のＲＡＭアドレスはＩ
Ｉコードの次のＲＯＭアドレスに書かれているため（図
２参照）、そのＲＡＭアドレスを参照するために制御回
路４０はカウンタ３０の値を１だけインクリメントする
（Ｓ７）。その後、制御回路４０は、疑似命令出力回路
２０（のセレクタ２３）に指示を出して、ＣＰＵ３に対
してコード生成器２１で生成したＪＰ疑似命令コードを
出力させ、ＣＰＵ３にプログラム転送先の基板のアドレ
スを変更させる（Ｓ８）（図８参照）。そして、実際
に、次の転送先の基板のアドレスとなるＲＯＭデータを
ＣＰＵ３に与える（Ｓ９）（図９参照）。その後、ステ
ップＳ３に戻り、ＲＯＭ１の指定アドレスを１だけイン
クリメントして、次の基板のＲＡＭ２へのプログラムの
転送を開始する。

【００４４】以上の動作により、転送先のアドレス（基
板とＲＡＭ）を次々に変えて、全ての基板のＲＡＭ２へ
のプログラム転送を行う。

【００４５】そして、ステップＳ４において読み出され
たＲＯＭデータがＥＮＤ（エンド）コードであると判断
されると、一連のプログラム転送処理が終了したことに
なるので、制御回路４０は、ＣＰＵ３に対してリセット
信号を出力して、ＣＰＵ３にリセットをかける（Ｓ１
２）。これにより、当該基板は、転送された正規のＲＡ
Ｍ２上のプログラムを実行することになる。

【００４６】一方、ステップＳ２においてスレーブ基板
であると判断されると、制御回路４０は、マスタ基板に
対して自身のＲＡＭ２を開放し、マスタ基板からのプロ
グラムの転送を受ける（Ｓ１０）。これにより、当該ス
レーブ基板のＲＡＭ２に所定のプログラムが書き込まれ
る。この処理は、当該プログラムの終了コードを検出す
るまで（Ｓ１１）繰り返される。そして、終了コードが
検出されると、当該スレーブ基板のＣＰＵ３に対してリ
セット信号を出力して、ＣＰＵ３にリセットをかけ（Ｓ
１２）、転送された正規のＲＡＭ２上のプログラムを実
行する。

【図面の簡単な説明】

【図１】 本発明の一実施の形態に係るプログラム転送
システムを備えたマスタ基板のハードウェア構成を示す
ブロック図である。

【図２】 マスタ基板のＲＯＭに書き込まれているデー
タの構成例を示す図面である。

【図３】 図１のプログラム転送システムの動作を示す
フローチャートである。

【図４】 図３のフローチャートの説明に供する図面で
ある。

【図５】 図３のフローチャートの説明に供する図面で
ある。

【図６】 図３のフローチャートの説明に供する図面で
ある。

【図７】 図３のフローチャートの説明に供する図面で
ある。

【図８】 図３のフローチャートの説明に供する図面で
ある。

【図９】 図３のフローチャートの説明に供する図面で
ある。

【図１０】 マルチバスラックの一例を示す概略図であ
る。

【符号の説明】

１…ＲＯＭ、 ２…ＲＡＭ、 ３…ＣＰＵ、 ４…データバス、 ５…アドレスバス、 ６…インタフェース、 ７…ＦＰＧＡ回路、 １０…判別回路、 ２０…疑似命令出力回路、 ３０…カウンタ回路、 ４０…制御回路、 ５０…プルアップ抵抗器、 ６０…マルチバスラック。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 バスを介して接続されたマスタ基板から
   スレーブ基板へプログラムを転送するプログラム転送シ
   ステムにおいて、 プログラムが記憶されている前記マスタ基板のＲＯＭの
   アドレスを指定するカウンタ回路と、 前記カウンタ回路によって指定されたアドレスから読み
   出されたＲＯＭデータの内容を判別する判別回路と、 前記判別回路の判別結果に応じて、前記マスタ基板のＣ
   ＰＵに対して前記スレーブ基板のＲＡＭへプログラムを
   転送する際のアドレス指定に必要な所定の疑似命令を出
   力する疑似命令出力回路と、 を有することを特徴とするプログラム転送システム。
2. 【請求項２】 前記スレーブ基板はＲＯＭを持たないこ
   とを特徴とする請求項１記載のプログラム転送システ
   ム。
3. 【請求項３】 当該基板がマスタ基板か又はスレーブ基
   板かを識別する識別手段を有することを特徴とする請求
   項２記載のプログラム転送システム。
4. 【請求項４】 前記識別手段は、基板内のデータバスを
   プルアップする抵抗器を含むことを特徴とする請求項３
   記載のプログラム転送システム。
5. 【請求項５】 前記マスタ基板と前記スレーブ基板とは
   ＲＯＭの有無を除いて全く同一の構成を有することを特
   徴とする請求項２、３又は４記載のプログラム転送シス
   テム。