JP3183669B2 - 可変長の文字ストリング用のプロセッサ - Google Patents
可変長の文字ストリング用のプロセッサInfo
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- 230000005540 biological transmission Effects 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/02—Comparing digital values
- G06F7/026—Magnitude comparison, i.e. determining the relative order of operands based on their numerical value, e.g. window comparator
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Description
【発明の詳細な説明】 本発明は、プログラム命令によって対単位でアドレス
可能であり、それからデータ経路幅に対応するサブスト
リングが２つのオペランド・レジスタに転送される文字
ストリングを格納する複数の記憶ユニットからなるシス
テムを含み、処理操作を実行する演算論理ユニットを含
み、処理の結果から得られ、プログラムの分岐を制御す
る信号を格納する条件コード回路を含み、記憶ユニット
内の文字ストリングの対のサブストリングを順次アドレ
ス指定し、各種ユニットの動作とそれらの間の転送を連
続マシン・サイクルで制御する制御ユニットを含む、可
変長の文字ストリング用のプロセッサに関する。
可能であり、それからデータ経路幅に対応するサブスト
リングが２つのオペランド・レジスタに転送される文字
ストリングを格納する複数の記憶ユニットからなるシス
テムを含み、処理操作を実行する演算論理ユニットを含
み、処理の結果から得られ、プログラムの分岐を制御す
る信号を格納する条件コード回路を含み、記憶ユニット
内の文字ストリングの対のサブストリングを順次アドレ
ス指定し、各種ユニットの動作とそれらの間の転送を連
続マシン・サイクルで制御する制御ユニットを含む、可
変長の文字ストリング用のプロセッサに関する。
データベースを照会するコンピュータ・アプリケーシ
ョンや、テキスト処理と高水準プログラミング言語のサ
ポートの分野のアプリケーションでは、大量の文字スト
リングの処理が必要になる。一般的に言えば、文字スト
リングとは、可変長のバイト列から構成されるデータ要
素である。文字ストリングの長さは、記憶ユニットのサ
イズによってのみ限定され、１バイトから多数のバイト
の範囲に及ぶ可能性がある。これは、長さコード、ある
いは文字ストリングに含まれ、そのストリングの末尾を
示す特殊文字によって判定することができる。通常、文
字ストリング命令は、様々な長さの文字ストリングを処
理しなければならない。頻繁に行われる類の処理として
は、２つの文字ストリングの比較、互いに一致するか互
いに異なる第１のバイト対の検出、文字ストリングＡと
文字ストリングＢ内の何らかの文字ストリングの検出、
文字ストリング内のサブストリングの探索、ある文字ス
トリングを別の記憶位置への移動などがある。
ョンや、テキスト処理と高水準プログラミング言語のサ
ポートの分野のアプリケーションでは、大量の文字スト
リングの処理が必要になる。一般的に言えば、文字スト
リングとは、可変長のバイト列から構成されるデータ要
素である。文字ストリングの長さは、記憶ユニットのサ
イズによってのみ限定され、１バイトから多数のバイト
の範囲に及ぶ可能性がある。これは、長さコード、ある
いは文字ストリングに含まれ、そのストリングの末尾を
示す特殊文字によって判定することができる。通常、文
字ストリング命令は、様々な長さの文字ストリングを処
理しなければならない。頻繁に行われる類の処理として
は、２つの文字ストリングの比較、互いに一致するか互
いに異なる第１のバイト対の検出、文字ストリングＡと
文字ストリングＢ内の何らかの文字ストリングの検出、
文字ストリング内のサブストリングの探索、ある文字ス
トリングを別の記憶位置への移動などがある。
文字ストリング用の複合命令には３つのオペランドが
ある。すなわち、第１の文字ストリングＡのアドレス
と、第２の文字ストリングＢのアドレスと、文字ストリ
ングＡおよびＢの末尾をマークする第３のオペランドと
してのストリング終了バイトのアドレスであって、Ａと
Ｂは可変長である。このような命令を実行するには、一
連の操作が必要である。互いに一致しない１つのバイト
対またはストリング終了バイトを検出するまで、第１の
オペランドを表す文字ストリングを左から右にバイト単
位で第２のオペランドを表す文字ストリングと比較す
る。両方の文字ストリングのストリング終了バイトが同
じビット位置で検出される場合、両方の文字ストリング
は等しい。２つの文字ストリングの一方だけでストリン
グ終了バイトが検出される場合、この文字ストリングの
方が短いので、小さい方と見なされる。これに対して、
ストリング終了文字ではなく、不一致バイト対が検出さ
れる場合は、２つのオペランドのうちのどちらが小さい
方かを判定するために、両方のバイトを比較しなければ
ならない。したがって、この命令の実行は、文字ストリ
ングＡ内のストリング終了バイトの探索、文字ストリン
グＢ内のストリング終了バイトの探索、不一致を検出す
るための両方の文字ストリングの比較、どちらの文字ス
トリングの方が小さいかを判定するために一方の文字ス
トリングからもう一方の文字ストリングを減算すること
という各種フェーズを含む。このような様々な操作を実
行するには、マイクロプロセッサの制御および処理時間
において相当なオーバヘッドを必要とする。
ある。すなわち、第１の文字ストリングＡのアドレス
と、第２の文字ストリングＢのアドレスと、文字ストリ
ングＡおよびＢの末尾をマークする第３のオペランドと
してのストリング終了バイトのアドレスであって、Ａと
Ｂは可変長である。このような命令を実行するには、一
連の操作が必要である。互いに一致しない１つのバイト
対またはストリング終了バイトを検出するまで、第１の
オペランドを表す文字ストリングを左から右にバイト単
位で第２のオペランドを表す文字ストリングと比較す
る。両方の文字ストリングのストリング終了バイトが同
じビット位置で検出される場合、両方の文字ストリング
は等しい。２つの文字ストリングの一方だけでストリン
グ終了バイトが検出される場合、この文字ストリングの
方が短いので、小さい方と見なされる。これに対して、
ストリング終了文字ではなく、不一致バイト対が検出さ
れる場合は、２つのオペランドのうちのどちらが小さい
方かを判定するために、両方のバイトを比較しなければ
ならない。したがって、この命令の実行は、文字ストリ
ングＡ内のストリング終了バイトの探索、文字ストリン
グＢ内のストリング終了バイトの探索、不一致を検出す
るための両方の文字ストリングの比較、どちらの文字ス
トリングの方が小さいかを判定するために一方の文字ス
トリングからもう一方の文字ストリングを減算すること
という各種フェーズを含む。このような様々な操作を実
行するには、マイクロプロセッサの制御および処理時間
において相当なオーバヘッドを必要とする。
文字ストリング命令の実行の高速化のためには、複数
のバイトを並列に比較可能な回路の方が優れていること
は周知である（米国特許第4896133号）。このような構
成の場合、１回の比較操作によって文字ストリング内の
特定の制御文字を検出することが可能であり、その場
合、この制御文字の複数コピーがオペランド・レジスタ
のすべてのバイト位置に格納され、そのストリングの８
バイトと同時に比較される。一致が検出されると、マイ
クロプログラムの制御下で次のプログラム命令への分岐
が行われる。代替ケースでは、追加の文字ストリングを
使用してこの比較が繰り返される。この比較操作は、複
数の排他NOR回路からなるバンクによって、またはこの
構成が使用されるプロセッサの演算論理ユニットによっ
て実行することができる。ただし、この構成が適してい
るのは、上記の操作フェーズの一部を並列実行する場合
に限られる。
のバイトを並列に比較可能な回路の方が優れていること
は周知である（米国特許第4896133号）。このような構
成の場合、１回の比較操作によって文字ストリング内の
特定の制御文字を検出することが可能であり、その場
合、この制御文字の複数コピーがオペランド・レジスタ
のすべてのバイト位置に格納され、そのストリングの８
バイトと同時に比較される。一致が検出されると、マイ
クロプログラムの制御下で次のプログラム命令への分岐
が行われる。代替ケースでは、追加の文字ストリングを
使用してこの比較が繰り返される。この比較操作は、複
数の排他NOR回路からなるバンクによって、またはこの
構成が使用されるプロセッサの演算論理ユニットによっ
て実行することができる。ただし、この構成が適してい
るのは、上記の操作フェーズの一部を並列実行する場合
に限られる。
従来のデータ処理システムでは、中央処理装置内に存
在する各種機構を使用することによってマイクロプログ
ラムが実行する特殊文字ストリング命令を提供すること
（米国特許第4556951号）も最先端技術である。このよ
うな命令では、処理すべき文字ストリイングの長さは、
その命令に含まれ、ストリングの到達範囲内のバイト数
を表す長さコードによって指定される。また、文字の比
較は、プロセッサの演算論理ユニットの動作によって実
行される。このようなシステムの場合、文字ストリン
グ、サブストリング、または個々の文字同士の一致また
は不一致を示し、プログラムの後続部分の分岐を制御す
るために、出力の一部として生成される条件コードが使
用される。ただし、この構成でも、冒頭に説明した操作
フェーズを実行するために不可欠な多数のマイクロプロ
グラム・ステップのために相当なオーバヘッドが必要に
なる。
在する各種機構を使用することによってマイクロプログ
ラムが実行する特殊文字ストリング命令を提供すること
（米国特許第4556951号）も最先端技術である。このよ
うな命令では、処理すべき文字ストリイングの長さは、
その命令に含まれ、ストリングの到達範囲内のバイト数
を表す長さコードによって指定される。また、文字の比
較は、プロセッサの演算論理ユニットの動作によって実
行される。このようなシステムの場合、文字ストリン
グ、サブストリング、または個々の文字同士の一致また
は不一致を示し、プログラムの後続部分の分岐を制御す
るために、出力の一部として生成される条件コードが使
用される。ただし、この構成でも、冒頭に説明した操作
フェーズを実行するために不可欠な多数のマイクロプロ
グラム・ステップのために相当なオーバヘッドが必要に
なる。
本発明の関心事は、上記の短所を回避し、並列処理の
原理をさらに利用する、文字ストリング用の改良された
プロセッサを規定することである。上記の問題を解決す
るための本発明の構成は、請求の範囲１ないし４によっ
て示されている。
原理をさらに利用する、文字ストリング用の改良された
プロセッサを規定することである。上記の問題を解決す
るための本発明の構成は、請求の範囲１ないし４によっ
て示されている。
下記の図面を利用して、本発明の好適な構成の例を以
下に説明する。
下に説明する。
第１図は、本発明に対応する文字ストリング・プロセ
ッサのブロック図である。
ッサのブロック図である。
第２図は、第１図の構成の動作方法を説明するための
文字ストリングの処理中の一致条件と不一致条件を示す
表である。
文字ストリングの処理中の一致条件と不一致条件を示す
表である。
第３図は、第１図の構成で使用するための結果スコア
論理回路のブロック図である。
論理回路のブロック図である。
第４図は、第１図のプロセッサの制御ユニットで使用
するマイクロプログラムの流れ図である。
するマイクロプログラムの流れ図である。
第１図のプロセッサは、ローカル・メモリ10と、演算
ユニット20と、制御ユニット40とを含む。これらのユニ
ットは、従来の方法で構築されているので、ここではこ
れ以上詳細に説明しない。記憶装置10は、容量が限定さ
れた高速記憶装置で、プロセッサ・チップ上に搭載さ
れ、マルチプレクサ13により、従来どおり個別の半導体
チップを含む記憶ユニット12に接続されている。記憶ユ
ニット12は多数の文字ストリングを含み、この文字スト
リングは全体で１つのデータベースなどを形成する可能
性がある。それぞれの文字ストリングは複数のバイトか
ら構成され、それぞれのバイトは１つの文字を表す。た
だし、文字とバイトとの間には、１バイトで２文字を表
すなど、他の関係も選択可能である。１つの文字ストリ
ングに属す文字の数は可変であり、広い範囲内で自由に
選択することができる。制限とは、記憶装置の容量を意
味するだけにすぎない。１つの文字ストリングの長さ
は、そのストリングの最後のバイトによって表され、処
理中にストリングの末尾を示す、ストリング終了文字に
よって決まる。現行のアプリケーション・プログラムに
は、この処理を行う文字ストリング命令が含まれ、この
ような命令は、通常、長さが異なる互いに関連のある２
つの文字ストリングをアドレス指定し、その処理を制御
する。典型的な形式の処理としては、等しいか等しくな
いかのテスト、どちらの文字ストリングが大きい方かま
たは小さい方かの判定、たとえば、英字順などの事前定
義済みの順序付け方式でどちらの文字ストリングがもう
一方の文字ストリングより策に来るかの判定などがあ
る。これは、左から右に、不一致バイトを伴う第１のバ
イト位置を確立するために、両方の文字ストリングを対
にしてその個々のバイトをテストすることによって行わ
れる。文字ストリング命令には３つのオペランドがあ
る。すなわち、第１の文字ストリングＡのアドレスと、
第２の文字ストリングＢのアドレスと、通常は長さが異
なる両方の文字ストリングの末尾をマークするためにプ
ログラマが選択する。第３のオペランドとしてのストリ
ング終了バイトのアドレスである。文字ストリング命令
を含むアプリケーション・プログラムは記憶装置12に格
納される。文字ストリング命令を実行するマイクロプロ
グラムは制御記憶装置内にあり、この装置は図示しない
が、制御ユニット40の一部である。ローカル記憶装置10
には、一度に文字ストリングの一部ずつ、徐々に記憶装
置12からロードされる。
ユニット20と、制御ユニット40とを含む。これらのユニ
ットは、従来の方法で構築されているので、ここではこ
れ以上詳細に説明しない。記憶装置10は、容量が限定さ
れた高速記憶装置で、プロセッサ・チップ上に搭載さ
れ、マルチプレクサ13により、従来どおり個別の半導体
チップを含む記憶ユニット12に接続されている。記憶ユ
ニット12は多数の文字ストリングを含み、この文字スト
リングは全体で１つのデータベースなどを形成する可能
性がある。それぞれの文字ストリングは複数のバイトか
ら構成され、それぞれのバイトは１つの文字を表す。た
だし、文字とバイトとの間には、１バイトで２文字を表
すなど、他の関係も選択可能である。１つの文字ストリ
ングに属す文字の数は可変であり、広い範囲内で自由に
選択することができる。制限とは、記憶装置の容量を意
味するだけにすぎない。１つの文字ストリングの長さ
は、そのストリングの最後のバイトによって表され、処
理中にストリングの末尾を示す、ストリング終了文字に
よって決まる。現行のアプリケーション・プログラムに
は、この処理を行う文字ストリング命令が含まれ、この
ような命令は、通常、長さが異なる互いに関連のある２
つの文字ストリングをアドレス指定し、その処理を制御
する。典型的な形式の処理としては、等しいか等しくな
いかのテスト、どちらの文字ストリングが大きい方かま
たは小さい方かの判定、たとえば、英字順などの事前定
義済みの順序付け方式でどちらの文字ストリングがもう
一方の文字ストリングより策に来るかの判定などがあ
る。これは、左から右に、不一致バイトを伴う第１のバ
イト位置を確立するために、両方の文字ストリングを対
にしてその個々のバイトをテストすることによって行わ
れる。文字ストリング命令には３つのオペランドがあ
る。すなわち、第１の文字ストリングＡのアドレスと、
第２の文字ストリングＢのアドレスと、通常は長さが異
なる両方の文字ストリングの末尾をマークするためにプ
ログラマが選択する。第３のオペランドとしてのストリ
ング終了バイトのアドレスである。文字ストリング命令
を含むアプリケーション・プログラムは記憶装置12に格
納される。文字ストリング命令を実行するマイクロプロ
グラムは制御記憶装置内にあり、この装置は図示しない
が、制御ユニット40の一部である。ローカル記憶装置10
には、一度に文字ストリングの一部ずつ、徐々に記憶装
置12からロードされる。
記憶装置10の出力は、バス14および15を使用してオペ
ランド・レジスタ16および18に接続され、それぞれのレ
ジスタは４バイトのサブストリングを受け入れるように
設計されている。制御ユニット40の制御下でレジスタ16
および18は、毎回、処理すべき２つの文字ストリングＡ
およびＢの第１のサブストリングから始まって、１マシ
ン・サイクル中に同時にロードされる。ＡとＢは現行文
字ストリング命令内のオペランド・アドレスによってア
ドレス指定される。以下の説明では、これらのサブスト
リングもＡおよびＢと呼ぶが、サブストリングＡはレジ
スタ16に格納され、サブストリングＢはレジスタ18に格
納される。演算ユニット20、論理ユニット22、比較器ユ
ニット24は、バス17および19を使用して、オペランド・
レジスタ16および18の出力側で互いに並列に接続され
る。これらのレジスタに格納されたサブストリングＡお
よびＢは、それぞれバス17および19を介して、上記のユ
ニットに同時に経路指定され、上記のユニットによって
受け取られる。
ランド・レジスタ16および18に接続され、それぞれのレ
ジスタは４バイトのサブストリングを受け入れるように
設計されている。制御ユニット40の制御下でレジスタ16
および18は、毎回、処理すべき２つの文字ストリングＡ
およびＢの第１のサブストリングから始まって、１マシ
ン・サイクル中に同時にロードされる。ＡとＢは現行文
字ストリング命令内のオペランド・アドレスによってア
ドレス指定される。以下の説明では、これらのサブスト
リングもＡおよびＢと呼ぶが、サブストリングＡはレジ
スタ16に格納され、サブストリングＢはレジスタ18に格
納される。演算ユニット20、論理ユニット22、比較器ユ
ニット24は、バス17および19を使用して、オペランド・
レジスタ16および18の出力側で互いに並列に接続され
る。これらのレジスタに格納されたサブストリングＡお
よびＢは、それぞれバス17および19を介して、上記のユ
ニットに同時に経路指定され、上記のユニットによって
受け取られる。
比較器ユニット24は、もう１つのレジスタ26の出力に
接続された第３の入力を示し、このレジスタには、文字
ストリング命令によって第３のオペランドとして定義さ
れるストリング終了マークが格納され、このマークは、
予備操作でレジスタ16を介して記憶装置10から受け取
る。これは、サブストリング・オペランドがユニット2
0、22、24に経路指定される前に行われる。比較器ユニ
ット24は、並列複数比較を実行する。これは、レジスタ
26内のマークをサブストリングＡの各バイトおよびサブ
ストリングＢの各バイトと比較する。この比較操作は、
図示されていない排他OR回路を使用して行われる。比較
器ユニット24には、それぞれが４本の線を備えた２つの
出力28および30がある。サブストリングＡの４つのバイ
トの１つがレジスタ26内のバイト終了マークと一致する
場合、出力線28上には信号EA（０）、EA（１）、EA
（２）、EA（３）がそれぞれ出力される。それぞれの信
号にはサブストリングＡ内のバイト位置が１つずつ割り
当てられ、ユニット24内のこの位置に供給されたバイト
がレジスタ26内のストリング終了バイトと一致すること
を示す。同様に、サブストリングＢの４つのバイトの１
つがレジスタ26内のストリング終了マークと一致する場
合、出力線30上には信号EB（０）、EB（１）、EB
（２）、EB（３）がそれぞれ出力される。この場合も、
それぞれの信号は、サブストリングＢ内の割当て済みバ
イト位置に関する位置を示す。
接続された第３の入力を示し、このレジスタには、文字
ストリング命令によって第３のオペランドとして定義さ
れるストリング終了マークが格納され、このマークは、
予備操作でレジスタ16を介して記憶装置10から受け取
る。これは、サブストリング・オペランドがユニット2
0、22、24に経路指定される前に行われる。比較器ユニ
ット24は、並列複数比較を実行する。これは、レジスタ
26内のマークをサブストリングＡの各バイトおよびサブ
ストリングＢの各バイトと比較する。この比較操作は、
図示されていない排他OR回路を使用して行われる。比較
器ユニット24には、それぞれが４本の線を備えた２つの
出力28および30がある。サブストリングＡの４つのバイ
トの１つがレジスタ26内のバイト終了マークと一致する
場合、出力線28上には信号EA（０）、EA（１）、EA
（２）、EA（３）がそれぞれ出力される。それぞれの信
号にはサブストリングＡ内のバイト位置が１つずつ割り
当てられ、ユニット24内のこの位置に供給されたバイト
がレジスタ26内のストリング終了バイトと一致すること
を示す。同様に、サブストリングＢの４つのバイトの１
つがレジスタ26内のストリング終了マークと一致する場
合、出力線30上には信号EB（０）、EB（１）、EB
（２）、EB（３）がそれぞれ出力される。この場合も、
それぞれの信号は、サブストリングＢ内の割当て済みバ
イト位置に関する位置を示す。
論理ユニット22は、オペランドに対して、AND、OR、
排他ORなど、様々な論理演算を選択的に実行する。この
場合、比較操作は、オペランドの入力バイト内に一致が
存在しないことを検出する際のみ、重要になる。比較
は、オペランドＡの４つのバイト位置の内容と、オペラ
ンドＢの対応する４つのバイト位置の内容との間で行わ
れる。また、この比較は並列実行される。不一致の検出
を目的としているので、比較を行うために適切な論理演
算は、両方のビットが等しくない場合に各オペランド・
ビット対ごとに出力信号を１つずつ生成する排他ORであ
る。オペランド・バイトに関しては、これは、対象とな
るオペランド・バイト対の不一致を示すために１つのビ
ット位置の出力信号で十分であることを意味する。論理
ユニット22は、出力32上に４つの信号MC（０）、MC
（１）、MC（２）、MC（３）を生成し、それぞれが両方
のオペランドＡおよびＢの１つのバイト位置に割り当て
られる。これらの信号のうち、１つまたは複数が発生し
た場合は、割り当てられた位置のオペランド・バイトが
互いに等しくないことを示している。
排他ORなど、様々な論理演算を選択的に実行する。この
場合、比較操作は、オペランドの入力バイト内に一致が
存在しないことを検出する際のみ、重要になる。比較
は、オペランドＡの４つのバイト位置の内容と、オペラ
ンドＢの対応する４つのバイト位置の内容との間で行わ
れる。また、この比較は並列実行される。不一致の検出
を目的としているので、比較を行うために適切な論理演
算は、両方のビットが等しくない場合に各オペランド・
ビット対ごとに出力信号を１つずつ生成する排他ORであ
る。オペランド・バイトに関しては、これは、対象とな
るオペランド・バイト対の不一致を示すために１つのビ
ット位置の出力信号で十分であることを意味する。論理
ユニット22は、出力32上に４つの信号MC（０）、MC
（１）、MC（２）、MC（３）を生成し、それぞれが両方
のオペランドＡおよびＢの１つのバイト位置に割り当て
られる。これらの信号のうち、１つまたは複数が発生し
た場合は、割り当てられた位置のオペランド・バイトが
互いに等しくないことを示している。
演算ユニット20は、Ｂ−Ａという減算を実行する。こ
れは、サブストリングＢにサブストリングＡの２の補数
を加算することによって行われる。これを行うため、補
数器36を介して演算ユニット20のＡオペランド入力にレ
ジスタ16からサブストリングＡが経路指定される。この
間、Ｂオペランド入力に接続された補数器38は使用禁止
状態のままになっている。演算ユニット20の最上位バイ
ト位置には繰上り出力線34が用意されている。これは、
ユニット20の出力信号のうち、この場合に関心のある信
号出力である。線34上の繰上り信号「１」は、オペラン
ドＡがオペランドＢより小さいことを示し、このような
信号がない場合は、オペランドＡがオペランドＢより大
きいことを示す。演算ユニット20の動作のため、サブス
トリングＡおよびＢを演算オペランドであると見なす。
以下の例は、これらの信号が生成されたときの演算ユニ
ット20の動作を示している。
れは、サブストリングＢにサブストリングＡの２の補数
を加算することによって行われる。これを行うため、補
数器36を介して演算ユニット20のＡオペランド入力にレ
ジスタ16からサブストリングＡが経路指定される。この
間、Ｂオペランド入力に接続された補数器38は使用禁止
状態のままになっている。演算ユニット20の最上位バイ
ト位置には繰上り出力線34が用意されている。これは、
ユニット20の出力信号のうち、この場合に関心のある信
号出力である。線34上の繰上り信号「１」は、オペラン
ドＡがオペランドＢより小さいことを示し、このような
信号がない場合は、オペランドＡがオペランドＢより大
きいことを示す。演算ユニット20の動作のため、サブス
トリングＡおよびＢを演算オペランドであると見なす。
以下の例は、これらの信号が生成されたときの演算ユニ
ット20の動作を示している。
上記の例の一番上の行は、文字ストリング（サブスト
リング）ＡおよびＢのバイト位置を示し、次の２行では
これらの文字ストリングを16進表現で再現し、その下の
２行では２進表現で再現する。バイト位置３の「ｘ」
は、この位置のバイトがその結果に何の影響も及ぼさ
ず、したがって、その位置ではいずれの文字でも構わな
いことを意味する。両方のストリングのバイト位置２に
は不一致（MC）が存在し、この位置のストリングＡの値
はストリングＢの対応する値より小さいことは明らかで
ある。ストリングＢの２進表現は最後の行から３番目の
行に繰り返されているが、最後から２番目の行であるス
トリングＡは、加算の実行のために演算ユニットのオペ
ランドＡ入力に供給される場合と同様に２の補数表現で
示されている。最後の行は、加算中に発生する繰り上り
を示している。まず、繰上りは２の補数の生成の一部と
して最下位バイト位置、すなわちバイト３に供給され
る。これは、線48上の制御ユニット40からの信号によっ
て周知の方法で行われるが、この信号は減算の実行のた
めに演算ユニット20も制御する。バイト位置２では繰上
りが生成され、これがバイト位置１に達し、そこから位
置０にも達し、それが線34上で繰上りを生成する。この
繰上りは、ストリングＡがストリングＢより小さいこと
を示すように機能する。同時に、論理ユニット22は、上
記の例の行４および５のように、真の（すなわち、補数
ではない）２進表現でそれに供給されたストリングＡと
Ｂの比較をすでに行っている。この比較の結果として、
論理ユニット22はその出力線上にMC（２）信号を生成
し、位置２のバイト同士が等しくないことを示す。この
表示と線34上の繰上りは、バイト位置３のバイトとは無
関係である。上記の例のこの位置で繰上りが発生しない
場合、その結果は図示の通りになる。位置３で繰上りが
発生すると想定した場合、それによって何の変更も行わ
れない。この場合、位置２のストリングＢのバイトは当
然のことながら１だけ増加する。しかし、このことは、
依然としてこの位置で繰上りが発生し、その結果、線34
上に繰上り信号が出力されることを変えるものではな
い。また、位置３のバイト同士が等しくなく、その結
果、上記のMC（２）信号に続いて論理ユニット22にMC
（３）という出力信号が発生しても、これは一切影響し
ない。というのは、これは、ストリングの先頭に最も近
い位置にあるバイト位置の不一致信号のみに依存するか
らである。したがって、不一致位置の右にあるバイトが
ユニット20および22の動作の結果に一切影響しないこと
は明らかである。また、ユニット20および22の出力に発
生する通常の結果、すなわちＡ−Ｂという代数差と、ス
トリングＡおよびＢの排他OR演算とは、本発明の構成に
とってまったく重要ではないことを付け加える必要があ
る。両方のユニット20および22の通常の動作の場合、こ
れらの結果は、マルチプレクサ39、バス42、マルチプレ
クサ13を介してローカル記憶装置に伝送され、そこに格
納される。
リング）ＡおよびＢのバイト位置を示し、次の２行では
これらの文字ストリングを16進表現で再現し、その下の
２行では２進表現で再現する。バイト位置３の「ｘ」
は、この位置のバイトがその結果に何の影響も及ぼさ
ず、したがって、その位置ではいずれの文字でも構わな
いことを意味する。両方のストリングのバイト位置２に
は不一致（MC）が存在し、この位置のストリングＡの値
はストリングＢの対応する値より小さいことは明らかで
ある。ストリングＢの２進表現は最後の行から３番目の
行に繰り返されているが、最後から２番目の行であるス
トリングＡは、加算の実行のために演算ユニットのオペ
ランドＡ入力に供給される場合と同様に２の補数表現で
示されている。最後の行は、加算中に発生する繰り上り
を示している。まず、繰上りは２の補数の生成の一部と
して最下位バイト位置、すなわちバイト３に供給され
る。これは、線48上の制御ユニット40からの信号によっ
て周知の方法で行われるが、この信号は減算の実行のた
めに演算ユニット20も制御する。バイト位置２では繰上
りが生成され、これがバイト位置１に達し、そこから位
置０にも達し、それが線34上で繰上りを生成する。この
繰上りは、ストリングＡがストリングＢより小さいこと
を示すように機能する。同時に、論理ユニット22は、上
記の例の行４および５のように、真の（すなわち、補数
ではない）２進表現でそれに供給されたストリングＡと
Ｂの比較をすでに行っている。この比較の結果として、
論理ユニット22はその出力線上にMC（２）信号を生成
し、位置２のバイト同士が等しくないことを示す。この
表示と線34上の繰上りは、バイト位置３のバイトとは無
関係である。上記の例のこの位置で繰上りが発生しない
場合、その結果は図示の通りになる。位置３で繰上りが
発生すると想定した場合、それによって何の変更も行わ
れない。この場合、位置２のストリングＢのバイトは当
然のことながら１だけ増加する。しかし、このことは、
依然としてこの位置で繰上りが発生し、その結果、線34
上に繰上り信号が出力されることを変えるものではな
い。また、位置３のバイト同士が等しくなく、その結
果、上記のMC（２）信号に続いて論理ユニット22にMC
（３）という出力信号が発生しても、これは一切影響し
ない。というのは、これは、ストリングの先頭に最も近
い位置にあるバイト位置の不一致信号のみに依存するか
らである。したがって、不一致位置の右にあるバイトが
ユニット20および22の動作の結果に一切影響しないこと
は明らかである。また、ユニット20および22の出力に発
生する通常の結果、すなわちＡ−Ｂという代数差と、ス
トリングＡおよびＢの排他OR演算とは、本発明の構成に
とってまったく重要ではないことを付け加える必要があ
る。両方のユニット20および22の通常の動作の場合、こ
れらの結果は、マルチプレクサ39、バス42、マルチプレ
クサ13を介してローカル記憶装置に伝送され、そこに格
納される。
第１図の構成の動作は、制御ユニット40によって制御
される。このユニットは、線46〜51上に制御信号を生成
し、それが個別のユニットに送られる。これらの信号は
所与のクロック間隔で生成される。レジスタ16および18
に文字ストリングＡおよびＢの４バイトをそれぞれロー
ドするために、バス46を介して記憶装置10へのアクセス
が行われる。線47上の制御信号によって、これらのバイ
トがユニット20、22、24に転送されると同時に、補数器
36が使用可能になる。線49上の制御信号COMP（A,B）お
よび線50上の制御信号COMP EZ（A,B）と同時に、線48
上に減算制御信号SUB Ｂ−Ａが発生する。COMP（A,B）
により、論理ユニットは排他OR演算を実行することがで
き、COMP EZ（A,B）はレジスタ26から比較器ユニット
にストリング終了マークEZを転送し、後者を前述の複数
比較を実行するために使用可能にする。線47〜50上の制
御信号によって開始された動作は、１マシン・サイクル
を要する。このサイクルが終わると、サブストリングＡ
およびＢの処理結果は、線28、30、32、34上の標識信号
EA（0...3）、EB（0...3）、MC（0...3）、CARRY（０）
として出力される。これらの信号は標識回路60に送られ
るが、この回路については第２図および第３図を参照し
て説明する。
される。このユニットは、線46〜51上に制御信号を生成
し、それが個別のユニットに送られる。これらの信号は
所与のクロック間隔で生成される。レジスタ16および18
に文字ストリングＡおよびＢの４バイトをそれぞれロー
ドするために、バス46を介して記憶装置10へのアクセス
が行われる。線47上の制御信号によって、これらのバイ
トがユニット20、22、24に転送されると同時に、補数器
36が使用可能になる。線49上の制御信号COMP（A,B）お
よび線50上の制御信号COMP EZ（A,B）と同時に、線48
上に減算制御信号SUB Ｂ−Ａが発生する。COMP（A,B）
により、論理ユニットは排他OR演算を実行することがで
き、COMP EZ（A,B）はレジスタ26から比較器ユニット
にストリング終了マークEZを転送し、後者を前述の複数
比較を実行するために使用可能にする。線47〜50上の制
御信号によって開始された動作は、１マシン・サイクル
を要する。このサイクルが終わると、サブストリングＡ
およびＢの処理結果は、線28、30、32、34上の標識信号
EA（0...3）、EB（0...3）、MC（0...3）、CARRY（０）
として出力される。これらの信号は標識回路60に送られ
るが、この回路については第２図および第３図を参照し
て説明する。
第２図の表の左側部分は信号MC、EA、EBの組合せとし
て可能なパターンを示し、右側部分には選択した有効な
信号の組合せを示している。標識論理回路60は、有効な
サブストリングを切り詰める回路62を有し、記憶装置12
内の文字ストリングのアクセス中に物理的な記憶容量の
限界を超えたときに発生しうる、サブストリングの位置
合せ不良に対応する。さらに、標識論理回路60は、優先
順位の判定のための回路64、ならびに線34上の繰上り信
号によって制御される選択回路66を有する。
て可能なパターンを示し、右側部分には選択した有効な
信号の組合せを示している。標識論理回路60は、有効な
サブストリングを切り詰める回路62を有し、記憶装置12
内の文字ストリングのアクセス中に物理的な記憶容量の
限界を超えたときに発生しうる、サブストリングの位置
合せ不良に対応する。さらに、標識論理回路60は、優先
順位の判定のための回路64、ならびに線34上の繰上り信
号によって制御される選択回路66を有する。
有効なサブストリングを切り詰める回路62は、バス70
を介して選択的に条件付けされるAND回路72、73、74を
含む。ユニット24および22の出力からのバス28、30、32
の４本の線のそれぞれは、AND回路72、73、74の１つに
それぞれ接続され、これらの回路は、上記のユニット内
で処理された４バイトすべてについてバス70上に条件付
け信号が出力された場合に、これらの線上の信号に対応
する出力信号をバス76上に送達する。これに対して、ア
ドレス指定された記憶範囲が何らかの記憶限界を超えた
ために、記憶アクセスによってレジスタ16および18に不
完全なストリングＡ、Ｂだけがロードされた場合、制御
ユニット40は、有効バイトが一切処理されていないバイ
ト位置に対応するバス線上の条件付け信号を使用禁止に
する。たとえば、これは線71に割り振られたバイト２お
よび３になる可能性があり、その結果、バス70上にはAN
D回路72、73、74からの出力信号が一切発生しなくな
る。バス76への入力接続部をA0〜A3、B0〜B3、M0〜M3と
示すが、この接続部は、A0〜A3が線28に、B0〜B3が線30
に、M0〜M3が線32というように割り振られている。優先
順位論理回路64は、サブストリングＡまたはＢ内のスト
リング終了文字のバイト位置と、これらのサブストリン
グ間の不一致のバイト位置という標識を決定する。これ
は、AND回路82〜85によって行われ、その間にはインバ
ータ78〜80が設けられている。例示のため、ここではAN
D回路とインバータの一部を省略する。AND回路82は、バ
イト位置０の不一致を示す入力信号M0をバスから受け取
る。この信号は、信号A0、B0が一切存在しない場合、す
なわち、同じバイト位置にバイト終了文字が一切示され
ていない場合のみ、バスに伝送される。この場合、AND
回路82はその前にあるインバータ78からの出力信号によ
って条件付けされる。同様に、AND回路83は、バイト位
置０またはバイト位置１のいずれにもストリング終了文
字が示されず、バイト位置０に不一致が一切示されてい
ない場合に、バス88に不一致信号M1を伝送する。同じ方
法で、図示されていないAND回路によって不一致信号M2
およびM3がバス88に伝送される。信号A0とB0はバス76か
らバス88に直接送られる。バイト位置０についてバイト
終了文字または不一致のいずれも示されていない場合、
AND回路84は信号A1をバス88上に伝送する。これと同等
の信号B1の伝送はAND回路85を介して行われる。いずれ
の場合にも下位バイト位置のすべてがバイト終了文字ま
たは不一致を一切示していない場合、残りのストリング
終了標識信号A2、A3、B2、B3はまったく同じようにAND
回路（図示せず）を介してバス88に伝送される。バス88
からの信号A0〜A3、B0〜B3、M0〜M3は、OR回路89によっ
てそれぞれ信号EA、EB、MCに結合される。結合した信号
は、別のバス90によって繰上りスコア論理回路66に経路
指定され、この回路も演算ユニット20の最上位バイト位
置からの繰上り線34に接続されている。繰上りスコア論
理回路66は、AND回路91、93、94と、インバータ92とを
有し、２つのサブストリングＡおよびＢのどちらが大き
い方かまたは小さい方かを、線95および96上にそれぞれ
示す。これを行うため、AND回路91は、線34上の繰り上
り信号によって条件付けされている場合、線95にMC信号
を伝送する。線95上の出力信号は、サブストリングＡが
サブストリングＢより小さいことを示し、図示されてい
ないラッチ回路内に条件コードCC＝01を設定するように
機能する。また、繰上り信号が一切存在せず、しかもイ
ンバータ92が条件信号をAND回路93に供給する場合、AND
回路93を介して線96に信号MCも伝送される。線96上の出
力信号は、サブストリングＢがサブストリングＡより小
さいことを示し、条件コードCC＝10を設定するように機
能する。これに加え、AND回路94は、信号EAおよびEBが
バス90上に同時に発生した場合、すなわち、サブストリ
ングＡとサブストリングＢの両方でストリング終了文字
が検出された場合、線97上で出力信号を送達する。線97
上の信号は、条件コードCC＝00を設定するように機能
し、両方のサブストリングが等しいことを示す。さら
に、信号EAとEBはバス90からバス98および99に経路指定
され、条件コードCC＝01およびCC＝10を設定する。両者
の信号は、サブストリングＡおよびＢのストリング終了
をそれぞれ示す。これらの信号が線95および96上の信号
と同じ条件コードを設定するように機能することは明ら
かである。すなわち、サブストリングＡの末尾は、サブ
ストリングＡがサブストリングＢより小さいことも示
し、サブストリングＢの末尾は、サブストリングＢがサ
ブストリングＡより小さいことも示している。バス88に
接続されたバス100は、最後のサブストリング処理中に
検出した一致のバイト位置を同時に示している。この表
示は、バス88の入力信号A0〜A3およびB0〜B3から直接発
生し、後続のプログラム命令の実行に使用するために、
図には示していないレジスタに一時的に格納される。
を介して選択的に条件付けされるAND回路72、73、74を
含む。ユニット24および22の出力からのバス28、30、32
の４本の線のそれぞれは、AND回路72、73、74の１つに
それぞれ接続され、これらの回路は、上記のユニット内
で処理された４バイトすべてについてバス70上に条件付
け信号が出力された場合に、これらの線上の信号に対応
する出力信号をバス76上に送達する。これに対して、ア
ドレス指定された記憶範囲が何らかの記憶限界を超えた
ために、記憶アクセスによってレジスタ16および18に不
完全なストリングＡ、Ｂだけがロードされた場合、制御
ユニット40は、有効バイトが一切処理されていないバイ
ト位置に対応するバス線上の条件付け信号を使用禁止に
する。たとえば、これは線71に割り振られたバイト２お
よび３になる可能性があり、その結果、バス70上にはAN
D回路72、73、74からの出力信号が一切発生しなくな
る。バス76への入力接続部をA0〜A3、B0〜B3、M0〜M3と
示すが、この接続部は、A0〜A3が線28に、B0〜B3が線30
に、M0〜M3が線32というように割り振られている。優先
順位論理回路64は、サブストリングＡまたはＢ内のスト
リング終了文字のバイト位置と、これらのサブストリン
グ間の不一致のバイト位置という標識を決定する。これ
は、AND回路82〜85によって行われ、その間にはインバ
ータ78〜80が設けられている。例示のため、ここではAN
D回路とインバータの一部を省略する。AND回路82は、バ
イト位置０の不一致を示す入力信号M0をバスから受け取
る。この信号は、信号A0、B0が一切存在しない場合、す
なわち、同じバイト位置にバイト終了文字が一切示され
ていない場合のみ、バスに伝送される。この場合、AND
回路82はその前にあるインバータ78からの出力信号によ
って条件付けされる。同様に、AND回路83は、バイト位
置０またはバイト位置１のいずれにもストリング終了文
字が示されず、バイト位置０に不一致が一切示されてい
ない場合に、バス88に不一致信号M1を伝送する。同じ方
法で、図示されていないAND回路によって不一致信号M2
およびM3がバス88に伝送される。信号A0とB0はバス76か
らバス88に直接送られる。バイト位置０についてバイト
終了文字または不一致のいずれも示されていない場合、
AND回路84は信号A1をバス88上に伝送する。これと同等
の信号B1の伝送はAND回路85を介して行われる。いずれ
の場合にも下位バイト位置のすべてがバイト終了文字ま
たは不一致を一切示していない場合、残りのストリング
終了標識信号A2、A3、B2、B3はまったく同じようにAND
回路（図示せず）を介してバス88に伝送される。バス88
からの信号A0〜A3、B0〜B3、M0〜M3は、OR回路89によっ
てそれぞれ信号EA、EB、MCに結合される。結合した信号
は、別のバス90によって繰上りスコア論理回路66に経路
指定され、この回路も演算ユニット20の最上位バイト位
置からの繰上り線34に接続されている。繰上りスコア論
理回路66は、AND回路91、93、94と、インバータ92とを
有し、２つのサブストリングＡおよびＢのどちらが大き
い方かまたは小さい方かを、線95および96上にそれぞれ
示す。これを行うため、AND回路91は、線34上の繰り上
り信号によって条件付けされている場合、線95にMC信号
を伝送する。線95上の出力信号は、サブストリングＡが
サブストリングＢより小さいことを示し、図示されてい
ないラッチ回路内に条件コードCC＝01を設定するように
機能する。また、繰上り信号が一切存在せず、しかもイ
ンバータ92が条件信号をAND回路93に供給する場合、AND
回路93を介して線96に信号MCも伝送される。線96上の出
力信号は、サブストリングＢがサブストリングＡより小
さいことを示し、条件コードCC＝10を設定するように機
能する。これに加え、AND回路94は、信号EAおよびEBが
バス90上に同時に発生した場合、すなわち、サブストリ
ングＡとサブストリングＢの両方でストリング終了文字
が検出された場合、線97上で出力信号を送達する。線97
上の信号は、条件コードCC＝00を設定するように機能
し、両方のサブストリングが等しいことを示す。さら
に、信号EAとEBはバス90からバス98および99に経路指定
され、条件コードCC＝01およびCC＝10を設定する。両者
の信号は、サブストリングＡおよびＢのストリング終了
をそれぞれ示す。これらの信号が線95および96上の信号
と同じ条件コードを設定するように機能することは明ら
かである。すなわち、サブストリングＡの末尾は、サブ
ストリングＡがサブストリングＢより小さいことも示
し、サブストリングＢの末尾は、サブストリングＢがサ
ブストリングＡより小さいことも示している。バス88に
接続されたバス100は、最後のサブストリング処理中に
検出した一致のバイト位置を同時に示している。この表
示は、バス88の入力信号A0〜A3およびB0〜B3から直接発
生し、後続のプログラム命令の実行に使用するために、
図には示していないレジスタに一時的に格納される。
第４図は、２つの文字ストリングＡおよびＢを処理す
べきときに必ず制御回路40内で繰り返し使用可能にな
る、マイクロプログラム・ルーチンの重要ステップの簡
略表現を示している。このマイクロプログラム・ルーチ
ンは、制御ユニットの記憶装置（図示せず）にプロセッ
サのマイクロプログラムの一部として格納される。ステ
ップ101は、実行すべき各文字ストリング命令が定義す
る開始アドレスから始まって、記憶ユニット12からの文
字ストリングＡの最初の８バイトをローカル・データ記
憶装置10に転送する。同時に、開始アドレスを８だけ増
分する。同じ操作は、ステップ102で文字ストリングＢ
についても行われる。ステップ103は、記憶ユニット10
内の文字ストリングＡおよびＢの最初の４バイトをレジ
スタ16および18にそれぞれ転送する。この転送は１マシ
ン・サイクル中に実施される。次にステップ104では、
レジスタ16および18内のサブストリングＡおよびＢが上
記のようにユニット20、22、24で並列処理される。この
処理操作もちょうど１マシン・サイクル中に実施され
る。ステップ105は、記憶装置10からの文字ストリング
ＡおよびＢの別の４バイトを新しいサブストリングＡお
よびＢとしてレジスタ16および18にロードする。この後
には、ステップ104と同等の新しい処理ステップ106が続
く。次に、分岐ステップ107は、ステップ104または106
が出力信号EA、EB、またはMCを検出したかどうかをテス
トする。
べきときに必ず制御回路40内で繰り返し使用可能にな
る、マイクロプログラム・ルーチンの重要ステップの簡
略表現を示している。このマイクロプログラム・ルーチ
ンは、制御ユニットの記憶装置（図示せず）にプロセッ
サのマイクロプログラムの一部として格納される。ステ
ップ101は、実行すべき各文字ストリング命令が定義す
る開始アドレスから始まって、記憶ユニット12からの文
字ストリングＡの最初の８バイトをローカル・データ記
憶装置10に転送する。同時に、開始アドレスを８だけ増
分する。同じ操作は、ステップ102で文字ストリングＢ
についても行われる。ステップ103は、記憶ユニット10
内の文字ストリングＡおよびＢの最初の４バイトをレジ
スタ16および18にそれぞれ転送する。この転送は１マシ
ン・サイクル中に実施される。次にステップ104では、
レジスタ16および18内のサブストリングＡおよびＢが上
記のようにユニット20、22、24で並列処理される。この
処理操作もちょうど１マシン・サイクル中に実施され
る。ステップ105は、記憶装置10からの文字ストリング
ＡおよびＢの別の４バイトを新しいサブストリングＡお
よびＢとしてレジスタ16および18にロードする。この後
には、ステップ104と同等の新しい処理ステップ106が続
く。次に、分岐ステップ107は、ステップ104または106
が出力信号EA、EB、またはMCを検出したかどうかをテス
トする。
これは、線97、98、99（第３図）の信号条件をサンプ
リングすることによって行われる。出力信号EA、EB、MC
が一切存在しない場合、マイクロプログラムは分岐して
ステップ101に戻り、制御ユニット12内の次の８バイト
にアクセスする。これに対して、このような出力信号が
検出された場合、これは、文字ストリングＡおよびＢの
処理が終了したことを意味する。
リングすることによって行われる。出力信号EA、EB、MC
が一切存在しない場合、マイクロプログラムは分岐して
ステップ101に戻り、制御ユニット12内の次の８バイト
にアクセスする。これに対して、このような出力信号が
検出された場合、これは、文字ストリングＡおよびＢの
処理が終了したことを意味する。
通常、これは、第４図に示す場合のように、マイクロ
プログラム・ルーチンの第１のパスの直後になるわけで
はないが、長いストリングを処理するためにはこのよう
なパスが数回必要になる。パスが何回必要であるかにか
かわらず、ステップ107は、結果がYESのときにステップ
108に分岐し、そこで線95〜99の信号条件に対応する条
件コードCCが設定される。次のステップ109は、マイク
ロプログラムと、文字ストリング命令の実行の両方を修
了する。現行アプリケーション・コマンドの次の命令は
分岐命令である可能性があり、この分岐命令は、プログ
ラム制御セクションに分岐するために事前に設定された
条件コードCCを使用する。これは、出力バス100上に示
された不一致バイト位置のアドレスを含む、文字ストリ
ング処理命令からの処理結果を再利用する。
プログラム・ルーチンの第１のパスの直後になるわけで
はないが、長いストリングを処理するためにはこのよう
なパスが数回必要になる。パスが何回必要であるかにか
かわらず、ステップ107は、結果がYESのときにステップ
108に分岐し、そこで線95〜99の信号条件に対応する条
件コードCCが設定される。次のステップ109は、マイク
ロプログラムと、文字ストリング命令の実行の両方を修
了する。現行アプリケーション・コマンドの次の命令は
分岐命令である可能性があり、この分岐命令は、プログ
ラム制御セクションに分岐するために事前に設定された
条件コードCCを使用する。これは、出力バス100上に示
された不一致バイト位置のアドレスを含む、文字ストリ
ング処理命令からの処理結果を再利用する。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 クリンスキイ、ハーバート ドイツ国シェーナイヒ、ヘルマン―ヴァ ーマ―シュトラーセ ４ (72)発明者 コスター、ラルフ ドイツ国ホリツガンリンゼン、リッテン センシュトラーセ 12 (56)参考文献 特開 平５−216658（ＪＰ，Ａ) 特開 昭50−122836（ＪＰ，Ａ) 特開 平４−109337（ＪＰ，Ａ) 特開 昭64−72236（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 9/30 - 9/355
Claims (1)
- 【請求項１】プログラム命令によって対単位でアドレス
可能であり、それからデータ経路幅に対応するサブスト
リングが２つのオペランド・レジスタに転送される文字
ストリングを格納する複数の記憶ユニットからなるシス
テムを含み、処理操作を実行する演算論理ユニットを含
み、処理の結果から得られ、プログラムの分岐を制御す
るように機能する信号を格納する条件コード回路を含
み、記憶ユニット内の文字ストリングの対のサブストリ
ングを順次アドレス指定し、各種ユニットの動作ならび
にそれらの間の転送を連続マシン・サイクルで制御する
制御ユニットを含む、可変長の文字ストリング用のプロ
セッサにおいて、 オペランド・レジスタ（16、18）が演算ユニット（2
0）、論理ユニット（22）および比較器ユニット（24）
と並列に接続され、 ストリング終了マーク（Ｅ）を再ロード可能なマーキン
グ・レジスタ（26）が前記比較器ユニットのもう１つの
入力に接続され、 前記オペランド・レジスタ内に格納されたサブストリン
グが、一方のサブストリングから他方のサブストリング
を減算するために前記演算ユニットに、両方のサブスト
リングの比較のために前記論理ユニットに、両方のサブ
ストリングの文字と前記マーキング・レジスタの内容と
を比較するために前記比較器ユニットに同時に経路指定
され、 これらのユニットの出力信号が同じマシン・サイクル内
で得られ、前記比較器ユニットの出力信号が両方の文字
ストリングまたはサブストリングが等しいことを示すよ
うに機能し、前記論理ユニットの出力信号が両方の文字
ストリングまたはサブストリングが等しくないことを示
すように機能し、前記演算ユニットからの繰上り信号が
２つの文字ストリングまたはサブストリングのどちらが
大きい方または小さい方であるかを示すように機能し、 前記演算ユニットが、両方のサブストリング内の同じ位
置にあるバイト同士を並列に加算するように設計され、
その入力の１つに補数器（36）が接続され、その最上位
バイト位置に繰上り出力線（34）が接続され、使用可能
になっている前記補数器を介して経路指定された一方の
サブストリングが他方のサブストリングより大きい２進
値を有する場合には、前記繰上り出力線上に繰上り信号
が出力され、このような繰上り信号が存在しない場合に
は、他方のサブストリングの方が大きいことを示し、 スコア論理回路（60）が、前記比較器ユニットおよび前
記論理ユニットからの出力信号（EA、EB、MC）の間の優
先順位を判定する回路（64）を含み、それぞれの場合に
一方または他方のサブストリングまたは両方のサブスト
リングについて前記ストリング終了文字との一致が検出
された最下位バイト位置を示し、それぞれの場合に不一
致が検出された最下位バイト位置を出力バス（100）上
に示すことを特徴とする、可変長の文字ストリング用の
プロセッサ。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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