JPS629930B2 - - Google Patents

Description

請求の範囲 １ メモリおよびアドレス翻訳プログラムを備え
るデータプロセシングシステムにおいて、前記メ
モリをアクセスするのに前記翻訳プログラムによ
つて使用されるための改良された論理アドレス発
生のための装置であつて、 論理アドレスを表示するデータをストアするた
めの手段を備え、 前記データはインデツクス選択データおよび変
位データを含み、 インデツクスデータおよびアドレスオーバライ
ドデータをそれぞれ含む複数のインデツクスレジ
スタと、 前記インデツクス選択データに応答して前記イ
ンデツクスレジスタの１つを選択する手段と、 第１および第２の部分を備える論理アドレスレ
ジスタと、 選択されたインデツクスレジスタ内のインデツ
クスデータを前記変位データに加算するためのお
よび前記論理アドレスレジスタの前記第１の部分
にその結果をストアするための加算器を含む手段
と、 前記システムによつて実行されることのできる
複数のプログラムのうちの対応するプログラムの
ための複数のアドレス配置エントリをそれぞれ含
む複数のテーブルをストアするためのテーブルス
トア手段と、 前記システムによつて与えられたプログラム識
別信号と、選択されたインデツクスレジスタ内の
前記アドレスデータとに応答して、前記テーブル
のうちの選択されたテーブルにおけるアドレス配
置エントリのうちの対応するエントリをアクセス
し、かつこのアクセスされたエントリを、前記論
理アドレスレジスタの前記第２の部分にストアす
る選択手段と、 前記論理アドレスレジスタの第１および第２の
部分の内容を前記アドレス翻訳プログラムに適用
するための手段とをさらに備える装置。 ２ 論理アドレスを示すデータをストアするため
の前記手段は、前記論理アドレスに位置するデー
タについて実行されるべきオペレーシヨンの形式
を示すオペレーシヨンデータを付加的に含んでい
る命令レジスタである、請求の範囲第１項記載の
装置。 ３ 前記インデツクスレジスタはまた符号関数デ
ータを含み、かつ前記加算手段は前記符号関数デ
ータに応答して、選択されたインデツクスレジス
タ内のインデツクスデータが前記変位に加算され
るべきものなのかまたは前記変位から減算される
べきものなのかを決定する、請求の範囲第１項ま
たは第２項記載の装置。 ４ 前記メモリは複数のセグメントを含み、かつ
テーブル内の各データ配置エントリは特定のセグ
メントの基準アドレスを示す、請求の範囲第１項
または第２項記載の装置。 ５ プログラムに対応するテーブルはプログラム
に対して指定されたセグメントの基準アドレスに
対応するアドレス配置エントリを含み、かつテー
ブルはまた他のプログラムで共用されるセグメン
トの基準アドレスに対応する少なくとも１つのア
ドレス配置エントリを含む、請求の範囲第４項記
載の装置。 ６ 各アドレス配置エントリはそれらの状態を示
すチエツクデータを含む、請求の範囲第５項記載
の装置。 ７ 前記変位と選択されたインデツクスレジスタ
内のインデツクスデータとの和は、選択されたア
ドレス配置エントリによつて示されるセグメント
内にアクセスされる結果的位置を決定する、請求
の範囲第４項記載の装置。 ８ 前記変位と選択されたインデツクスレジスタ
内のインデツクスデータとの和が、選択されたア
ドレス配置エントリによつて基準アドレスが示さ
れるセグメントの外側である位置を示すときを検
出するために、オーバフロー検出手段が設けら
れ、かつオーバーフローが検出されたときに修正
動作を行なうために前記オーバフロー検出手段に
応答する手段が前記システムに設けられる、請求
の範囲第７項記載の装置。 発明の背景 この発明は一般的にデータプロセシングシステ
ム内のメモリアドレスを発生するための改良され
た方法および装置に関し、より特定的には仮想ま
たはマツプされたデータ記憶装置を用いるデータ
プロセシングシステム内の比較的大きな仮想また
は論理アドレスを発生するための改良された方法
および装置に関する。大きなアドレスを作り出す
ための最も直接的な方法は、アドレスのすべての
ビツトに適合する充分に広いデータ経路を備える
データプロセツサを設けることである。しかしこ
のような方法によつて得られるハードウエアは、
非常に不経済である。 他に知られている方法は、データプロセツサ内
に比較的狭いデータ経路を設け、次にデータ経路
よりも広いアドレスを処理するためにこれらの狭
いデータ経路の多重パスを形成することである。
この多重パス方法に伴う困難性は、これらの多重
パスがオペレーテイング速度の大幅な低下を招く
ということである。 上述した多重パス方法の欠点を克服する１つの
方法が、発明者G.R.Mitchell他の1981年２月17日
発行の米国特許第4251860号に記述されている。
この特許において、大きい仮想アドレスを操作す
るために多重パスを必要とすることなく、比較的
に狭いデータの幅の使用を可能とする実施例が記
述されている。これは、セグメントレジスタおよ
びオフセツトレジスタ内に仮想アドレスを形成す
るために用いられるデータを含む基準アドレスレ
ジスタを分けることによつて達成される。次に動
作は、選択された基準アドレスのオフセツト部分
のみが仮想アドレスを形成するために計算操作に
関係することが必要とされ、それによつて生成さ
れた仮想アドレスがより広いものであつても狭い
データ経路が用いられることを可能とするように
設けられている。 アドレス技術と考えられる他の背景的な情報
が、1980年12月16日発行の米国特許第4240139
号、1980年８月のIan LeMairのコンピユータ設
計p.111―118の記事「Indexed Mapping
Extends Microprocessor Addressing Range」、
IBM Technical Disclosure Bulletin，Vol.23，
No.５のP.L.Martinezの記事「Storage Relocation
Translator」、IBM Technical Disclosure
Bulletin，Vol.23，No.６，1980年11月，p.2199お
よび2200のP.L.Martinezの記事「Relocation
Translator Address Bit Scheme」、および上記
の特許および記事に引用された参照文に見られ
る。 発明の概要 この発明の好ましい実施例において、多重パス
を必要とすることなくより広いアドレスを発生す
るために狭いデータ経路が用いられることを可能
とするために、前述の特許第4251860号に記述さ
れたのと一般的に類似の方法が用いられる。しか
しこの発明は、比較的に簡単でかつ経済性の高い
方法においてより一層融通性および対応性のある
アドレス発生能力をさらに提供するものである。 簡単に、この発明の好ましい実施例においてこ
れらの付加された能力は、通常的に利用できるプ
ログラムのアドレツシングレンジ以外の非常に大
きなデータ構造にアクセスすることのできるアド
レスをプログラムが発生することを可能にするデ
イメンシヨンオーバライドアドレツシングオプシ
ヨンを設けるために、独特の２重目的の方法でイ
ンデツクシングを用いることによつて達成され
る。 この発明の特別の特性ならびにこの発明の他の
特徴、効果、目的および用途は、添付の図面を参
照する以下の詳細な説明により明らかとなろう。 【図面の簡単な説明】 第１図は、この発明の好ましい実施例を示す概
略ブロツク図である。第２図は、インデツクシン
グもデイメンシヨンオーバライドもされていない
第１図のオペレーシヨンの例を示す。第３図は、
第２図の例の結果を示す図形的表現である。第４
図は、デイメンシヨンオーバライドがされずイン
デツクシングがされた第１図のオペレーシヨンの
例を示す。第５図は、第４図の結果を示す図形的
表現である。第６図は、インデツクシングおよび
デイメンシヨンオーバライドがともにされた第１
図のオペレーシヨンの例を示す。第７図は、第６
図は例の結果を示す図形的表現である。 【発明の詳細な説明】 同一の数字および文字は、全図面を通じて同じ
要素を示す。 前述した特許第4251860号に記述されたような
先行技術の仮想または論理アドレスシステムにお
いて、メモリ記憶装置は典型的にブロツクまたは
セグメントとして共通に参照される識別可能な領
域に分割されていると考えられる。これらのセグ
メントは２パート論理アドレスによつて典型的に
参照され、第１のパートはセグメントの特別のも
のを識別し、また第２のパートはセグメント内の
オフセツトを識別する。 前述の特許第4251860号に記述された実施例に
おいて、命令からの仮想アドレスの生成は、分離
したセグメントおよびオフセツトレジスタに分割
され、それらのセグメントおよびオフセツト値が
ともに選択された基準アドレスを構成するセグメ
ントおよびオフセツト値を備える基準アドレスを
選択するための命令によつて設けられる基準レジ
スタフイールドの使用を含んでいる。また命令に
よつて設けられた変位フイールドは、所望の仮想
アドレスを形成するための選択されたセグメント
レジスタに含まれる基準アドレスのセグメント部
分と結合される結果的オフセツト値を設けるため
の選択されたオフセツトレジスタ内に含まれてい
る値に加算される。選択された基準アドレスのオ
フセツト部分のみが仮想アドレスを形成するため
の変位フイールドと加算されることが必要である
ので、そうでない場合に可能なよりもより狭いデ
ータ経路が必要とされる。 前述した特許第4251860号に記述された仮想ア
ドレス発生方法は比較的狭いデータ経路を用いて
大きな仮想アドレスが発生されることを可能とす
るが、命令によつて発生され得るこの仮想アドレ
スは、この命令の変位フイールドを命令の基準レ
ジスタフイールドによつて選択される特定の基準
アドレスに加算することに限定されることは明ら
かであろう。オーバフローが検出されるならば結
果のアドレスが次のセグメントを侵略することを
示しており、操作は打切られる。各命令が特許第
4251860号に記述された方法を用いてアクセスし
得るアドレスレンジは、１つのセグメントに限ら
れることはこのように理解されよう。第１図に示
されたこの発明の好ましい実施例は、特許第
4251860号の狭いデータ経路の効果を備えてはい
るが、一方以下の説明から明らかになろうよう
に、複数の異なつたセグメント内のデータにアク
セスすることのできるアドレスを発生することが
同一の命令にとつて可能であるようにしている。 したがつて第１図を参照して、データプロセシ
ングオペレーシヨンの間に典型的に起こるよう
に、処理されるべき命令が取出されて命令レジス
タ１０内に置かれることが理解されよう。示され
るように典型的な命令は、実行されるべきオペレ
ーシヨンを指定するOPコードOPと、これから後
に記述されるように、仮想または論理アドレスの
発生にともに協力するインデツクスセレクタISお
よび変位Ｄを備えるアドレス部分とを含む。典型
的にこのOPコードOPは、発生されたアドレスに
対応するメモリ内のデータ上のOPコードによつ
て指定されるオペレーシヨンの実行のために、デ
ータプロセツサの実行装置（図示せず）に送られ
る。そのような実行が完成され得る特別な方法
は、この発明の一部ではない。 なお第１図を参照して、インデツクスセレクタ
ISは出力が複数のインデツクスレジスタ１６のう
ちの特定の１つを選択するインデツクスデコーダ
１４に用いられているが、命令レジスタ１０内の
命令の変位Ｄは計算および論理装置（ALU）１
２の右側の入力に用いられていることが見られよ
う。第１図に示されているように、インデツクス
レジスタ１６のそれぞれに含まれたデータは、サ
イン部分１６ａ、インデツクス部分１６ｂおよび
デイメンシヨンオーバライド部分１６ｃを備えて
いる。インデツクス部分１６ｂはALU１２の左
側の入力に用いられ、またサイン部分１６ａはイ
ンデツクス部分１６ｂが変位Ｄから加算されるべ
きなのかまたは減算されるべきなのかを決定する
ALUのサイン入力に用いられている。ALU１２
の結果の出力は所望の仮想または論理アドレスの
オフセツト値であり、かつ論理アドレスレジスタ
２０のオフセツト部分２０ａにロードされる。 インデツクスデコーダ１４によつて選択された
第１のインデツクスレジスタ１６の特定のものの
デイメンシヨンオーバライド部分１６ｃは、論理
アドレスレジスタ２０のセグメント部分にロード
されるセグメントを導き出すために用いられる。
より詳細には、第１図から理解されるように、選
択されたインデツクスレジスタのデイメンシヨン
オーバライド部分１６ｃは、プロセツサによつて
実行されている複数のプログラムのうちの特定の
ものを示すプログラム番号信号をまた受信するデ
イメンシヨンオーバライドデコーダ２３に用いら
れる。プログラム番号はこのデイメンシヨンオー
バライドデコーダ２３が複数のセグメントテーブ
ル２５のうちの特定のもの（各プログラムが実行
されるためのもの）を選択するようにし、またデ
イメンシヨンオーバライド部分１６ｃはデイメン
シヨンオーバライドデコーダ２３が選択されたセ
グメントテーブル内の特定のセグメントエントリ
４８を選択するようにする。これらのセグメント
テーブル２５はCPUの主記憶装置の一部として
または分離したハードウエアまたはフアームウエ
アとして設けられ得ることが理解されよう。第１
図の各セグメントテーブル２５は、その各プログ
ラムがアクセスを許されるであろう特定の記憶セ
グメントを指定する複数のセグメントエントリ４
８を含む。これらのセグメントの１つまたはそれ
以上が他のプログラムによつて特権を与えられお
よび／または共用され得るので、各セグメントエ
ントリ４８は、選択されたセグメントが不当また
は使用不可能であるときにイベントに移行される
ための適当な動作を許可するためにCPUに送ら
れるセグメントチエツクビツト４８ａを含んでい
る。このような動作はたとえば、選択されたセグ
メントが使用可能になるまでプログラムを阻止す
ることを含んでもよい。 セグメントチエツクビツト４８ａが、選択され
たセグメントテーブル２５内の選択されたセグメ
ントエントリ４８が妥当または使用可能であるこ
とを示しているならば、デイメンシヨンオーバラ
イドデコーダ２３はそのときはこの選択されたセ
グメントエントリ４８が論理アドレスレジスタ２
０のセグメント部分２０ｂ内に読込まれるように
する。各オフセツト内の連結されたオフセツトお
よびセグメントエントリと論理アドレスレジスタ
２０のセグメント部分とは、このように次に
CPU主記憶装置４０に用いられる物理アドレス
内に翻訳またはマツプするために、アドレス翻訳
プログラム３０（従来の形式のものであつてよ
い）に用いられる全論理アドレスを構成する。 さらに第１図を参照して、オーバフロー検出器
４２は、もしオーバフローが命令レジスタ１０内
の変位Ｄと選択されたインデツクスレジスタ１６
のオフセツト部分１６ｂとのALU１２による加
算から生じているなら、オーバフロー信号４２ａ
を設けるようにする。このオーバフロー信号４２
ａは、他のセグメント内にオーバフローするオフ
セツトが起こつたことを示している。したがつて
第１図に示されたように、オーバフロー信号４２
ａは、アドレス翻訳プログラム３０およびCPU
に対して翻訳を打切るために用いられる。あるい
はまた、このオーバフローが無視されて、翻訳が
オーバフローが起こらなかつたように実行される
こともできる。 この発明のアドレス発生手段の対応性および適
応性は、第１図に従つて第２図から第７図に描か
れた例を参照して、ここで実証されよう。論理ア
ドレスレジスタのセグメント部分２０ｂ内にロー
ドされた選択されたセグメントエントリはセグメ
ントの基準アドレスに対応し、オフセツト部分２
０ａ内にロードされたオフセツトはこのセグメン
ト内のオフセツトであり、またアドレス翻訳プロ
グラム３０はCPU主記憶装置４０内の実際のア
ドレスを得るためのこれらの部分２０ａおよび２
０ｂと結合していることが、これらの例により推
測されよう。しかしこの発明はまた、部分２０ａ
および２０ｂの内容に応答する実際のアドレスを
導出するための異なつた形式のアドレス翻訳技術
にも適用可能であることが理解されるべきであ
る。 第２図および第３図は、全部０である（第１図
の命令レジスタ１０内のインデツクスセレクタIS
によつて選択された）インデツクスレジスタ１６
のインデツクス部分１６ｂおよびデイメンシヨン
オーバライド部分１６ｃによつて示されるよう
に、インデツクシングもデイメンシヨンオーバラ
イドも命令によつて呼出されない例を示してい
る。典型的に各インデツクスレジスタ１６は、信
号ビツト１６ａに付加えて８つの２進化10進数字
の記憶装置を設けることができ、そこでは６つの
最上位桁がインデツクス部分１６ｂを構成しかつ
２つの最上位桁がデイメンシヨンオーバライド部
分１６ｃを構成する。第２図に示された選択され
たインデツクスレジスタの全部０の値のために、
論理アドレスレジスタ２０のオフセツト部分内に
ロードされた結果的オフセツトは単に第１図の命
令レジスタ１０内の変位Ｄに過ぎないが、デイメ
ンシヨンオーバライド部分１６ｃの全部０の値
は、（デイメンシヨンオーバライドデコーダ２３
を通じて）現行のプログラム番号に対応するセグ
メントテーブル２５内の最初のエントリを選択す
る。論理アドレスレジスタ２０のセグメント部分
内にロードされるこの最初のエントリは、アドレ
ス翻訳プログラム３０によつて現行のプログラム
に対して指定されると考えられるセグメントＢの
基準アドレスに翻訳される。セグメントＢ内の結
果的アドレスは、第３図に図式的に示されてい
る。インデツクスが呼出されなかつたときには、
選択されたインデツクスレジスタ１６の符号関数
部分１６ａは、選択されたアドレスがセグメント
Ｂ内に残るように通常は正である。 次に第４図および第５図に示された例を考える
と、デイメンシヨンオーバライド部分１６が全部
０のままでありならが０ではない選択されたイン
デツクスレジスタ１６のインデツクス部分１６ｂ
によつて示されるように、この例はインデツクス
がデイメンシヨンオーバライドを除いて呼出され
ている状態を示している。したがつてセグメント
Ｂ基準アドレスを再び示すようにセグメントＢ基
準レジスタアドレスが論理アドレスレジスタ２０
のセグメント部分内に再びロードされるようにす
るセグメントテーブル２５の最初のエントリが再
び選択される。しかしこの例にとつて、論理アド
レスレジスタ２０のオフセツト部分２０ａ内にロ
ードされるオフセツトは、ここでは命令レジスタ
１０（第１図）からの変位Ｄと符号関数曲線を考
慮している選択されたインデツクスレジスタから
のインデツクス部分１６ｂとのALU和である。
符号関数１６ａの両極性のための典型的な結果的
アドレスが、第５図に描かれている。 考慮されるべき最後の例が第６図および第７図
に示されており、０ではないインデツクスとデイ
メンシヨンオーバライド部分１６ｂおよび１６ｃ
とによつて示されるように、それぞれインデツク
スおよびデイメンシヨンオーバライドがともに呼
出されている状態を示している。ここで「03」デ
イメンシヨンオーバライド部分１６ｃは、たとえ
ば論理アドレスレジスタ２０のセグメント部分２
０ｂ内にロードされているセグメントＪの基準ア
ドレスにたとえば対応する３番目のエントリとな
る、セグメントテーブル２５内の３番目のエント
リを選択する。このセグメントＪはたとえば、い
くつかのプログラムによつて共用されかつプログ
ラムの指定されたセグメントのいずれのものにも
含まれるように非常に大きいテーブルまたは他の
大きいデータ構造の部分を含んでいる。セグメン
トＪ内の典型的な結果的に生じる論理アドレス
が、第７図に示されている。もちろんもし選択さ
れたエントリのチエツクビツト４８ａが選択され
たセグメントエントリが不当であるかまたは利用
できないものであることを示しているならば、そ
のときはCPUは従来の方法において達成され得
るオペレーシヨンを打切ることになろう。 この発明は特定の図示された実施例との関係に
おいて記述されてきたが、構成、配列および用途
における多くの変形がこの発明の範囲内において
可能であることが理解されよう。たとえばこの発
明はマツプされたメモリならびに仮想メモリとと
もにの使用、および様々なタイプのメモリ機構に
適用可能である。 したがつてこの発明は、添付した請求の範囲の
範囲内に包含されるすべての可能な修正および変
形を含んでいると考えられる。