KR20080104577A - 주변회로를 위한 게이트 패턴 형성 방법 및 이에 따른반도체 소자 - Google Patents

주변회로를 위한 게이트 패턴 형성 방법 및 이에 따른반도체 소자 Download PDF

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Abstract

반도체 소자의 주변영역에 제1 및 제2활성영역을 설정하는 소자분리영역의 레이아웃(layout)을 작성하고, 제1 및 제2활성영역을 가로지르는 게이트 패턴들의 레이아웃을 상호 인접하는 게이트 패턴들 상호간의 제1이격간격이 대등하게 작성한 후, 제1 및 제2활성영역 사이의 소자분리영역 상에 더미 패턴(dummy pattern)을 인접하는 게이트 패턴과 제1이격간격에 대등한 제2이격간격을 가지게 삽입한다. 게이트 패턴 및 더미 패턴의 레이아웃을 웨이퍼 상으로 전사하는 게이트 패턴 형성 방법을 제시한다.
주변회로, 게이트 패턴, OPC, 더미 패턴, 식각 로딩 효과

Description

주변회로를 위한 게이트 패턴 형성 방법 및 이에 따른 반도체 소자{Method of forming gate patterns for peripheral circuitry and semiconductor device formed thereby}
도 1은 종래의 메모리 반도체 소자의 주변영역에서의 게이트 패턴들의 배치를 설명하기 위해서 개략적으로 도시한 레이아웃(layout) 도면이다.
도 2는 본 발명의 실시예에 메모리(memory) 반도체 소자의 주변영역의 배치를 설명하기 위해서 개략적으로 도시한 도면이다.
도 3은 본 발명의 실시예에 따른 게이트 패턴 형성 방법 및 이에 따른 반도체 소자를 설명하기 위해 제시한 레이아웃 도면이다.
본 발명은 반도체 소자에 관한 것으로, 특히, 메모리(memory) 소자의 주변회로(peripheral circuitry)를 위한 게이트 패턴(gate patterns) 형성 방법 및 이에 따른 반도체 소자의 구조에 관한 것이다.
메모리 반도체 소자의 집적도가 증가됨에 따라, 제한된 면적에 보다 많은 회로들을 집적시키기 위해, 회로 패턴들의 선폭(CD; Critical Dimension)이 보다 축 소되고 있다. 이에 따라, 보다 작은 선폭 크기의 패턴을 보다 균일하게 형성하고자 하는 노력들이 시도되고 있다. 설계된 회로 패턴을 웨이퍼(wafer) 상으로 전사하는 포토리소그래피(photolithograpy)의 노광 과정에 해상력 개선 기술(Resolution Enhancement Technology)이 사용되고 있다. 이러한 해상력 개선 기술의 하나로 다이폴 조명계(dipole illumination)와 같은 비대칭성 변형 조명계를 노광 과정에 도입하고 있다. 예컨대 다이폴 조명계를 도입할 경우, 라인 및 스페이스(line & space) 형태의 회로 패턴을 보다 미세하고 정교하게 구현할 수 있다.
메모리 반도체 소자, 예컨대, 디램(DRAM) 소자의 경우, 메모리 셀을 구성하게 셀 어레이(cell array) 영역에 배치되는 셀 트랜지스터를 위한 셀 게이트 패턴들은, 이러한 라인 및 스페이스 형태로 설계될 수 있다. 이에 따라, 셀 게이트 패턴들을 노광할 때, 이러한 해상력 개선 기술에 의해 패턴의 선폭 및 균일도(uniformity)의 확보가 가능하다. 이에 따라, 변형 조명계는 이러한 셀 어레이 영역에 적합하게 선정되어, 셀 어레이 영역에서의 패턴들의 선폭 확보 및 균일도 확보, 공정 마진 확보를 주로 구현하고 있다.
메모리 셀을 구동하고 제어하기 위한 주변회로를 구성하는 트랜지스터들은, 셀 트랜지스터 게이트 패턴에 비해 패턴 피치(pitch)가 상대적으로 크게 설정된 주변 게이트 패턴들을 포함하여 구성되고 있다. 또한, 주변 게이트 패턴들은 주변 회로 구성에 따라 다양한 게이트 길이(gate length, 즉, 선폭(CD)) 및 선폭 피치들을 가지게 형성되고 있다. 이때, 주변 게이트 패턴들은 비록 대등한 선폭 크기를 가지는 경우에도, 상호간에 서로 상이한 이격간격(spacing)을 가지게 배치되고 있다. 이에 따라, 광근접효과를 보정(OPC: Optical Proximity Correction))하는 과정을 수행할 때 OPC 정확도를 구현하기가 어렵다. 또한 국부적 식각 로딩 효과(local etch loading effect)를 제어하기 어려워, 요구하는 선폭으로 균일하게 주변 게이트 패턴들을 형성하기가 어려워지고 있다.
도 1을 참조하면, 주변영역(10)에서 주변회로를 구성하는 트랜지스터는, 소자분리영역(20)에 의해 설정된 활성영역(active region: 30) 상에 게이트 패턴(40)들이 배치되고, 게이트 패턴(40)에 인접하는 활성영역(30) 부분에 소스/드레인 영역(source/drain region)이 형성되어 구성되게 된다. 이와 같이 형성된 트랜지스터들은 연결 콘택(interconnection contact)들 및 국부적 연결 배선(local interconnection layer)에 의해 회로로 구성되거나 워드 라인(word line) 또는 비트 라인(bit line)에 연결되게 된다. 활성영역(30)은 주변회로의 종류에 따라 제1, 제2 및 제3활성영역(31, 33, 35)들로 서로 다른 크기를 가지게 소자분리영역(20)에 의해 설정될 수 있다.
이러한 활성영역(30)을 가로지르게 게이트 패턴(40)들이 배치된다. 이때, 제1활성영역(31) 상의 제1게이트 패턴(41)들 상호 간의 제1이격간격(d1)과, 제1게이트 패턴(41)과 제2활성영역(33) 상의 제2게이트 패턴(43) 사이의 제2이격간격(d2)은 그 크기가 다르게 설정되고 있다. 이는 제1게이트 패턴(41)을 포함하는 제1트랜지스터와 제2게이트 패턴(43)을 포함하는 제2트랜지스터가 서로 다른 종류의 주변회로를 구성하는 데 이용되는 데 기인하고 있다.
제1게이트 패턴(41)과 제2게이트 패턴(43) 사이의 제2이격간격(d2)은 제1활 성 영역(31)의 폭과 제2활성 영역(33)의 폭에 의존하여 설정될 뿐만 아니라, 제1활성 영역(31)과 제2활성 영역(33)을 소자분리시키는 소자분리영역(37) 부분의 폭에 의존하여 설정되게 된다. 이에 비해, 제1게이트 패턴(41)들 사이의 제1이격간격(d1)은 상호 이웃하는 제1게이트 패턴(41)들 사이의 이격간격이 고려되어 설정되고 있다. 따라서, 제1이격간격(d1)과 제2이격간격(d2)에 차이가 발생되고 있다.
한편, 제1활성영역(31)과 보다 넓은 폭의 소자분리영역(20) 부분에 의해 이격된 제3활성영역(35)의 사이에, 더미 패턴(50)이 배치될 수 있다. 더미 패턴(50)은 게이트 패턴(40)들의 배치가 제1 및 제3활성영역(31, 35)간의 이격간격이 상당함에 따라, 노광 시 게이트 패턴(40)의 불균일한 전사가 유발되고, 식각 시 식각 로딩 효과에 따른 패턴 식각에 불균일 발생하는 것을 억제하기 위해서 도입되고 있다. 그럼에도 불구하고, 제1게이트 패턴(41)과 더미 패턴(50) 상호 간의 제3이격간격(d3)과, 제1게이트 패턴(41)과 제2게이트 패턴(43) 상호 간의 제2이격간격(d2) 및 제1게이트 패턴(41)들 간의 제1이격간격(d1)에 차이가 발생되고 있다.
이러한 제1, 제2 및 제3이격간격(d1, d2, d3) 간의 차이에 따라, 패턴 전사를 위한 노광 시 패턴 불균일 전사가 유발되고, 또한, 각각의 게이트 패턴(40)들에 서로 다른 식각 로딩 효과가 인가될 수 있다. 이에 따라, 게이트 패턴(40)을 보다 균일한 선폭을 가지게 형성하기가 어려워지고 있다. 따라서, 주변영역(10)에서의 게이트 패턴(40)의 선폭을 목표 선폭에 부합되게 보다 균일하게 형성하는 방법의 개발이 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 목표 선폭에 부합되는 실제 선폭을 보다 균일하게 구현할 수 있는 주변회로 트랜지스터를 위한 게이트 패턴 형성 방법 및 이에 따른 반도체 소자를 제시하는 데 있다.
상기 기술 과제를 위한 본 발명의 일 관점은, 반도체 소자의 주변영역에 이웃하는 대등한 층위의 다른 패턴들과 게이트 패턴이 대등한 이격간격을 가지게 상기 게이트 패턴이 다수 배열된 레이아웃을 작성하는 단계, 및 상기 게이트 패턴들의 레이아웃을 웨이퍼 상으로 전사하는 단계를 포함하는 게이트 패턴 형성 방법을 제시한다.
상기 대등한 층위의 다른 패턴은 상기 게이트 패턴과 대등한 선폭(CD)의 다른 제2의 게이트 패턴으로 설정될 수 있다. 또는, 상기 대등한 층위의 다른 패턴은 상기 게이트 패턴에 인접하게 배치되는 더미 패턴(dummy pattern)으로 설정될 수 있다.
본 발명의 다른 일 관점은, 반도체 소자의 주변영역에 제1 및 제2활성영역을 설정하는 소자분리영역의 레이아웃을 작성하는 단계, 상기 제1 및 제2활성영역을 가로지르는 게이트 패턴들의 레이아웃을 상호 인접하는 상기 게이트 패턴들 상호간의 제1이격간격이 대등하게 작성하는 단계, 상기 제1 및 제2활성영역 사이의 상기 소자분리영역 상에 더미 패턴(dummy pattern)을 인접하는 상기 게이트 패턴과 상기 제1이격간격에 대등한 제2이격간격을 가지게 삽입하는 단계, 상기 게이트 패턴 및 더미 패턴의 레이아웃을 웨이퍼 상으로 전사하는 단계를 포함하는 게이트 패턴 형 성 방법을 제시한다.
상기 게이트 패턴들은 상호간에 대등한 선폭(CD)을 가지게 설정될 수 있다. 상기 더미 패턴(dummy pattern)은 상기 게이트 패턴의 선폭(CD)에 100% 내지 150% 크기의 선폭(CD)을 가지게 설정될 수 있다.
상기 더미 패턴과 상기 제1 및 제2활성영역의 에지(edge) 사이의 분리마진(separation margin)이 확보되게 상기 게이트 패턴의 제1이격간격을 조정하는 단계를 더 포함하는 게이트 패턴 형성 방법을 제시할 수 있다.
상기 더미 패턴과 상기 제1 및 제2활성영역의 에지(edge) 사이의 분리마진(separation margin)이 확보되게 상기 더미 패턴의 선폭(CD)을 조정하는 단계를 더 포함하는 게이트 패턴 형성 방법을 제시할 수 있다.
상기 게이트 패턴에 인접하여 노출되는 상기 제1 및 제2활성영역 부분에 접속할 연결콘택들의 레이아웃을 작성하는 단계, 및 상기 연결콘택과 상기 게이트 패턴과의 중첩마진(overlap margin)이 확보되게 상기 게이트 패턴의 제1이격간격을 조정하는 단계를 더 포함하는 게이트 패턴 형성 방법을 제시할 수 있다.
상기 게이트 패턴에 인접하여 노출되는 상기 제1 및 제2활성영역 부분에 접속할 연결콘택들의 레이아웃을 작성하는 단계, 및 상기 연결콘택과 상기 제1 또는 제2활성영역 에지(edge)와의 중첩마진(overlap margin)이 확보되게 상기 게이트 패턴의 제1이격간격을 조정하는 단계를 더 포함하는 게이트 패턴 형성 방법을 제시할 수 있다.
본 발명의 다른 일 관점은, 반도체 소자의 주변영역에 소자분리영역에 의해 설정된 제1 및 제2활성영역, 상기 제1 및 제2활성영역을 가로지르게 레이아웃 설정된 게이트 패턴들이고 상호 인접하는 상기 게이트 패턴들 상호간의 제1이격간격이 대등하게 설정된 게이트 패턴들, 및 상기 제1 및 제2활성영역 사이의 상기 소자분리영역 상에 인접하는 상기 게이트 패턴과 상기 제1이격간격에 대등한 제2이격간격을 가지게 삽입된 더미 패턴(dummy pattern)을 포함하는 반도체 소자를 제시한다.
본 발명에 따르면, 목표 선폭에 부합되는 실제 선폭을 보다 균일하게 구현할 수 있는 주변회로 트랜지스터를 위한 게이트 형성 방법을 제시할 수 있다.
본 발명의 실시예에서는, 메모리 반도체 소자의 주변영역에 형성되는 주변회로를 위한 트랜지스터의 게이트 패턴들이 이웃하는 다른 패턴들과의 이격간격을 일정하게 가지게 형성하여, 주변영역의 게이트 패턴들이 보다 규칙적으로 배열되도록 레이아웃을 설계한다. 이러한 주변영역의 게이트 패턴의 레이아웃을 노광 과정으로 전사하여 실제 게이트 패턴을 웨이퍼 상에 형성한다. 이에 따라, 노광 과정에서의 광근접효과의 불균일에 의한 패턴 전사 불균일이나, 노광 후 식각 과정에서의 국부적 식각 로딩 효과의 변동에 의한 식각 불균일을 억제할 수 있다. 또한, 이와 같이 게이트 패턴의 레이아웃이 보다 규칙성을 가지게 설계함으로써, 광근접효과를 보정(OPC)하는 과정에서의 정확도를 보다 높일 수 있다. 따라서, 게이트 패턴의 선폭을 목표 선폭에 보다 부합되게 게이트 패턴을 보다 균일하게 형성할 수 있다.
도 2를 참조하면, 디램(DRAM) 메모리 소자와 같은 메모리 반도체 소자에서, 하위 셀 어레이 영역(sub cell array region: 111)들 사이의 코어(core) 영역(115)들이 배치되어 셀 어레이 영역(110) 또는 뱅크(bank)들이 구성된다. 셀 어레이 영 역(110)들 사이 부분 또는 외곽 주변 부분에 주변 영역(periphery region: 120)이 위치하게 배치된다. 주변 영역(120)은 하위 셀 어레이 영역(111)에 반복 배치된 메모리 셀들에 대한 어드레스(addressing)를 위한 회로나, 셀 트랜지스터들의 구동을 위한 주된 워드 라인 구동 회로(MWD: Main Word line Driver), Y 디코더(decoder), 데이터 버스 센스 앰프(DB S/A: Data Bus Sense Amplifier) 또는 전압 발진부(voltage generator) 등 같은 여러 주변회로들이 배치되고 있다. 본 발명의 실시예에서는 이러한 주변회로를 구성하는 트랜지스터들의 게이트들을 보다 균일하게 배치하여 보다 정확하고 정교하게 형성하는 방법을 제시한다.
도 3을 참조하면, 본 발명의 실시예에 따른 게이트 패턴 형성 방법은, 메모리 반도체 소자의 주변회로를 구성하는 트랜지스터에 적용되는 게이트 패턴들을 형성하는 데 적용하기 위해 게이트 패턴의 레이아웃을 설계한다. 먼저, 주변회로를 구성하는 트랜지스터가 형성될 주변영역(100)을 설정하고, 주변영역(100) 내에서 소자분리영역(200)에 의해 설정된 활성영역(300)을 가로지르게 게이트 패턴(400)들을 배치한다. 이때, 게이트 패턴(400)들은 각각의 게이트 패턴(400)에 이웃하는 이웃 패턴, 예컨대, 이웃하는 다른 게이트 패턴(400)이나 또는 더미 패턴(500)과 실질적으로 대등한 이격간격(dispacing: D)을 가지게 배치하도록 디자인 룰(design rule)을 설정한다. 이에 따라, 게이트 패턴(400)의 레이아웃은 상당히 규칙적인 패턴 배열의 레이아웃으로 작성되게 된다.
각각의 게이트 패턴(400)들이 주위의 이웃 패턴들과 대등한 이격간격(D)을 가지게 하기 위해서, 먼저, 게이트 패턴(400)의 이격간격(D)을 대등하게 조정할 대 상 주변영역(100)을 전체 주변영역(도 2의 120)에 대해 선정할 수 있다. 전체 주변영역(120)에는 다양한 크기 및 선폭의 트랜지스터들이 배치되어 다양한 형태의 주변회로들을 구성하므로, 먼저, 대등한 목표 선폭(CD: Critical Dimension)을 가지는 게이트 패턴들이 배치되는 영역을 대상 주변영역(100)으로 선정할 수 있다. 따라서, 도 3의 대상 주변영역(100) 내의 게이트 패턴(400)들은 실질적으로 대등한 선폭, 예컨대, 대략 120㎚의 선폭을 가지게 레이아웃 설계될 수 있다. 게이트 패턴(400)들이 대등한 선폭을 가지게 설정되고, 또한, 이웃 패턴과의 이격간격(D) 또한 대등한 크기로 설정되므로, 게이트 패턴(400)의 피치(pitch)는 실질적으로 대등하게 설정된다.
도 3을 다시 참조하면, 게이트 패턴(400)들의 이격간격(D)에 대한 디자인 룰을 설정할 때, 게이트 패턴(400)과 다른 층위(level)의 패턴 레이아웃과의 중첩 마진(overlap margin)을 고려할 수 있다. 예컨대, 게이트 패턴(400)과 연결 콘택(600)과의 중첩 마진을 고려하여, 게이트 패턴(400)의 이격간격(D)을 설정할 수 있다. 게이트 패턴(400)은 소자분리영역(200)에 의해 설정된 활성영역(300)을 가로지르게 배치된다. 게이트 패턴(400)에 인접하여 노출되는 활성영역(300) 부분에 소스/드레인 영역이 형성되고 또한 연결 콘택(600)이 접속하게 된다. 따라서, 이러한 게이트 패턴(400)에 인접하여 노출되어 열리는 활성영역(300) 부분의 열림폭(701, 703)은, 우선적으로 연결 콘택(600)과 게이트 패턴(400) 간의 중첩 마진(703)을 확보하도록 설정된다.
따라서, 하나의 제1활성영역(310) 내의 이웃하는 두 제1게이트 패턴(410)들 사이에 노출되는 제1활성영역(310)의 제1열림폭(701)은, 연결콘택(600)의 선폭 크기와, 연결콘택(600)과 게이트 패턴(400) 간의 중첩 마진(703)의 2배의 합으로 설정된다. 이러한 제1열림폭(701)은 제1게이트 패턴(410)들 상호간의 제1이격간격(D1)과 대등하므로, 제1이격간격(D1)은 연결콘택(600)과 게이트 패턴(400) 간의 중첩 마진(703)에 의존하여 그 크기가 설정될 수 있다.
예컨대, 제1게이트 패턴(410)의 선폭(CD)이 대략 200㎚ 크기로 설정될 경우, 연결콘택(600)의 중첩 마진, 즉, 연결콘택(600)의 선폭은 대략 80㎚로 설정될 수 있다. 이러한 경우, 연결콘택(600)과 제1게이트 패턴(410)과의 중첩 마진(overlap margin)은 대략 60㎚로 설정되어, 제1게이트 패턴(410)들 간의 제1이격간격(D1)은 200㎚로 설정될 수 있다. 이러한 디자인 룰의 설정은, 제1게이트 패턴(410)과 연결콘택(600)과의 중첩 마진, 연결 콘택(600)과 활성영역(300)과의 중첩 마진, 연결콘택(600)에 전기적으로 연결되는 상위배선층인 비트라인(bit line)과의 중첩 마진, 제1게이트 패턴(410)들 사이에 설정되는 피치에 따른 공정 마진 변화, 제1게이트 패턴(410)들 사이의 제1이격간격(D1)에 대한 층간절연층의 갭(gap) 채움 마진 등을 평가하여 설정될 수 있다.
도 3을 다시 참조하면, 서로 다른 종류의 주변회로를 구성하기 위해서, 주변회로를 구성하는 트랜지스터들을 소자분리영역(200)으로 격리시킬 경우, 제1활성영역(310)과 제2활성영역(330)이 사이의 소자분리영역(200)의 분리 부분(205)의 폭만큼 이격될 수 있다. 이러한 이격에 의해서 제1활성영역(310) 상에 배치되는 제1게이트 패턴(410)과 제2활성영역(330) 상에 배치되는 제2게이트 패턴(430) 사이의 이 격간격(505)은, 제1게이트 패턴(410)들 사이의 제1이격간격(D1)과 상당한 차이, 예컨대, 2배정도 이상의 차이를 가지게 될 수 있다.
이러한 경우, 소자분리영역(200)의 분리 부분(205) 상에 더미 패턴(dummy pattern: 500)을 도입할 수 있다. 더미 패턴(500)은 이웃하는 제1게이트 패턴(410) 및 제2게이트 패턴(430) 각각과의 제2이격간격(D2) 및 제3이격간격(D3)을 가지게 도입될 수 있다. 이때, 제2 및 제3이격간격(D2, D3)은, 게이트 패턴(400)과 이웃하는 패턴간의 이격간격(D)이 실질적으로 동일하게 유지하기 위해서, 각각 제1이격간격(D1)과 대등한 크기로 설정된다. 이를 위해서, 더미 패턴(500)의 선폭(CD) 및 소자분리영역(200)의 분리 부분(205)의 폭을 재조정할 수 있다.
더미 패턴(500)은 국부적 식각 로딩 효과를 개선하여 전체적으로 보다 균일한 식각 효과를 구현하기 위해 도입되므로, 더미 패턴(500)의 선폭(CD)은 이러한 효과의 구현을 위해 게이트 패턴(400)의 선폭 크기에 비해 대략 100% 내지 150% 정도 크기로 설정될 수 있다. 더미 패턴(500)의 크기가 게이트 패턴(400)의 선폭에 비해 150% 보다 더 클 경우, 더미 패턴(500)에 의한 국부적 로딩 효과의 유발이 예측되므로, 더미 패턴(500)의 크기는 게이트 패턴(400)의 선폭 크기의 대략 150% 이내로 제한될 수 있다. 한편, 더미 패턴(500)은 제1 및 제2활성영역(310, 330)에 중첩될 경우, 전기적인 불량을 유발할 수 있다. 따라서, 더미 패턴(500)은 활성영역(300)의 에지(301)와의 분리 마진(separation margin: 705)이 확보되도록 배치되어야 한다.
이와 같이 더미 패턴(500)이 분리 마진(705)을 확보하며 배치되기 위해, 활 성영역(300)의 폭 또는 에지(301)의 위치가 조정되거나 또는 더미 패턴(500)의 선포(CD)가 조정될 수 있다. 이때, 분리 마진(705) 확보를 위해 활성영역(300)의 폭이 조정되어 에지(301)의 위치가 조정될 경우, 활성영역(300)에 접속되는 연결콘택(600)과 에지(301) 간의 중첩마진(704), 즉, 분리되는 마진이 확보되도록 평가해야 한다.
예컨대, 게이트 패턴(400)이 대략 120㎚ 선폭(CD) 크기로 설정되고, 제1이격간격(D1)이 모두 200㎚로 설정될 경우, 대략 80㎚의 선폭의 연결콘택(600)과 활성영역(300)의 에지(301) 간의 이격간격, 즉, 중첩마진(704)은 대략 45㎚로 설정될 수 있고, 이에 따라, 제2 및 제3이격간격(D2, D3)이 제1이격간격(D1)과 대등한 크기로 유지되기 위해서, 분리 마진(705)은 15㎚로 설정될 수 있다. 이러한 분리 마진(705)과 중첩마진(704)에 대한 디자인 룰은 실제 공정상의 불량 여부를 확인하여 적용할 디자인 룰로 설정하게 된다. 이와 같이 디자인 룰을 설정한 후, 이러한 디자인 룰이 실제 공정에 적합한지 여부를 검사 및 평가하여, 디자인 룰을 확정하게 된다. 이러한 설정된 선폭 등에 대한 디자인 룰을 따라 도 3에 제시된 바와 같이 게이트 패턴(400)의 레이아웃을 설계 및 생성한다.
한편, 더미 패턴(500)들이 다수 개가 나란히 배치될 경우, 더미 패턴(500)들 사이의 이격간격은, 제2 또는 제3이격간격(D2, D3)과 대등한 크기로 설정될 수 있다. 이에 따라, 다수 개의 더미 패턴(500)들이 나란히 배열되게 배치될 때에도, 배열 규칙성이 유지될 수 있다.
이와 같이 설계된 게이트 패턴(400)의 레이아웃을 따르는 마스크 패턴(mask pattern)을 포토마스크(photomask) 상에 형성하고, 포토마스크를 이용하여 웨이퍼 상으로 레이아웃을 노광 전사한다. 이후에, 노광 전사된 패턴, 예컨대, 포토레지스트 패턴을 식각마스크(etch mask)로 이용하여 웨이퍼 상의 게이트층을 선택적으로 식각하여, 실제 게이트 패턴들을 형성한다. 이때, 실제 게이트 패턴들은 도 3의 게이트 패턴(400)의 레이아웃을 따르는 형상으로 형성되게 된다.
이러한 패턴 전사 과정에서, 도 3의 게이트 패턴(400)의 레이아웃은, 보다 균일성 있는 실제 게이트층 패턴을 형성을 유도할 수 있다. 즉, 게이트 패턴(400)의 레이아웃은 대등한 이격간격(D)을 주위의 다른 패턴들, 예컨대, 다른 게이트 패턴(430) 및 더미 패턴(500)과 가지게 설계되므로, 패턴 배열의 규칙성의 측면에서 보다 균일성 있는 패턴 배열 규칙성을 제공할 수 있다. 이에 따라, 노광 시 보다 주변영역(100)에서의 보다 균일한 광근접효과를 유도하여, 게이트 패턴(400)의 전사를 보다 균일하게 유도할 수 있다.
또한, 게이트 패턴(400)의 레이아웃은 상당히 규칙적인 패턴 배열을 제공하므로, 패턴 전사 시 국부적 광근접효과가 유발될 경우, 즉, 패턴 전사 불량이 발생될 경우, 이를 보정하는 OPC 과정이 보다 정교하고 정확하게 수행될 수 있게 유도할 수 있다. 이에 따라, OPC의 정확성(accuracy)을 개선할 수 있다.
더욱이, 게이트 패턴(400)과 더미 패턴(500)들이 대등한 이격간격(D)을 가지게 배치 배열되므로, 웨이퍼 상의 게이트층을 선택적으로 식각할 때 국부적 식각 로딩 효과의 불균일한 발생을 억제할 수 있다. 이에 따라, 게이트 패턴(400)의 레이아웃을 따르는 실제 게이트층 패턴을 패터닝할 때, 주변영역에서의 균일한 식각 바이어스(etch bias)가 인가되도록 유도할 수 있다. 따라서, 게이트 패턴(400)의 레이아웃에서 설정한 목표 선폭(CD)에 부합되는 실제 선폭을 가지게 게이트층 패턴을 패턴 불량을 억제하며 패터닝할 수 있다.
상술한 본 발명에 따르면, 메모리 반도체 소자의 주변영역에서의 트랜지스터의 게이트 패턴의 선폭 마진 및 균일성을 확보할 수 있다. 이에 따라, 반도체 소자의 특성을 개선하며 수율을 증대시킬 수 있다.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되는 것으로 해석되어지는 것은 바람직하지 않다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다. 또한, 본 발명은 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능한 것으로 이해될 수 있다.

Claims (15)

  1. 반도체 소자의 주변영역에 이웃하는 대등한 층위의 다른 패턴들과 게이트 패턴이 대등한 이격간격을 가지게 상기 게이트 패턴이 다수 배열된 레이아웃을 작성하는 단계; 및
    상기 게이트 패턴들의 레이아웃을 웨이퍼 상으로 전사하는 단계를 포함하는 게이트 패턴 형성 방법.
  2. 제1항에 있어서,
    상기 게이트 패턴들은 상호간에 대등한 선폭(CD)을 가지게 설정되는 게이트 패턴 형성 방법.
  3. 제1항에 있어서,
    상기 대등한 층위의 다른 패턴은
    상기 게이트 패턴과 대등한 선폭(CD)의 다른 제2의 게이트 패턴으로 설정되는 게이트 패턴 형성 방법.
  4. 제1항에 있어서,
    상기 대등한 층위의 다른 패턴은
    상기 게이트 패턴에 인접하게 배치되는 더미 패턴(dummy pattern)으로 설정 되는 게이트 패턴 형성 방법.
  5. 제1항에 있어서,
    상기 더미 패턴(dummy pattern)은
    상기 게이트 패턴의 선폭(CD)에 100% 내지 150% 크기의 선폭(CD)을 가지게 설정되는 게이트 패턴 형성 방법.
  6. 반도체 소자의 주변영역에 제1 및 제2활성영역을 설정하는 소자분리영역의 레이아웃을 작성하는 단계;
    상기 제1 및 제2활성영역을 가로지르는 게이트 패턴들의 레이아웃을 상호 인접하는 상기 게이트 패턴들 상호간의 제1이격간격이 대등하게 작성하는 단계;
    상기 제1 및 제2활성영역 사이의 상기 소자분리영역 상에 더미 패턴(dummy pattern)을 인접하는 상기 게이트 패턴과 상기 제1이격간격에 대등한 제2이격간격을 가지게 삽입하는 단계;
    상기 게이트 패턴 및 더미 패턴의 레이아웃을 웨이퍼 상으로 전사하는 단계를 포함하는 게이트 패턴 형성 방법.
  7. 제6항에 있어서,
    상기 게이트 패턴들은 상호간에 대등한 선폭(CD)을 가지게 설정되는 게이트 패턴 형성 방법.
  8. 제6항에 있어서,
    상기 더미 패턴(dummy pattern)은
    상기 게이트 패턴의 선폭(CD)에 100% 내지 150% 크기의 선폭(CD)을 가지게 설정되는 게이트 패턴 형성 방법.
  9. 제6항에 있어서,
    상기 더미 패턴과 상기 제1 및 제2활성영역의 에지(edge) 사이의 분리마진(separation margin)이 확보되게 상기 게이트 패턴의 제1이격간격을 조정하는 단계를 더 포함하는 게이트 패턴 형성 방법.
  10. 제6항에 있어서,
    상기 더미 패턴과 상기 제1 및 제2활성영역의 에지(edge) 사이의 분리마진(separation margin)이 확보되게 상기 더미 패턴의 선폭(CD)을 조정하는 단계를 더 포함하는 게이트 패턴 형성 방법.
  11. 제6항에 있어서,
    상기 게이트 패턴에 인접하여 노출되는 상기 제1 및 제2활성영역 부분에 접속할 연결콘택들의 레이아웃을 작성하는 단계; 및
    상기 연결콘택과 상기 게이트 패턴과의 중첩마진(overlap margin)이 확보되 게 상기 게이트 패턴의 제1이격간격을 조정하는 단계를 더 포함하는 게이트 패턴 형성 방법.
  12. 제6항에 있어서,
    상기 게이트 패턴에 인접하여 노출되는 상기 제1 및 제2활성영역 부분에 접속할 연결콘택들의 레이아웃을 작성하는 단계; 및
    상기 연결콘택과 상기 제1 또는 제2활성영역 에지(edge)와의 중첩마진(overlap margin)이 확보되게 상기 게이트 패턴의 제1이격간격을 조정하는 단계를 더 포함하는 게이트 패턴 형성 방법.
  13. 반도체 소자의 주변영역에 소자분리영역에 의해 설정된 제1 및 제2활성영역;
    상기 제1 및 제2활성영역을 가로지르게 레이아웃 설정된 게이트 패턴들이고 상호 인접하는 상기 게이트 패턴들 상호간의 제1이격간격이 대등하게 설정된 게이트 패턴들; 및
    상기 제1 및 제2활성영역 사이의 상기 소자분리영역 상에 인접하는 상기 게이트 패턴과 상기 제1이격간격에 대등한 제2이격간격을 가지게 삽입된 더미 패턴(dummy pattern)을 포함하는 반도체 소자.
  14. 제13항에 있어서,
    상기 게이트 패턴들은 상호간에 대등한 선폭(CD)을 가지는 반도체 소자.
  15. 제13항에 있어서,
    상기 더미 패턴(dummy pattern)은
    상기 게이트 패턴의 선폭(CD)에 100% 내지 150% 크기의 선폭(CD)을 가지는 반도체 소자.
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