KR20080101445A - 위상 고정 루프와 그의 구동 방법 - Google Patents

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Abstract

본 발명은 기준클럭과 피드백클럭과의 위상차를 검출하여 그에 대응하는 검출신호를 생성하기 위한 위상주파수 검출수단과, 상기 검출신호에 대응하는 전압레벨을 가지는 제어전압을 생성하기 위한 제어전압 생성수단과, 상기 제어전압의 레벨에 대응하는 주파수를 가지는 내부클럭을 생성하기 위한 전압제어 발진수단, 및 상기 기준클럭의 주파수에 대응하는 스타트업 레벨 다중화신호에 응답하여 상기 전압제어 발진수단이 기동(activation)되기 이전에 제어전압단을 예정된 스타트업 레벨로 구동하기 위한 스타트업 구동수단을 구비하는 위상고정루프를 제공한다.
위상 고정 루프, 락킹 타임, 스타트업

Description

위상 고정 루프와 그의 구동 방법{PHASE LOCKED LOOP AND OPERATION METHOD THEREOF}
도 1은 종래 기술에 따른 위상 고정 루프를 설명하기 위한 블록도.
도 2는 도 1의 위상 주파수 검출부를 설명하기 위한 도면.
도 3은 도 1의 전압제어 발진부를 설명하기 위한 도면.
도 4는 본 발명에 따른 위상 고정 루프를 설명하기 위한 블록도.
도 5는 도 4의 스타트업 구동부를 설명하기 위한 도면.
도 6은 PLL 활성화 신호생성부를 설명하기 위한 도면.
도 7은 도 4의 위상 주파수 검출부를 설명하기 위한 도면.
* 도면의 주요 부분에 대한 부호의 설명
510 : 위상 주파수 검출부 530 : 제어전압 생성부
532 : 차지 펑핑부 534 : 루프 필터
550 : 전압제어 발진부 590 : 스타트업 구동부
본 발명은 반도체 설계 기술에 관한 것으로, 위상 고정 루프(Phase Locked Loop : PLL)에 관한 것으로, 특히, 빠른 락킹(locking) 타임을 보장해 주는 위상 고정 루프에 관한 것이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 소자의 경우 외부클럭을 입력받아 여러가지 동작 타이밍을 맞추기 위한 레퍼런스(reference)로 사용하고 있다. 하지만, 외부클럭은 내부회로의 클럭/데이터 경로의 지연에 의한 클럭 스큐(clock skew)가 발생할 수 있으며, 이것을 보상해 주기 위하여 반도체 소자 내부에는 클럭 동기회로가 구비되어 있다. 이러한 클럭 동기회로에는 위상 고정 루프와 지연 고정 루프(Delay Locked Loop : DLL)가 있으며, 반도체 소자는 클럭 동기회로에서 출력되는 내부클럭(CLK_INN)을 이용하여 외부 장치들과의 여러가지 신호 전송을 수행한다.
여기서, 외부클럭의 주파수와 내부클럭(CLK_INN)의 주파수가 서로 다른 경우에는 주파수 채배 기능이 있는 위상 고정 루프를 주로 사용하고, 외부클럭과 내부클럭(CLK_INN)의 주파수가 동일한 경우에는 지연 고정 루프를 주로 사용한다. 기본적으로 위상 고정 루프와 지연 고정 루프의 구성은 서로 유사하며, 위상고정루프의 경우 내부클럭(CLK_INN)을 생성하는데 있어서 전압 제어 발진기(Voltage Controlled Oscillator : VCO)를 사용하고 지연 고정 루프의 경우 전압 제어 지연 라인(Voltage Controlled Delay Line : VCDL)을 사용한다는 점에서 구별될 수 있 다.
위상 고정 루프는 지연 고정 루프에 비교해 칩(chip) 면적을 많이 차지하고 설계가 까다로운 단점을 가지고 있지만 주파수 합성에 의한 다양한 클럭 생성이 가능하고 클럭/데이터 복구(clock data recovery)가 쉬운 장점을 가지고 있기 때문에 통신, 무선 시스템, 및 디지털 회로 등의 응용 영역에서 광범위하게 사용되고 있다. 그리고, 위상 고정 루프는 칩의 동작주파수가 점점 빨라짐에 따른 고속의 반도체 소자 설계에 있어서 필수적인 회로로써, 반도체 소자 설계 기술의 발전과 더불어 그 응용 분야도 더욱 넓어지리라 생각된다.
도 1은 종래 기술에 따른 위상 고정 루프(PLL)를 설명하기 위한 블록도이다.
도 1을 참조하면, 위상 고정 루프는 기준클럭(CLK_REF)과 피드백클럭(CLK_FED)의 위상 차를 검출하여 이에 대응하는 검출신호(DET_UP, DET_DN)를 생성하기 위한 위상 주파수 검출부(110)와, 검출신호(DET_UP, DET_DN)를 입력받아 그에 대응하는 전압레벨을 가지는 제어전압(V_CTR)을 생성하기 위한 제어전압 생성부(130)와, 제어전압(V_CTR)을 입력받아 그에 대응하는 주파수를 가지는 내부클럭(CLK_INN)을 생성하기 위한 전압제어 발진부(150)를 구비하고 있으며, 내부클럭(CLK_INN)의 주파수를 분주하여 피드백클럭(CLK_FED)을 생성하기 위한 주파수 분주부(170)를 더 구비할 수 있다.
위상 주파수 검출부(110)는 기준클럭(CLK_REF)과 피드백클럭(CLK_FED)의 위상 차이에 따라 업 검출신호(DET_UP)와 다운 검출신호(DET_DN)를 생성한다. 업 검출신호(DET_UP)는 피드백클럭(CLK_FED)의 위상이 기준클럭(CLK_REF)의 위상보다 뒤 지게 되면 활성화(enable)되는 펄스(pulse) 신호로써, 그 차이만큼의 펄스 폭을 가진다. 다운 검출신호(DET_DN)는 피드백클럭(CLK_FED)의 위상이 기준클럭(CLK_REF)의 위상보다 앞서게 되면 활성화되는 신호로써, 역시 그 차이만큼의 펄스 폭을 가진다.
제어전압 생성부(130)는 통상적으로 차지펌핑부(132)와 루프 필터(loop filter, 134)를 구비한다. 차지펑핑부(132)는 업 검출신호(DET_UP)와 다운 검출신호(DET_DN)의 펄스 폭에 대응하는 만큼 전류를 제어전압(V_CTR)단에 공급하거나 빼주고, 루프 필터(134)는 이를 충전 또는 방전하여 해당하는 제어전압(V_CTR)을 생성한다.
전압제어 발진부(150)는 제어전압(V_CTR)의 전압레벨에 대응하는 주파수를 가지는 내부클럭(CLK_INN)을 생성한다. 예컨대, 제어전압(V_CTR)의 전압레벨이 높아지면 내부클럭(CLK_INN)의 주파수는 점점 높아지고, 제어전압(V_CTR)의 전압레벨이 낮아지면 내부클럭(CLK_INN)의 주파수는 점점 낮아지게 된다.
주파수 분주부(170)는 주변환경의 변화에도 정확한 주파수의 기준클럭(CLK_REF)을 유지할 수 있는 크리스탈 발진기를 기준주파수원으로 이용하기 위해 내부클럭(CLK_INN)의 주파수보다 낮은 주파수의 피드백클럭(CLK_FED)을 구현하기 위한 것으로서, 위상 주파수 검출부(110)는 낮은 주파수의 피드백 클럭(CLK_FED)과 낮은 주파수의 기준클럭(CLK_REF)을 비교하게 된다.
결국, 위상 고정 루프는 기준클럭(CLK_REF)과 피드백클럭(CLK_FED)의 주파수가 같게 되도록 락킹 동작을 반복적으로 수행하며, 원하는 주파수를 가지는 내부클 럭(CLK_INN)을 생성하게 된다. 여기서 내부클럭(CLK_INN)이 원하는 목표주파수를 가지게 되는 것을 락킹이라고 한다.
도 2는 도 1의 위상 주파수 검출부(110)를 설명하기 위한 도면이다.
도 2를 참조하면, 위상 주파수 검출부(110)는 기준클럭(CLK_REF)에 응답하여 업 검출신호(DET_UP)를 생성하기 위한 제1 디 플립 플롭(112)과, 피드백클럭(CLK_FED)에 응답하여 다운 검출신호(DET_DN)를 생성하기 위한 제2 디 플립 플롭(114), 및 업 검출신호(DET_UP)와 다운 검출신호(DET_DN)를 입력받아 제1 및 제2 디 플립 플롭(112, 114)을 리셋(reset)하기 위한 리셋신호(CTR_RST)를 생성하는 리셋부(AND1)를 구비한다.
그래서, 기준클럭(CLK_REF)이 논리'하이'(high)인 구간에서 업 검출신호(DET_UP)를 논리'하이'로 만들고, 피드백클럭(CLK_FED)이 논리'하이'인 구간에서 다운 검출신호(DET_DN)를 논리'하이'로 만들어 준다. 그리고, 기준클럭(CLK_REF)과 피드백클럭(CLK_FED)이 모두 논리'하이'인 구간에서 리셋신호(CTR_RST)를 활성화시켜 제1 및 제2 플립 플롭(112, 114)을 리셋시킨다.
결국, 위상 주파수 검출부(110)는 기준클럭(CLK_REF)의 위상이 피드백클럭(CLK_FED)의 위상보다 빠르면 그 차이만큼의 펄스 폭을 가지는 업 검출신호(DET_UP)를 생성하고, 피드백클럭(CLK_FED)의 위상이 기준클럭(CLK_REF)의 위상보다 빠르면 그 차이만큼의 펄스 폭을 가지는 다운 검출신호(DET_DN)를 생성한다.
여기서, 제1 및 제2 디 플립 플롭(112, 114)에 대한 구체적인 회로 구성은 이미 널리 공지된 것이기에 여기서 구체적으로 설명하지 않는다.
도 3은 도 1의 전압제어 발진부(150)를 설명하기 위한 도면이다.
도 3을 참조하면, 전압제어 발진부(150)는 다수의 PMOS 트랜지스터(152)와 다수의 NMOS 트랜지스터(154)와 다수의 인버터(156)를 구비한다. 다수의 인버터(156)의 각 인버터는 제어전압(V_CTR)의 전압레벨에 따라 단위 지연 시간을 가진다. 그래서, 전압제어 발진부(150)는 제어전압(V_CTR)의 전압레벨이 높아지면 각 인버터에 많은 전류가 공급되어 각 인버터의 지연 시간이 짧아지고, 전압제어 발진부(150)는 높은 주파수의 내부클럭(CLK_INN)이 생성된다. 반대로, 제어전압(V_CTR)의 전압레벨이 낮아지면 각 인버터에 적은 전류가 공급되어 각 인버터의 지연 시간이 길어지고, 전압제어 발진부(150)는 낮은 주파수의 내부클럭(CLK_INN)을 생성한다.
여기서, 전압제어 발진부(150)의 제어전압(V_CTR)단을 살펴보도록 하자.
전압제어 발진부(150)의 경우, 락킹 동작을 수행하기 전에 제어전압(V_CTR)의 전압레벨을 논리'로우'로 만들어 준다. 이것은 위상 고정 루프가 동작하기 이전에 전압제어 발진부(150)의 불필요한 동작으로 인한 원하지 않는 전류소모를 막아주기 위한 것이다.
다시 말하면, 도 3에는 제어전압(V_CTR)이 다수의 NMOS 트랜지스터(154)의 게이트에 입력되기 때문에 위상 고정 루프가 동작하기 이전에는 제어전압(V_CTR)을 논리'로우'로 만들어 준다. 만약, 제어전압(V_CTR)이 다수의 PMOS 트랜지스터(152)의 게이트에 입력되는 경우라면 위상 고정 루프가 동작하기 이전에는 제어전압(V_CTR)을 논리'하이'로 만들어 준다.
도 3과 같은 구성에서 위상 고정 루프는 락킹 동작을 통해 논리'로우'의 제어전압(V_CTR)을 원하는 목표주파수의 내부클럭(CLK_INN)를 생성하기 위한 전압레벨까지 올려준다. 본 명세서에서는 원하는 목표주파수의 내부클럭(CLK_INN)을 생성하기 위한 제어전압(V_CTR)이 생성되는데 까지 걸리는 시간을 락킹 타임(locking time)이라 정의하기로 한다.
한편, 반도체 소자는 고속화에 대한 요구에 부응하여 발전하고 있다. 때문에, 락킹 타임을 줄여 원하는 주파수의 내부클럭(CLK_INN)을 빠르게 생성하는 것은 고속화에 대한 요구를 충족시켜 주는 방향이 될 것이다. 그래서, 본 명세서에서는 락킹 타임을 줄이기 위한 개선책을 제시하고자 한다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 락킹 타임을 줄여 줄 수 있는 위상 고정 루프를 제공하는데 그 목적이 있다.
또한, 락킹 동작에 있어서 효율적으로 전력을 소모할 수 있는 위상 고정 루프를 제공하는데 다른 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 기준클럭과 피드백클럭과의 위상차를 검출하여 그에 대응하는 검출신호를 생성하기 위한 위상주파수 검출수단; 상기 검출신호에 대응하는 전압레벨을 가지는 제어전압을 생성하기 위한 제어전압 생성수단; 상기 제어전압의 레벨에 대응하는 주파수를 가지는 내부클럭을 생성하기 위한 전압제어 발진수단; 및 상기 기준클럭의 주파수에 대응하는 스타트업 레벨 다중화신호에 응답하여 상기 전압제어 발진수단이 기동(activation)되기 이전에 제어전압단을 예정된 스타트업 레벨로 구동하기 위한 스타트업 구동수단을 구비하는 위상고정루프가 제공된다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따르면, 제어전압의 전압레벨에 대응하는 주파수를 가지는 내부클럭을 생성하기 위한 전압제어발진부를 구비하는 위상고정루프의 구동 방법에 있어서, 상기 전압제어발진부가 기동(activation)되기 이전에 스타트업 신호에 응답하여 상기 제어전압을 예정된 스타트업 레벨로 구동하기 위한 스타트업 단계와, 상기 스타트업 단계 이후 상기 위상고정루프의 락킹 동작을 수행하는 락킹 단계를 포함하는 위상고정루프의 구동 방법이 제공된다.
상기 목적을 달성하기 위한 본 발명의 또 다른 일 측면에 따르면, 전압제어 발진부를 포함하는 위상고정루프와, 상기 전압제어 발진부가 기동(activation)되기 이전에 제어전압단을 목표주파수에 대응하는 전압레벨로 구동하기 위한 스타트업 구동수단을 구비하는 집적회로가 제공되며, 바람직하게, 상기 목표주파수는 상기 위상고정루프의 락킹 이후 출력되는 출력신호의 주파수에 대응하는 것을 특징으로 한다.
본 발명은 위상 고정 루프의 동작 이전에 제어전압단을 스타트업 레벨로 구동해 줌으로써, 위상 고정 루프의 락킹 타임을 줄여 줄 수 있다. 여기서, 스타트업 레벨은 위상 고정 루프의 락킹 시점의 제어전압의 전압레벨을 가지는 것이 바람직하다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 4는 본 발명에 따른 위상 고정 루프를 설명하기 위한 블록도이다.
도 4를 참조하면, 본 발명에 따른 위상 고정 루프는 PLL 활성화 신호(EN_PLL)에 응답하여 활성화되고, 기준클럭(CLK_REF)과 피드백클럭(CLK_FED)의 위상 차를 검출하여 이에 대응하는 검출신호(DET_UP, DET_DN)를 생성하기 위한 위상 주파수 검출부(510)와, 검출신호(DET_UP, DET_DN)를 입력받아 그에 대응하는 전압레벨을 가지는 제어전압(V_CTR)을 생성하기 위한 제어전압 생성부(530)와, 제어전압(V_CTR)을 입력받아 그에 대응하는 주파수를 가지는 내부클럭(CLK_INN)을 생성하기 위한 전압제어 발진부(550), 및 기준클럭(CLK_REF)의 주파수에 대응하는 스타트업 레벨 다중화신호(SEL)에 응답하여 전압제어 발진부(550)가 기동(activation)되기 이전에 제어전압(V_CTR)단을 예정된 스타트업 레벨로 구동하기 위한 스타트업 구동부(590)를 구비할 수 있으며, 내부클럭(CLK_INN)의 주파수를 분주하여 피드백클럭(CLK_FED)을 생성하기 위한 주파수 분주부(570)를 더 구비할 수 있다.
위상 주파수 검출부(510)는 PLL 활성화 신호(EN_PLL)에 응답하여 기준클럭(CLK_REF)과 피드백클럭(CLK_FED)의 위상 차이에 따라 업 검출신호(DET_UP)와 다 운 검출신호(DET_DN)를 생성한다. 업 검출신호(DET_UP)는 피드백클럭(CLK_FED)의 위상이 기준클럭(CLK_REF)의 위상보다 뒤지게 되면 활성화되는 신호로써, 그 차이만큼의 펄스(pulse) 폭을 가진다. 다운 검출신호(DET_DN)는 피드백클럭(CLK_FED)의 위상이 기준클럭(CLK_REF)의 위상보다 앞서게 되면 활성화되는 신호로써, 역시 그 차이만큼의 펄스 폭을 가진다.
제어전압 생성부(530)는 통상적으로 차지펌핑부(532)와 루프 필터(534)를 구비한다. 차지펑핑부(532)는 업 검출신호(DET_UP)와 다운 검출신호(DET_DN)의 펄스 폭에 대응하는 만큼 전류를 생성하고, 루프 필터(534)는 이를 충전 또는 방전하여 해당하는 제어전압(V_CTR)을 생성한다.
전압제어 발진부(550)는 제어전압(V_CTR)의 전압레벨에 대응하는 주파수를 가지는 내부클럭(CLK_INN)을 생성한다. 예컨대, 제어전압(V_CTR)의 전압레벨이 높아지면 내부클럭(CLK_INN)의 주파수는 점점 높아지고, 제어전압(V_CTR)의 전압레벨이 낮아지면 내부클럭(CLK_INN)의 주파수는 점점 낮아지게 된다.
주파수 분주부(570)는 주변환경의 변화에도 정확한 주파수의 기준클럭(CLK_REF)을 유지할 수 있는 크리스탈 발진기를 기준주파수원으로 이용하기 위해 내부클럭(CLK_INN)의 주파수보다 낮은 주파수의 피드백클럭(CLK_FED)을 구현하기 위한 것으로서, 위상 주파수 검출부(110)는 낮은 주파수의 피드백 클럭(CLK_FED)과 낮은 주파수의 기준클럭(CLK_REF)을 비교하게 된다.
본 발명은 스타트업 구동부(590)를 추가하였으며, 이에 따라, 락킹 타임을 줄여줄 수 있다.
스타트업 구동부(590)는 위상 고정 루프가 동작하기 이전 - 좀 더 상세하게는 전압제어 발진부(550)가 기동(activation) 되기 이전 - 에 스타트업 신호(STR_UP)에 응답하여 제어전압(V_CTR)단을 목표주파수에 대응하는 예정된 스타트업 레벨로 구동시켜 준다.
여기서, 스타트업 레벨은 락킹 시점의 제어전압(V_CTR)의 전압레벨을 가지는 것이 바람직하며, 기준클럭(CLK_REF)에 대응하여 달라지는 것이 바람직하다. 스타트업 레벨은 스타트업 레벨 다중화신호(SEL)에 의해 선택되어 지며, 스타트업 레벨 다중화신호(SEL)는 모드 레지스터 셋(Mode Register Set : MRS) 이나 퓨즈 옵션 회로를 통해 출력될 수 있다. 때문에, 스타트업 레벨 다중화신호(SEL)는 기준클럭(CLK_REF)에 관한 정보를 가지는 신호이어야 하며, 즉 원하는 스타트업 레벨에 관한 정보를 가지는 신호인 것이 바람직하다.
다시 말하면, 스타트업 구동부(590)는 위상 고정 루프의 동작 이전에 스타트업 레벨 다중화신호(SEL)에 대응하는 스타트업 레벨을 제어전압(V_CTR)단에 제공해 줌으로써 빠른 락킹 동작을 구현할 수 있다.
도 5는 도 4의 스타트업 구동부(590)를 설명하기 위한 도면이다.
도 5를 참조하면, 스타트업 구동부(590)는 외부전압(VDD)을 분배하여 다수의 분배전압을 생성하기 위한 전압생성부(592)와, 스타트업 레벨 다중화신호(SEL1, SEL2)에 응답하여 전압생성부(592)에서 생성된 다수의 분배전압 중 어느 하나를 선택적으로 출력하기 위한 전압선택부(594)와, 제어전압(V_CTR)단의 전압레벨과 전압선택부(594)에서 선택된 분배전압의 전압레벨을 비교하여 비교결과 신호(COMP)를 생성하기 위한 전압비교부(596), 및 스타트업 신호(STR_UP)와 비교결과 신호(COMP)에 응답하여 제어전압(V_CTR)단을 구동하기 위한 구동부(598)를 구비할 수 있다.
전압생성부(592)는 스타트업 신호(STR_UP)와 비교결과 신호(COMP)를 입력받아 활성화 신호(EN_DIV)를 생성하기 위한 활성화 신호 생성부(592A)와, 활성화 신호(EN_DIV)에 응답하여 전압분배부(592C)를 활성화시키기 위한 활성화부(592B), 및 외부전압단(VDD)과 활성화부(592B) 사이에 연결되어 외부전압(VDD)을 분배하기 위한 전압분배부(592C)를 구비할 수 있다.
여기서, 활성화부(592B)는 전압분배부(592C)와 접지전압단(VSS) 사이에 소오스-드레인 연결되고 활성화 신호(EN_DIV)를 게이트 입력받는 제1 NMOS 트랜지스터(NM1)를 구비할 수 있으며, 활성화 신호(EN_DIV)는 스타트업 신호(STR_UP)에 응답하여 활성화되고 비교결과 신호(COMP)에 응답하여 비활성화되는 신호이다.
전압분배부(592C)는 외부전압단(VDD)과 활성화부(592B) 사이에 직렬 연결된 다수의 저항(R1, R2, R3, R4, R5)을 구비할 수 있으며, 본 실시예에서는 다섯개의 저항을 구비하여 4개의 분배전압을 생성하는 예를 들었다.
한편, 구동부(598)는 스타트업 신호(STR_UP)와 비교결과 신호(COMP)를 입력받아 구동제어 신호(CTR_DRV)를 생성하기 위한 구동제어 신호 생성부(598A)와, 구동제어 신호(CTR_DRV)에 응답하여 제어전압(V_CTR)단을 풀 업(pull up) 구동하기 위한 풀 업 구동부(598B)를 구비할 수 있다.
여기서, 풀 업 구동부(598B)는 외부전압단(VDD)과 제어전압(V_CTR)단에 소오스-드레인 연결되고 구동 제어 신호(CTR_DRV)를 게이트 입력받는 제1 PMOS 트랜지 스터(PM1)를 구비할 수 있으며, 구동 제어 신호(CTR_DRV)는 스타트업 신호(STR_UP)에 응답하여 활성화되고 비교결과 신호(COMP)에 응답하여 비활성화되는 신호이다.
아울러, 비교결과 신호(COMP)는 제어전압(V_CTR)단의 전압레벨이 선택된 분배전압의 전압레벨보다 높으면 논리'하이'가 되어 전압생성부(592)와 구동부(598)를 비활성화시키고, 선택된 분배전압의 전압레벨이 제어전압(V_CTR)단의 전압레벨보다 높으면 논리'로우'가 되어 전압생성부(592)와 구동부(598)를 활성화시키기 위한 신호이다.
또한, 스타트업 레벨 다중화신호(SEL1, SEL2)는 다수의 분배전압에 대응하는 신호로써, 본 실시예에서는 4개의 분배전압을 선택하기 위한 2개의 스타트업 레벨 다중화신호(SEL1, SEL2)를 사용하였다.
이하, 동작 설명을 통해 각 신호와 각 노드들의 좀 더 자세히 설명하기로 한다.
비교결과 신호(COMP)가 논리'로우'로 비활성화된 상태이고 전압제어 발진부(550)가 기동하기 이전에 스타트업 신호(STR_UP)가 논리'하이'가 되면, 활성화 신호(EN_DIV)는 논리'하이'가 되어 활성화부(592B)의 제1 NMOS 트랜지스터(NM1)를 턴 온(turn on)시킨다. 그래서, 전압분배부(592C)는 다수의 분배전압을 생성하고, 전압선택부(594)는 스타트업 레벨 다중화신호(SEL1, SEL2)에 응답하여 다수의 분배전압 중 어느 하나의 분배전압을 출력한다.
여기서, 선택된 분배전압은 예정된 스타트업 레벨에 대응하는 것이 바람직하며, 이 선택된 분배전압에 대응하여 구동되어진 제어전압(V_CTR)단으로 인해 위상 고정 루프는 빠른 락킹 타임을 보장할 수 있다.
한편, 전압비교부(596)는 선택된 분배전압에 의해 논리'로우'의 비교결과 신호(CMOP)를 출력하고, 스타트업 신호(STR_UP)와 비교결과 신호(COMP)에 응답하여 구동 제어 신호(CTR_DRV)는 논리'로우'가 된다. 이에 따라 풀 업 구동부(598B)의 제1 PMOS 트랜지스터(PM1)가 턴 온 되어 제어전압(V_CTR)단이 빠르게 풀 업 구동된다. 제어전압(V_CTR)단의 전압레벨이 선택된 분배전압의 전압레벨보다 높아지게 되면, 전압비교부(596)는 논리'하이'의 비교결과 신호(COMP)를 출력된다. 논리'하이'의 비교결과 신호(COMP)는 전압생성부(592)와 구동부(598)를 비활성화시키고, 결국, 스타트업 구동부(590)의 스타트업 동작이 멈추게 된다.
본 발명에 따르면, 이러한 스타트업 동작을 통해 제어전압(V_CTR)단의 전압레벨을 전압제어 발진부(550)가 동작하기 이전에 스타트업 레벨까지 빠르게 올려줄 수 있어서, 이후 위상 고정 루프는 빠른 락킹 타임을 보장 받을 수 있다.
한편, 본 발명에 따른 위상 고정 루프는 스타트업 동작 이후에 위상 고정 루프를 동작시키기 위한 PLL 활성화 신호생성부(710)를 더 구비할 수 있다.
도 6은 PLL 활성화 신호생성부(710)를 설명하기 위한 도면이다.
도 6을 참조하면, PLL 활성화 신호생성부(710)는 스타트업 신호(STR_UP)와 비교결과 신호(COMP)를 입력받아 PLL 활성화 신호(EN_PLL)를 생성하는 제1 논리곱 게이트(AND11)를 구비할 수 있다.
여기서, PLL 활성화 신호(EN_PLL)는 제어전압(V_CTR)단이 스타트업 동작을 통해 스타트업 레벨이 된 이후 활성화되는 신호로써, 스타트업 동작시 논리'하이' 가 되는 스타트업 신호(STR_UP)와 제어전압(V_CTR)단 스타트업 레벨이상 올라가는 경우 논리'하이'가 되는 비교결과 신호(COMP)에 응답하여 논리'하이'로 활성화된다.
도 7은 도 4의 위상 주파수 검출부(510)를 설명하기 위한 도면이다.
도 7을 참조하면, 위상 주파수 검출부(510)는 PLL 활성화 신호(EN_PLL)에 응답하여 입력받은 기준클럭(CLK_REF)을 출력하는 제1 출력부(810)와, PLL 활성화 신호(EN_PLL)에 응답하여 입력받은 피드백클럭(CLK_FED)을 출력하는 제2 출력부(830)와, 제1 출력부(810)의 출력클럭에 응답하여 업 검출신호(DET_UP)를 생성하기 위한 제1 디 플립 플롭(850)와, 제2 출력부(830)의 출력클럭에 응답하여 다운 검출신호(DET_DN)를 생성하기 위한 제2 디 플립 플롭(870), 및 업 검출신호(DET_UP)와 다운 검출신호(DET_DN)에 응답하여 제1 및 제2 디 플립 플롭(850, 870)을 리셋시키기 위한 리셋신호(CTR_RST)를 생성하는 리셋부(890)를 구비할 수 있다.
여기서, 제1 출력부(810)는 PLL 활성화 신호(EN_PLL)와 기준클럭(CLK_REF)을 입력받는 제2 논리곱 게이트(AND12)를 구비할 수 있고, 제2 출력부(830)는 PLL 활성화 신호(EN_PLL)와 피드백클럭(CLK_FED)을 입력받는 제3 논리곱 게이트(AND13)를 구비할 수 있으며, 리셋부(890)는 업 검출신호(DET_UP)와 다운 검출신호(DET_DN)를 입력받는 제4 논리곱 게이트(AND14)를 구비할 수 있다. 제1 및 제2 디 플립 플롭(850, 870)에 대한 구체적인 회로 구성은 이미 널리 공지된 것이기에 여기서 구체적으로 설명하지 않는다.
그래서, 위상 주파수 검출부(510)의 제1 디 플립 플롭(850)은 PLL 활성화 신 호(EN_PLL)에 응답하여 기준클럭(CLK_REF)을 제공받고, 제2 디 플립 플롭(870)은 PLL 활성화 신호(EN_PLL)에 응답하여 피드백클럭(CLK_FED)을 제공받는다. 결국, 제어전압(V_CTR)이 스타트업 레벨까지 올라간 이후 위상 주파수 검출부(510)는 동작한다.
전술한 바와 같이, 원하는 목표 주파수를 가지는 내부클럭(CLK_INN)을 생성할 수 있는 전압레벨인 스타트업 레벨을 전압제어 발진부(550)가 기동하기 이전에 제어전압(V_CTR)단에 제공해 줌으로써, 이후, 위상 고정 루프의 락킹 타임을 획기적으로 줄여 줄 수 있다.
이어서, 락킹 타임을 줄여줌으로써 락킹 동작에 있어서 소모되는 전력을 줄여줄 수 있고, 종래에 전압제어 발진부의 오실레이팅 동작만으로 제어전압(V_CTR)을 원하는 레벨까지 올려 주었던 것에 반해, 풀 업 동작으로 제어전압(V_CTR)을 원하는 레벨까지 올려 줌으로써 이에 따른 전력 소모 역시 줄여 줄 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서는 풀 업 구동부(598B)로 PMOS 트랜지스터(PM1)를 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 이를 다른 종류의 트랜지스터로 대체하는 경우에도 적용된다. 뿐만 아니라, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
또한, 전술한 실시예에서는 위상 고정 루프에서의 스타트업 동작에서 가능한 경우를 일예로 들어 설명하였으나, 본 발명은 지연 고정 루프 뿐 아니라 다른 회로의 스타트업 동작에서도 적용할 수 있다.
상술한 본 발명은 원하는 주파수의 내부클럭을 생성하는데 소요되던 락킹 타임을 줄여 줌으로써, 빠른 회로 동작 특성을 얻을 수 있고, 락킹 동작에 소모되는 전력을 효율적으로 사용할 수 있는 효과를 얻을 수 있다.

Claims (36)

  1. 기준클럭과 피드백클럭과의 위상차를 검출하여 그에 대응하는 검출신호를 생성하기 위한 위상주파수 검출수단;
    상기 검출신호에 대응하는 전압레벨을 가지는 제어전압을 생성하기 위한 제어전압 생성수단;
    상기 제어전압의 레벨에 대응하는 주파수를 가지는 내부클럭을 생성하기 위한 전압제어 발진수단; 및
    상기 기준클럭의 주파수에 대응하는 스타트업 레벨 다중화신호에 응답하여 상기 전압제어 발진수단이 기동(activation)되기 이전에 제어전압단을 예정된 스타트업 레벨로 구동하기 위한 스타트업 구동수단
    을 구비하는 위상고정루프.
  2. 제1항에 있어서,
    상기 스타트업 레벨은 상기 스타트업 레벨 다중화신호에 대응하여 서로 다른 전압레벨이 선택되는 것을 특징으로 하는 위상고정루프.
  3. 제1항에 있어서,
    상기 스타트업 구동수단은,
    외부전압을 분배하여 다수의 분배전압을 생성하기 위한 전압생성수단;
    상기 스타트업 레벨 다중화신호에 응답하여 상기 다수의 분배전압 중 어느 하나를 선택적으로 출력하기 위한 전압선택수단;
    상기 제어전압단의 전압레벨과 상기 선택된 분배전압의 전압레벨을 비교하여 비교결과 신호를 생성하기 위한 전압비교수단; 및
    상기 전압제어 발진수단이 기동되기 이전에 활성화되는 스타트업 신호와 상기 비교결과 신호에 응답하여 상기 제어전압단을 구동하기 위한 구동수단을 구비하는 것을 특징으로 하는 위상고정루프.
  4. 제3항에 있어서,
    상기 스타트업 레벨 다중화신호는 상기 다수의 분배전압에 대응하는 개수를 가지는 것을 특징으로 하는 위상고정루프.
  5. 제3항에 있어서,
    상기 전압생성수단은,
    상기 스타트업 신호와 상기 비교결과 신호를 입력받아 활성화 신호를 생성하기 위한 활성화 신호생성부;
    상기 활성화 신호에 응답하여 활성화되는 활성화부; 및
    외부전압단과 상기 활성화부 사이에 연결되어 상기 외부전압을 분배하기 위한 전압분배부를 구비하는 것을 특징으로 하는 위상고정루프.
  6. 제5항에 있어서,
    상기 활성화 신호는 상기 스타트업 신호에 응답하여 활성화되고, 상기 비교결과 신호에 응답하여 비활성화되는 것을 특징으로 하는 위상고정루프.
  7. 제5항에 있어서,
    상기 활성화부는,
    상기 전압분배부와 접지전압단 사이에 소오스-드레인 연결되고 상기 활성화 신호를 게이트 입력받는 MOS 트랜지스터를 구비하는 것을 특징으로 하는 위상고정루프.
  8. 제5항에 있어서,
    상기 전압분배부는,
    상기 외부전압단과 상기 활성화부 사이에 직렬 연결된 다수의 저항을 구비하 는 것을 특징으로 하는 위상고정루프.
  9. 제3항에 있어서,
    상기 구동수단은,
    상기 스타트업 신호와 상기 비교결과 신호를 입력받아 구동제어 신호를 생성하기 위한 구동제어 신호생성부와,
    상기 구동제어 신호에 응답하여 상기 제어전압단을 풀 업 구동하기 위한 풀업구동부를 구비하는 것을 특징으로 하는 위상고정루프.
  10. 제9항에 있어서,
    상기 구동제어 신호는 상기 스타트업 신호에 응답하여 활성화되고, 상기 비교결과 신호에 응답하여 비활성화되는 것을 특징으로 하는 위상고정루프.
  11. 제9항에 있어서,
    상기 풀업구동부는,
    외부전압단과 상기 제어전압단 사이에 소오스-드레인 연결되고 상기 구동 제어 신호를 게이트 입력받는 MOS 트랜지스터를 구비하는 것을 특징으로 하는 위상고 정루프.
  12. 제3항에 있어서,
    상기 비교결과 신호는 상기 제어전압단의 전압레벨이 상기 선택된 분배전압의 전압레벨보다 높으면 활성화되고, 상기 제어전압단의 전압레벨이 상기 선택된 분배전압의 전압레벨보다 낮으면 비활성화되는 것을 특징으로 하는 위상고정루프.
  13. 제2항에 있어서,
    상기 스타트업 신호와 상기 비교결과 신호에 응답하여 상기 위상고정루프를 활성화시키기 위한 PLL 활성화 신호를 생성하는 PLL 활성화 신호생성수단을 더 구비하는 것을 특징으로 하는 위상고정루프.
  14. 제13항에 있어서,
    상기 PLL 활성화 신호는 상기 제어전압단이 상기 예정된 스타트업 레벨이 된 후에 활성화되는 것을 특징으로 하는 위상고정루프.
  15. 제13항에 있어서,
    상기 위상주파수 검출수단은 상기 PLL 활성화 신호에 응답하여 상기 제1 및 제2 검출신호를 생성하는 것을 특징으로 하는 위상고정루프.
  16. 제15항에 있어서,
    상기 제1 검출신호는 상기 피드백클럭의 위상이 상기 기준클럭의 위상보다 뒤지면 활성화되는 것을 특징으로 하는 위상고정루프.
  17. 제15항에 있어서,
    상기 제2 검출신호는 상기 피드백클럭의 위상이 상기 기준클럭의 위상보다 앞서면 활성화되는 것을 특징으로 하는 위상고정루프.
  18. 제15항에 있어서,
    상기 위상주파수 검출수단은,
    상기 PLL 활성화 신호에 응답하여 입력받은 상기 기준클럭을 출력하기 위한 제1 출력부;
    상기 PLL 활성화 신호에 응답하여 입력받은 상기 피드백클럭을 출력하기 위 한 제2 출력부;
    상기 제1 출력부의 출력클럭에 응답하여 상기 제1 검출신호를 생성하기 위한 제1 검출신호생성부;
    상기 제2 출력부의 출력 클럭에 응답하여 상기 제2 검출신호를 생성하기 위한 제2 검출신호생성부; 및
    상기 제1 및 제2 검출신호에 응답하여 상기 제1 및 제2 검출신호생성부를 리셋하기 위한 리셋부를 구비하는 것을 특징으로 하는 위상고정루프.
  19. 제18항에 있어서,
    상기 제1 및 제2 검출신호 생성부는 플립 플롭을 구비하는 것을 특징으로 하는 위상고정루프.
  20. 제19항에 있어서,
    상기 플립 플롭은 디 플립 플롭을 구비하는 것을 특징으로 하는 위상고정루프.
  21. 제1항에 있어서,
    상기 내부클럭의 주파수를 분주하여 상기 피드백클럭을 생성하기 위한 주파수 분주수단을 더 구비하는 것을 특징으로 하는 위상고정루프.
  22. 제어전압의 전압레벨에 대응하는 주파수를 가지는 내부클럭을 생성하기 위한 전압제어발진부를 구비하는 위상고정루프의 구동 방법에 있어서,
    상기 전압제어발진부가 기동(activation)되기 이전에 스타트업 신호에 응답하여 상기 제어전압을 예정된 스타트업 레벨로 구동하기 위한 스타트업 단계와,
    상기 스타트업 단계 이후 상기 위상고정루프의 락킹 동작을 수행하는 락킹 단계
    를 포함하는 위상고정루프의 구동 방법.
  23. 제22항에 있어서,
    상기 스타트업 단계는,
    외부전압을 분배하여 다수의 분배전압을 생성하는 단계;
    스타트업 레벨 다중화신호에 응답하여 상기 다수의 분배전압 중 어느 하나를 선택적으로 출력하는 단계;
    상기 제어전압의 전압레벨과 상기 선택된 분배전압의 전압레벨을 비교하여 비교결과 신호를 생성하는 단계; 및
    상기 스타트업 신호와 상기 비교결과 신호에 응답하여 상기 제어전압을 구동하는 단계를 포함하는 것을 특징으로 하는 위상고정루프의 구동 방법.
  24. 제23항에 있어서,
    상기 스타트업 레벨은 상기 스타트업 레벨 다중화신호에 대응하여 선택되는 것을 특징으로 하는 위상고정루프의 구동 방법.
  25. 제23항에 있어서,
    상기 스타트업 레벨 다중화신호는 상기 다수의 분배전압에 대응하는 개수를 가지는 것을 특징으로 하는 위상고정루프의 구동 방법.
  26. 제23항에 있어서,
    상기 다수의 분배전압을 생성하는 단계는,
    상기 스타트업 신호와 상기 비교결과 신호를 입력받아 활성화 신호를 생성하는 단계와,
    상기 활성화 신호에 응답하여 상기 외부전압을 분배하는 단계를 포함하는 것을 특징으로 하는 위상고정루프의 구동 방법.
  27. 제26항에 있어서,
    상기 활성화 신호는 상기 스타트업 신호에 응답하여 활성화되고, 상기 비교결과 신호에 응답하여 비활성화되는 것을 특징으로 하는 위상고정루프의 구동 방법.
  28. 제23항에 있어서,
    상기 제어전압을 구동하는 단계는,
    상기 스타트업 신호와 상기 비교결과 신호를 입력받아 구동제어 신호를 생성하는 단계와,
    상기 구동제어 신호에 응답하여 상기 제어전압을 풀 업 구동하는 단계를 포함하는 것을 특징으로 하는 위상고정루프의 구동 방법.
  29. 제28항에 있어서,
    상기 구동제어 신호는 상기 스타트업 신호에 응답하여 활성화되고, 상기 비교결과 신호에 응답하여 비활성화되는 것을 특징으로 하는 위상고정루프의 구동 방법.
  30. 제23항에 있어서,
    상기 비교결과 신호는 상기 제어전압의 전압레벨이 상기 선택된 분배전압의 전압레벨보다 높으면 활성화되고, 상기 제어전압의 전압레벨이 상기 선택된 분배전압의 전압레벨보다 낮으면 비활성화되는 것을 특징으로 하는 위상고정루프의 구동 방법.
  31. 제23항에 있어서,
    상기 스타트업 신호와 상기 비교결과 신호에 응답하여 상기 위상고정루프를 활성화시키기 위한 PLL 활성화 신호를 생성하는 단계를 더 포함하는 것을 특징으로 하는 위상고정루프의 구동 방법.
  32. 제31항에 있어서,
    상기 락킹 단계는,
    상기 PLL 활성화 신호에 응답하여 기준클럭과 상기 내부클럭에 대응하는 피드백클럭과의 위상차이를 검출하여 그에 대응하는 검출신호를 생성하기 위한 단계;
    상기 검출신호에 대응하는 전압레벨을 가지는 상기 제어전압을 생성하기 위한 단계; 및
    상기 제어전압에 대응하는 주파수를 가지는 상기 내부클럭을 생성하기 위한 단계를 포함하는 것을 특징으로 하는 위상고정루프의 구동 방법.
  33. 제31항에 있어서,
    상기 PLL 활성화 신호는 상기 제어전압이 상기 예정된 스타트업 레벨이 된 후에 활성화되는 것을 특징으로 하는 위상고정루프의 구동 방법.
  34. 제32항에 있어서,
    상기 내부클럭의 주파수를 분주하여 상기 피드백클럭을 생성하는 단계를 더 포함하는 것을 특징으로 하는 위상고정루프의 구동 방법.
  35. 전압제어 발진부를 포함하는 위상고정루프와,
    상기 전압제어 발진부가 기동(activation)되기 이전에 제어전압단을 목표주파수에 대응하는 전압레벨로 구동하기 위한 스타트업 구동수단
    을 구비하는 집적회로.
  36. 제35항에 있어서,
    상기 목표주파수는 상기 위상고정루프의 락킹 이후 출력되는 출력신호의 주파수에 대응하는 것을 특징으로 하는 집적회로.
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