KR20080076694A - 반도체 발광 소자, 및 그것을 이용한 광전자 집적 회로, 및광전자 집적 회로의 제조 방법 - Google Patents

반도체 발광 소자, 및 그것을 이용한 광전자 집적 회로, 및광전자 집적 회로의 제조 방법 Download PDF

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KR20080076694A
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다이 히사모또
신이찌 사이또
신이찌로 기무라
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가부시키가이샤 히타치세이사쿠쇼
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Abstract

통상의 실리콘 프로세스를 이용하여, 실리콘 등의 기판 상에, 실리콘이나 그것에 준하는 게르마늄 등의 IV족 반도체를 기본 구성 요소로 한 고효율의 발광 소자 및 고효율의 도파로의 구조 및 그 제조 방법을 제공하는 것을 과제로 한다. 상기 과제를 해결하기 위해, 본 발명에 따른 발광 소자는, 전자를 주입하는 제1 전극부와, 정공을 주입하는 제2 전극부와, 제1 전극부 및 제2 전극부와 전기적으로 접속된 발광부를 구비하고, 발광부를 단결정의 실리콘으로 하고, 발광부가 제1 면(상면)과 제1 면에 대향하는 제2 면(하면)을 가지며, 제1 및 제2 면의 면방위를 (100)면으로 하고, 제1 및 제2 면에 직교하는 방향의 발광부의 두께를 얇게 하고, 박막부 주위에 고굴절률재를 배치함으로써로 실현할 수 있다.
매립 산화막(BOX), SOI(Silicon On Insulator)층, 산화 실리콘막, 불순물 주입 영역, 실리콘 질화막, 이산화 실리콘막, 극박 실리콘 영역 프로브, 논도프 실리콘 패드, 마스크 패턴, 집적 발광 소자, 도파로

Description

반도체 발광 소자, 및 그것을 이용한 광전자 집적 회로, 및 광전자 집적 회로의 제조 방법{SEMICONDUCTOR LIGHT EMITTING DEVICE, AND PHOTOELECTRON INTEGRATED CIRCUIT USING THE SAME, AND METHOD FOR MANUFACTURING PHOTOELECTRON INTEGRATED CIRCUIT}
본 발명은, 반도체 발광 소자, 그것을 이용한 광전자 집적 회로 및 그 제조 방법에 관한 것으로, 특히, 전기적인 신호 처리를 행하는 반도체 집적 회로와 혼재한, 고휘도의 발광 다이오드, 게이트 전압으로 광 강도·파장을 제어 가능한 광 트랜지스터, 실리콘 레이저 소자, 수광 소자 및 도파로를 집적한 집적 반도체 소자 및 그들의 제조 방법에 관한 것이다.
인터넷 산업을 지지하는 브로드 밴드 네트워크에서는, 광통신이 채용되어 있다. 이 광통신에서의 광의 송수신에는, III-V족이나 II-VI족 등의 화합물 반도체를 이용한 레이저가 사용되고 있다.
화합물 반도체 레이저에는, 다양한 구조가 제창되어 있지만, 더블 헤테로 구조가 일반적이다. 더블 헤테로 구조는, 2종류의 서로 다른 화합물 반도체를 이용하여, 밴드갭이 작은 화합물 반도체를 밴드갭이 큰 화합물 반도체 사이에 배치한 구조를 하고 있다. 더블 헤테로 구조를 제작하기 위해서는, 기판 상에 도전형이 n형, 도핑되어 있지 않은 i형, 그리고 p형의 각 화합물 반도체를 연속적으로 에피택셜 성장시켜, 수직 방향으로 적층한다. 그때, 사이에 배치되어 있는 도핑 되어 있지 않은 i형의 화합물 반도체의 밴드 구조에 주의를 할 필요가 있어, n형과 p형의 각 화합물 반도체보다도 밴드갭이 작고, i형의 전도대 레벨이 n형의 전도대 레벨보다도 낮고, i형의 가전자대 레벨이 p형의 가전자 레벨보다도 높은 것이 중요하다. 즉, 전자 및 정공이 함께, i형의 영역에 갇히는 구조로 되어 있다. 그 때문에, 전자와 정공이 동일한 영역에 있기 쉬워지기 때문에, 전자와 정공이 충돌해서 쌍소멸할 확률이 높아져, 결과적으로, 발광 효율을 높일 수 있다. 또한, 굴절률은 밴드갭이 작아질수록 커지는 경향이 있기 때문에, i형의 화합물 반도체의 굴절률이 n형이나 p형의 각 화합물 반도체의 굴절률보다도 작은 재료를 선택함으로써, 광도 i형의 화합물 반도체에 갇히는 것으로 된다. 갇힌 광은, 반전 분포를 만들고 있는 전자와 정공의 재결합을 효율적으로 유도하기 때문에, 레이저 발진하는 것으로 연결된다.
이와 같이 효율적으로 발광하는 화합물 반도체를 이용한 광통신에 의해, 장거리 정보 통신이 순시 동안에 대량으로 행해지고 있다. 즉, 정보 처리나 기억은 실리콘을 기간으로 한 LSI 상에서 행해지고 있고, 정보의 송신은 화합물 반도체를 기간으로 한 레이저에 의해 행해지고 있다.
실리콘을 고효율로 발광시킬 수 있으면, 실리콘 칩 상에 전자 디바이스와 발광 소자를 함께 집적화시킬 수 있기 때문에, 그 산업적 가치는 막대하다. 따라서, 실리콘을 발광시킨다고 하는 연구는 방대히 행해지고 있다.
그러나, 실리콘을 고효율로 발광시키는 것은 어렵다. 그것은, 실리콘이 간접 천이형의 밴드 구조를 가지고 있기 때문이다. 간접 천이형의 밴드 구조란, 전도대의 에너지가 최저로 되는 운동량 또는 가전자대의 에너지가 최저로 되는 운동량 중 어느 한쪽이 0이 아닌 밴드 구조를 가리킨다. 실리콘의 경우에는, 가전자대의 최소 에너지 점은, 운동량이 0으로 되는 Γ점이지만, 전도대의 최소 에너지 점은 Γ점이 아니라 Γ점과 X점 사이에 있고, 보다 구체적으로는, 격자 상수를 a로 하여, k0=0.85*π/a로 정의하면, (0, 0, ±k0), (0, ±k0, 0), (±k0, 0, 0)의 6점에 축퇴하여 존재한다. 이 양태를, 도 1a에 도시한다.
이에 대하여, 화합물 반도체의 대부분은, 전도대도 가전자대도 Γ점에 최소 에너지 점이 있기 때문에 직접 천이형의 반도체라고 불린다.
다음으로, 왜, 간접 천이형의 반도체에서는 발광 효율이 나쁘고, 직접 천이형의 반도체에서는 발광 효율이 좋은지 설명한다.
전술한 바와 같이, 반도체 소자로 발광시키기 위해서는, 전자와 정공이 충돌해서 쌍소멸하여, 양자의 에너지의 차를 광으로서 추출해야 한다. 그때, 에너지와 운동량의 보존 법칙이 함께 만족되어 있어야 한다. 전자는 전도대 내에 에너지 준위를 가지고 있고, 정공은 가전자대 내에서 전자가 없는 부분의 에너지 준위를 가지고 있다. 양자의 차가 광이 가지고 있는 에너지로 되고, 에너지에 따라 파장이 서로 다르기 때문에, 전도대와 가전자대의 에너지 차, 즉 밴드갭의 크기가 광의 파 장, 즉 색을 결정하게 된다. 이렇게 해서 생각하면, 에너지의 보존 법칙이 성립하는 것에 별다른 곤란은 보이지 않는다.
한편, 발광에는 전자와 정공의 충돌 현상이 관여하기 때문에, 운동량도 보존되어야 한다. 미시적인 세계를 지배하는 법칙인 양자역학에 의하면, 전자, 정공, 광자(광의 양자)는 함께, 파장이기도 하지만 입자로서 산란되기 때문에, 운동량의 보존 법칙이 성립한다. 운동량이란, 정성적으로는, 충돌시에 입자를 어느 정도의 세기로 튕겨 나갈지라고 하는 것을 정량화하는 척도이다. 광의 분산 관계(ω=ck, 여기에서 ω는 광의 각진동수, c는 고속, k은 광자의 운동량)나 에너지로부터, 결정 내의 광자의 운동량을 어림하면 거의 제로로 되는 것을 알 수 있다. 이것은, 광이 충돌함으로써 물질이 튕겨 나간다고 하는 현상이 있다고 하여도, 그것에 의해서 물질이 산란되는 영향은 매우 적다고 하는 것을 의미하고 있고, 우리들의 직감과도 일치한다.
한편, 정공도 에너지의 최소점이 Γ점에 있기 때문에, 거의 운동량을 가지고 있지 않다. 그러나, 간접 천이형의 반도체인 실리콘 중에서는, 전자가 Γ점에 거의 존재하지 않고, X점 부근의 에너지 최소점에 존재하기 때문에, 크기에서 k0=0.85*π/a의 큰 운동량을 가지고 있다.
따라서, 실리콘 내에서는, 단순하게 전자와 정공이 충돌하는 과정에서는, 운동량 보존 법칙과 에너지 보존 법칙을 동시에 만족시킬 수 없다. 따라서, 결정 내의 광자 진동의 양자인 포논을 흡수 또는 방출하는 등 하여, 운동량 보존 법칙과 에너지 보존 법칙을 어떻게든 동시에 만족할 수 있었던 전자·정공쌍만이 광으로 변환되게 된다. 이러한 과정은, 물리적으로 존재하지 않는 것은 아니지만, 전자·정공·광자·포논이 동시에 충돌하도록 하는 고차의 산란 과정이기 때문에, 그러한 현상이 일어날 확률은 적다. 따라서, 간접 천이형의 반도체인 실리콘은 매우 발광 효율이 나쁘다고 하는 것이 알려져 있다.
이에 대하여, 직접 천이형의 화합물 반도체의 대부분은, 전도대도 가전자대도 Γ점에 에너지의 최소점이 존재하기 때문에, 운동량의 보존 법칙과 에너지의 보존 법칙을 함께 만족할 수 있다. 따라서, 화합물 반도체에서는 발광 효율이 높다.
비특허 문헌 1에는, 발광 효율이 높은 화합물 반도체를 이용한 레이저를 화합물 반도체로 만들어진 바이폴라 트랜지스터로 구동하는 트랜지스터 레이저 소자가 보고되고 있다.
전술한 바와 같이 벌크의 상태에서는 매우 발광 효율이 나쁜 실리콘이지만, 포러스 상태, 혹은, 나노 입자 상태로 함으로써 발광 효율이 높아지는 것이 알려져 있다.
예를 들면, 비특허 문헌 2에서는, 불산 용액 내에서 양극 산화한 실리콘이 포러스 상태로 됨으로써, 실온에서 또한 가시광 파장대에서 발광하는 것이 보고되고 있다. 그 메커니즘에 관해서는, 완전하게는 해명되어 있지 않지만, 다공질의 형성에 의해, 좁은 영역에 갇힌 실리콘이 존재하기 때문에 생기는 양자 사이즈 효과가 중요하지는 않을까라고 생각되고 있다. 사이즈가 작은 실리콘 내에서는, 전자의 위치가 그 영역 내에 갇히기 때문에, 양자역학의 불확정성 원리에 의해, 반대 로 운동량이 정해지지 않게 되기 때문에, 전자와 정공의 재결합이 생기기 쉬워져 있는 것은 아닐까라고 생각되고 있다.
실리콘을 이용한 다른 방법으로서, 예를 들면 비특허 문헌 3에는, Si 기판에 형성된 PN 접합중에 Er 이온을 주입함으로써, 발광 소자로 되는 발광 다이오드(Light Emitting Diode)를 만들 수 있었다고 기재되어 있다. Er 이온을 Si 기판 내에 주입하면, Er이 불순물 준위를 만들고, 불순물 준위는 공간적으로 국부 존재한 준위이기 때문에, Si의 전도대에 있는 전자가 Er 이온이 만드는 불순물 준위에 포획되면 운동량은 실효적으로 제로로 되고, 가전자대의 정공과 재결합을 할 수 있게 되어 발광한다고 생각된다. Er 이온을 개재한 발광은, 1.54㎛의 파장이기 때문에, 주위의 실리콘에 흡수되지 않고 광을 전파시킬 수 있다. 또한, 기존의 광파이버를 이용한 경우에 손실이 적어지는 파장이기도 하기 때문에, 장래의 기술 혁신에 의해, Er 이온을 이용한 Si 베이스의 LED가 실용화된 경우에도, 기존의 광파이버 망을 이용할 수 있기 때문에, 대규모의 설비 투자를 필요할 경우가 없지 않을까라고, 기대되고 있다.
또한, 실리콘을 이용한 다른 방법으로서, 예를 들면 비특허 문헌 4나 비특허 문헌 5에는, 전술한 양자 사이즈 효과와 Er 이온의 아이디어를 조합하여, 실리콘 나노 입자 내에 Er 이온을 주입함으로써, 효율을 높여서 발광시킬 수 있었다고 기재되어 있다.
종래 기술에서는, 실리콘을 발광시키기 위해서, 실리콘의 전도대의 밴드 구 조를 벌크의 밴드 구조로 바꾸고, 불확정성 원리에 의해, 운동량을 k0의 점으로부터 떨어트리기 위해서는, 양자 사이즈 효과에 의해, 실리콘을 다공질 상태나, 또는, 나노 입자 상태 등으로 하면 된다고 생각되고 있었다. 그러나, 예를 들면, 나노 입자와 같은 구조의 실리콘을 형성하면, 실리콘 표면은 매우 산화되기 쉽다고 하는 특징 때문에, 실리콘 나노 입자의 표면이 산화되어, 표면에 이산화 실리콘이 형성된다고 하는 문제가 있다. 이산화 실리콘은 밴드갭이 매우 큰 절연체이기 때문에, 표면에 이산화 실리콘이 형성되면 효율적으로 전자나 정공을 주입할 수 없다고 하는 문제가 생긴다. 따라서, 종래의 실리콘 발광 소자에서는, 포토 루미네센스에서는 높은 강도가 얻어졌다고 하여도, 일렉트로루미네센스에서는 매우 효율이 떨어진다고 하는 문제가 생긴다. 또한, 발광 시에는, 발광층으로 되는 물질의 결정성이 중요해지는데, CVD(Chemical Vapor Deposition)법으로 형성한 나노 입자나 양극 산화에 의해 표면에 불규칙하고 다량의 구멍을 뚫은 구조에서는, 단결정과 비교하여 결정성이 나빠진다고 하는 문제가 있다. 결정성이 나쁘다면 결함 준위를 통한 발광이 발생한다고 하는 사태가 생기는데, 결함을 이용한 발광에서는, 효율이 나쁘기 때문에, 정보 통신 등의 실용에 견디는 소자는 제작할 수 없다고 하는 문제가 있다.
전술한 바와 같이, 포러스 실리콘이나 나노 입자나 Er 도프 등, 다양한 기술에 의해 실리콘을 발광시킨다고 하는 노력은 행해지고 있지만, 발광 효율은 실용 레벨까지 높지 않았다. 우리는, 전자를 주입하는 제1 전극부와, 정공을 주입하는 제2 전극부와, 제1 전극부 및 제2 전극부와 전기적으로 접속된 발광부를 구비하고, 발광부를 단결정의 실리콘으로 하고, 발광부가 제1 면(상면)과 제1 면에 대향하는 제2 면(하면)을 가지며, 제1 및 제2 면의 면방위를 (100)면으로 하고, 제1 및 제2 면에 직교하는 방향의 발광부의 두께를 얇게 함으로써, 실리콘 등의 기판 상에 통상의 실리콘 프로세스를 이용하여 용이하게 형성 가능하고, 또한, 고효율로 발광하는 발광 소자를 얻을 수 있는 것을 발견하였다. 우선, 발광의 원리 및 그 실증 결과를 나타내고, 다음으로, 실용화에서의 본 발명에 있어서의 과제를 밝힌다.
실리콘이나 그것에 준하는 게르마늄 등의 IV족 반도체를 효율적으로 발광시키기 위한 원리에 대해서, 도면에 기초하여 설명한다.
실리콘 등의 결정 내에서의 전자의 상태를 나타내는 파동 함수 Ψ(r)은 대단히 좋은 근사로 (수학식 1)과 같이 나타낼 수 있다.
Figure 112007082559178-PAT00001
여기에서, k0은 전도대의 밴드의 곡저(valley)를 부여하는 운동량이며, r=(x, y, z)은 공간 상에서의 위치를 나타내고, Φk0(r)은 전도대의 밴드의 곡에서의 Bloch 함수를 부여하고, ξ(r)은 포락선 함수를 나타낸다. Φk0(r)은, 결정 내의 단위 격자 벡터 a에 대한 주기성을 반영한 주기 함수 uk0(r+a)=uk0(r)을 이용하여 (수학식 2)로 나타낼 수 있다.
Figure 112007082559178-PAT00002
이것으로부터도 명백한 바와 같이, 원자 스케일의 거리의 함수로서 심하게 진동한다. 이에 대하여, 포락선 함수 ξ(r)은 원자 스케일에서는 완만한 변화를 하는 성분을 나타내고 있고, 반도체의 물리적인 형상이나 주위로부터 인가되어 있는 외장에 대한 응답을 나타낸다. 여기에서, Ψ(r)이, 반드시 벌크 결정이 아닌, 유한한 크기를 가진 반도체 구조 내에서의 파동 함수인 경우도 포함시켜서 생각하면, ξ(r)이 만족할 수학식을 (수학식 3)으로 유도할 수 있다.
Figure 112007082559178-PAT00003
여기에서, ε=ε(k)는, 운동량 k을 갖는 전도대 전자의 벌크에서의 밴드 구조를 나타내고 있고, 운동량 k에 미분 연산자를 -i▽와 운동량 k0의 합을 대입한 것을 ε(k0-i▽)으로 나타내고 있다. 또한, V=V(r)은, 전자가 느끼는 포텐셜로, 예를 들면, 반도체의 경계부에 절연체나 다른 종류의 반도체가 접촉하고 있는 경우에는, 포텐셜 장벽을 부여하여, 외부로부터 전계 효과에 의해 전계를 인가함으로써, V=V(r)의 값을 조정할 수도 있다. 여기에서는 간단히 하기 위해서, V의 z방향에 대한 변화에만 주목한다.
여기에서, 이해를 용이하게 하기 위해서, 구체적으로, 예를 들면, 반도체로 서 (100)면 상에서의 실리콘을 상정하면, 전술한 바와 같이 벌크에서는, 도 1a에 도시한 바와 같은 밴드 구조를 하고 있기 때문에, kz방향의 (0, 0, ±k0)에 존재하는 전도대의 곡은, (수학식 4)로 근사할 수 있다.
Figure 112007082559178-PAT00004
여기에서, m* t 및 m* l은, 회전 타원체 형상을 하고 있는 전도대의 곡의 단축 및 장축 방향의 곡률로부터 구한 실리콘 결정 내의 유효 질량을 나타내고 있다.
또한, (수학식 4)를 대입하면 (수학식 3)은, (수학식 5)로 나타내어진다.
Figure 112007082559178-PAT00005
또한, (100)면에 평행한 방향을 (x, y)로 하고, 폭을 W, 길이를 L로 하여, 포락선 함수를 (수학식 6)으로 둠으로써, (수학식 5)는, (수학식 7)로 된다.
Figure 112007082559178-PAT00006
Figure 112007082559178-PAT00007
여기에서, ΔE는, z방향의 에너지를 나타내고, 전도대의 바닥으로부터 측정한 전자의 전체 에너지는, (수학식 8)로 나타내어진다.
Figure 112007082559178-PAT00008
우선, (수학식 7)이 벌크의 전자 상태를 재현하는 것을 확인한다. 그것을 위해서는, V(r)=0으로 두었을 때의 연속 상태의 해를 구하면 좋다. 그것은, z방향의 두께를 t로 하고, 포락선 파동 함수가 (수학식 9)로 되어, ΔE가 (수학식 10)으로 되는 것으로부터 확인된다.
Figure 112007082559178-PAT00009
Figure 112007082559178-PAT00010
즉, 파동 함수는, 벌크 결정 전체에 연속적으로 넓어진 상태에서, 파동 함수는 심하게 진동하고 있다. 이때, z방향의 운동량의 양자역학적 기대치는, z방향의 운동량 연산자를 kz로 하여 (수학식 11)로 되는 것은 당연하다.
Figure 112007082559178-PAT00011
즉, 실리콘 등의 간접 천이형의 반도체에서는, 전자의 대부분은, 운동량 공간에서, Γ점으로부터 멀리 떨어진 점에 있을 확률이 압도적으로 높기 때문에, 매우 큰 운동량을 가지고 움직이고 있다고 하는 것을 수학식 상으로부터도 나타내고 있다.
본 발명은, 이 z방향의 두께인 t가 매우 작은 극박막인 경우, 양자 가두기 효과에 의해, 벌크에서는 간접 천이형의 반도체가, 실효적으로 직접 천이형으로 변한다고 하는 것을 기본 원리로서 사용한다. 이하, 이 점에 대해서 자세하게 설명한다.
이야기를 구체적으로 알기 쉽게 설명하기 위해서, 계속하여, 실리콘을 예로 들어, z방향의 두께 t가 매우 작고, z방향의 상하에는, 인접하고, SiO2 등의 밴드갭이 큰 절연체나, 또한 에너지 장벽이 큰 진공 또는 대기에 접하고 있다고 상정한다. 마찬가지의 효과를 기대할 수 있는 계로서는, 예를 들면, 전계 효과 등에 의해, 전자를 좁은 영역에 가두면 마찬가지의 효과를 기대할 수 있다. 이들의 경우, 실리콘 내의 전자의 파동 함수는, z방향의 상하의 계면에서 제로로 된다. 물론, 엄밀하게는 양자역학적인 파동 함수의 스며나옴이 존재하지만, 에너지 장벽이 크기 때문에, z방향의 거리에 대하여 지수 함수적으로 스며나옴은 작아지기 때문에, 계면에서 제로로 된다고 하는 근사는 거의 엄밀하게 정확하다. 따라서, 외부로부터 인가되는 포텐셜 V(r)=0이었다고 하여도, 포락선 파동 함수의 양태는 t가 두꺼운 경우와 전혀 서로 다르다. 실제로, 이러한 양자 웰 내에 갇힌 전자 및 정공의 포락선 파동 함수는, 이산적 에너지 준위를 나타내는 지수를 n으로 하여, n=0, 2, 4,…로 짝인 경우에는, (수학식 12)로 풀리고, n=1, 3, 5,…로 홀인 경우에는, (수학식 13)으로 되어, 에너지 준위의 값은, n이 짝수인지 홀수인지에 상관없이, (수학식 14)로 나타낼 수 있다.
Figure 112007082559178-PAT00012
Figure 112007082559178-PAT00013
Figure 112007082559178-PAT00014
가장 에너지가 낮은 상태가 n=0인 것은 물론이다. 포락선 파동 함수를 나타내는 데에 있어서, z축의 원점을 박막 실리콘의 중심으로 하여 설정하고, z=±t/2로 에너지 장벽이 높은 계면이 존재하는 것으로 하였다. 여기에서, 이 포락선 파동 함수 χn(z)의 성질에 대해서 설명한다. n이 0 또는 짝수인 경우, 파동 함수는, z의 부호 변화에 대하여 대칭적이며, χn(z)=χn(-z)라고 하는 성질을 가지고 있다. 이것을 패리티가 짝이다라고 한다. 한편, n이 홀수인 경우에는, χn(z)=-χn(-z) 라고 하는 성질을 가지고 있고, 패리티가 홀이다라고 한다.
이러한 대칭성을 반영한 구조를 가지고 있기 때문에, 포락선 파동 함수에 의한 운동량에의 기여를 평가하면, (수학식 15)로 된다.
Figure 112007082559178-PAT00015
이것은, χn(z)을 z방향에 대하여 미분을 취하면, 원래 χn(z)이 가지고 있었던 패리티로 변하기 때문에, z방향에 대하여 적분을 취하면 제로로 된다고 하는 매우 일반적인 성질을 나타내고 있다. 즉, 전자가 z축 방향으로 강하게 속박되어 있기 때문에, 포락선 파동 함수가 정재파로 되어, 전자가 움직이지 않게 되는 성질이 있는 것을 알 수 있다. 이것은, 벌크 상태에서의 포락선 파동 함수가 (수학식 9)로 주어지는 바와 같이 지수 함수적이며, 전자가 운동량을 가지고 벌크 결정 전체를 돌아다니고 있는 것과 완전히 대조적이다. 단, Bloch 함수의 존재까지 고려한, 전체 파동 함수는, (수학식 1) 중에, (수학식 2) 및 (수학식 6) 및 (수학식 13) 또는 (수학식 14)를 대입한 것이기 때문에, z방향의 운동량의 양자역학적 기대치는, (수학식 16)으로 되는 것에 주의가 필요하다.
Figure 112007082559178-PAT00016
즉, 원래의 반도체 재료의 성질로서 벌크일 때에는, Γ점에 전도대의 곡저가 있는 것이 아니라, (0, 0, ±k0)에 곡저가 있기 때문에, 전체적으로의 파동 함수는, 그 성질을 반영하고 있다. 이렇게 해 보면, 박막으로 하여도, 운동량 ±k0을 가지고, 전자가 돌아다니고 있는 것 같이 보이는데, 거기에는 주의가 필요한 것을 알아차렸다. 즉, 예를 들면, 실리콘과 같이 결정으로서 반전 대칭성을 가지고 있는 물 질에서는, (0, 0, +k0)의 곡과 (0, 0, -k0)의 곡이 에너지적으로 동일하고, 축퇴하고 있는 것에 주의가 필요하다. 이렇게, 매우 일반적으로 축퇴한 에너지 준위를 갖는 양자역학적인 상태가 공간적으로 동일한 영역에 갇히면, 그들 상태 사이에 혼성이 생긴다. 즉, (0, 0, +k0)의 곡과 (0, 0, -k0)의 곡 간을 연결하는 에너지적인 결합이 매우 약간이어도 존재하면, 2개의 이산 준위는, 결합 궤도와 반결합 궤도를 형성한다. 예를 들면, 밴드 계산에는 충분히 포함되어 있지 않은 전자 간의 쿨롱 상호작용 등은, 좁은 영역에 갇혀져 있는 전자 간에는 강하게 기능하는 것이 생각된다. 전자 간에 기능하는 상호작용은 전자 상관이라고 불리고, 고온초전도를 비롯한 많은 천이 금속 산화물 등에서 큰 문제로 되어 있지만, 벌크의 실리콘에서는, 원래의 실리콘 원자에서의 sp 궤도가 큰 궤도를 가지고 있는 것을 반영하여 지금까지는 큰 문제로는 되어 오지 않았다. 그러나, 양자역학적인 효과가 중요하게 되는 매우 좁은 영역에 가둔 경우에는, 쿨롱 상호작용이 강하게 기능하기 때문에, 이러한 전자 간의 쿨롱 상호작용을 무시할 수 없게 된다. 쿨롱 상호작용을 제대로 받아들여서, 해밀토니안의 행렬 요소를 계산하면, 거기에는 (0, 0, +k0)의 곡과 (0, 0, -k0)의 곡을 연결하는 혼성이 있다. 그리고, 그 해밀토니안을 대각화하면, 결합 궤도와 반결합 궤도로 분열되어 있는 것을 알 수 있다. 이것은, 2개의 수소 원자를 가깝게 하고 있던 경우에, 수소 분자가 형성되는 프로세스와 닮아 있고, 그러한 계를 평가하는 방법은 Heitler-London에 의해 양자역학이 형성된 70년 이전부터 이해되어 있었다. 우리는, Heitler-London에 의해 이해된 결합 상태의 형성이, 실리 콘 등의 IV족 반도체가 좁은 영역에 갇혀져 있는 경우에서, 곡 간의 결합에도 중요하게 되는 것을 비로소 깨달았다. 또한, 가령, 만약에 그러한 에너지적인 결합이 전혀 없었다고 하여도, 2개의 상태의 유니터리 변환으로부터, z축 방향으로 운동하고 있지 않은 정재파를 구성할 수 있다. 이것을 좀더 구체적으로 설명한다. Bloch 상태는, 결정이 갖는 반전 대칭성으로부터 u- k0(r)=uk0(r)이라고 하는 성질이 있기 때문에, (0, 0, +k0)의 곡과 (0, 0, -k0)의 곡의 Bloch 파동 함수는, 각각, φk0(r)=uk0(r)eik0z와 φ- k0(r)=uk0(r)e- ik0z로 나타낼 수 있다. 따라서, e± ik0z의 부분에 주목하면 되는 것을 알 수 있다. 이들 파동 함수의 합과 차로부터 새로운 기저 상태를 구성하기 위해서는, 유니터리 변환 U에 의해, (수학식 17)로 변환하면 된다.
Figure 112007082559178-PAT00017
따라서, 원자 레벨의 파동 함수의 변화는, 21/2uk0(r)cos(k0z)와 21/2uk0(r)sin(k0z)라고 하는 2개의 정재파의 파동 함수에 의해 기술할 수 있는 것을 알 수 있다. 그리고, 파동 함수 전체를 나타내면 (수학식 18) 및 (수학식 19)로 나타낼 수 있다.
Figure 112007082559178-PAT00018
Figure 112007082559178-PAT00019
(수학식 18) 또는 (수학식 19)의 상태에서의 운동량의 z축 방향의 기대치는, 정재파인 것을 반영하여 (수학식 20)으로 된다.
Figure 112007082559178-PAT00020
즉, 전자가 z축 방향으로는, 전혀 움직이고 있지 않은 것을 알 수 있다. 기저를 바꾸는 것만으로, 운동량의 기대치가 변해 보이는 것에는, 오해가 생길지 모르기 때문에, 여기에서 주의한다. 실은, (수학식 18)과 (수학식 19)와 같은 기저파동 함수는, 운동량의 고유 상태는 아니다. 즉, 운동량 연산자의 행렬 요소는, (수학식 18)과 (수학식 19)를 이용하면, (수학식 21)로 되고, 대각 행렬 요소가 제로로 되어, 비대각 행렬 요소가 순허수로 된다.
Figure 112007082559178-PAT00021
이러한 기저를 취하는 것이 물리적으로 적절한지의 여부는, 대상으로 하고 있는 계의 성질에 의존한다. 우리는, 극박의 단결정 실리콘막을 상정하고 있지만, 그러한 경우에는, z축 방향에 대한 병진 대칭성이 무너져 있기 때문에, 운동량의 고유 상태인 uk0(r)e± ik0z를 이용하는 것보다도, 오히려 정재파로 되어 있는 √2uk0(r)cos(k0z)이나 √2uk0(r)sin(k0z)을 이용하는 쪽이 적절하다. 반대로, 벌크의 상태를 취급할 때에는, 병진 대칭성이 존재하기 때문에, uk0(r)e± ik0z를 이용한 쪽이 좋다. 또한, 벌크 상태에서는, 운동량 ±k0을 가지고 있는 전자는 결정 내를 심하게 돌아다니고 있고, 그때에, 결정 내의 격자 진동의 양자인 포논 등에 강하게 산란되어 있어, 파동 함수의 위상이 다이내믹하게 변화되어 있기 때문에, 운동량 +k0의 상태와 운동량 -k0의 상태가 코히런트로 결합한 상태를 형성하는 것은 기대할 수 없다. 이와는 대칭적으로, 극박의 단결정 실리콘막 등과 같이, 산란을 특징 짓는 길이인 평균 자유 공정 l 보다도 얇은, 매우 좁은 영역에 전자를 가두고 있는 경우, 실온에서도 충분히 파동 함수는 위상이 정해진 정재파를 형성할 수 있다. 정성적으로는, 전자의 파가 좁은 영역을 고속으로 오고 가고 있는 동안에, 그 영역의 크기에 꼭 맞는 정상적인 파로 된다고 하는 것을 의미하고 있다.
전술한 바와 같이, 상세하게 간단한 수식을 이용하여 설명한 바와 같이, 극박의 단결정 실리콘막 등으로 대표되는 매우 좁은 영역에 전자를 가둔 경우, 벌크의 전자 상태에서는, 전도대의 전자가 Γ점에 존재하지 않는 실리콘과 같은 물질이었다고 하여도, 실효적으로 박막에 수직 방향으로는 운동하지 않는 것을 알 수 있다. 이것은, 정성적으로는, 박막에 수직한 방향이 없어지기 때문에, 전자가 박막에 수직한 방향으로는 움직이지 않게 된다고 하는 매우 당연한 것을 나타내고 있다. 즉, 벌크에서는 고속으로 결정 내를 움직이고 있었다고 하여도, 박막에서는, 애당초 움직여야 할 방향이 없어지게 되기 때문에, 전자는 멈추지 않을 수 없다고 하는 것을 의미한다.
이 양태를 밴드도를 사용하여 설명한 것이, 도 1b이다. z축 방향으로의 운동을 할 수 없게 되었기 때문에, 벌크의 밴드 구조인 도 1a는, kz=0의 면에 사영되어, 박막이나 전계 효과를 인가한 경우 등에는, 도 1b와 같은 밴드 구조로 된다. 도 1b와 같은 밴드 구조는, 실리콘으로 전계 효과 트랜지스터를 설계할 때의 기본이며, 디바이스 물리학의 기본이다라고 해도 과언이 아니다. 이렇게 2차원에 갇힌 계는, 2차원 전자계라고 불리고 있다. 박막이 아니라, 세선 구조로 하면, 차원을 더 저하시킨 1차원 전자계도 형성할 수 있다.
도 1b와 같은 밴드 구조를 전제로 하면, 전술한 바와 같이, 벌크에서는, 도 1a의 곡저 (0, 0, ±k0)에 대응하는 상태가, 도 1b에서는 Γ점에 오고 있는 것을 알 수 있다. 전술한 바와 같이, 이 상태에 있는 전자는, z축 방향으로 움직이고 있지 않다.
이러한 디바이스 물리의 기초로 되돌아오면, 도 1b에서 Γ점에 존재하는 전자는, 정공과 효율적으로 재결합하여, 발광 소자로서 사용할 수 있을 것이다라고 하는 발상에 이르렀다. 즉, 전자를 가둠으로써, 전자는 자유롭게 움직일 수 없게 될 것이기 때문에, 동일하게 Γ점에 존재하기 위해서 운동량이 작은 정공과 충돌했을 때, 역시 운동량이 작은 광을 운동량과 에너지의 보존 법칙을 깨트리지 않고, 방출할 수 있는 것이다. 전술한 바와 같이, 운동량이란, 입자가 다른 입자에 충돌했을 때에, 어느 정도의 충격으로 입자를 산란할지라고 하는 척도이다. 우리는, 전자를 좁은 영역에 가둠으로써, 전자를 움직일 수 없게 하도록 하면, 전자의 운동량을 잃어버리게 된다고 하는 것을 깨달았다. 전자의 운동량이 작아지면, 종래의 방법에서는, 어려웠던 산란시의 운동량의 보존 법칙을 만족시킬 수 있게 되기 때문에, 실리콘 등의 IV족 반도체이어도 효율적으로 발광하게 된다.
이러한 발상을 기본으로, 실제로, 극박의 Si막을 1cm각의 크기로 기판에 부분적으로 형성하고, 그 포토 루미네센스를 측정한 결과를 도 2 및 도 3 및 도 4b에 도시한다. 도 2 및 도 4b에는, 포토 루미네센스에 의한 발광의 강도를 나타내고 있다. 여기로부터, 극박의 Si막으로부터 상당히 강한 발광 강도가 관측된 것을 알 수 있다. 이 강도는, 벌크의 실리콘의 간접 천이에 의한 발광과 비교하여 몇 자리 큰 것이다. 즉, 좁은 영역에 전자를 가둠으로써, 우리는, 실리콘 등의 IV족 반도체가 실효적으로 직접 천이형으로 변화된다고 생각된다. 또한, 도 3에는, 이 실험 시에 얻어진 스펙트럼의 피크의 파장을 도시하고 있다. 여기로부터, 실리콘의 밴드갭으로부터 (수학식 14)로 나타내지는 에너지만큼 큰 파장이 얻어지고 있는 것을 확인할 수 있었다. 이것은, 양자 가두기 효과에 의해, 에너지가 이산적으로 되는 분만큼, 밴드갭이 큰 것을 반영하고 있어, 전술한 원리가 올바르다는 것을 나타내고 있다. 밴드갭이 커진 결과, 어느 정도 발광 파장이 변할지를 계산한 결과를, 도 4a에 도시하였다. 전술한 바와 같이, 실리콘을 고효율로 발광시키기 위해서는, (100)면을 표면으로 하고, 실리콘의 막두께를 얇게 함으로써, 실효적으로 에너지의 곡을 Γ점으로 할 수 있다.
따라서, 이하의 구조를 형성함으로써, 일렉트로루미네센스의 실증 실험을 행하였다.
도 5a 내지 도 5h에는, 제조 공정순으로 단면 구조를 도시한다. 또한, 도 6a 내지 도 6h에는, SOI 기판의 상부로부터 본 제조 공정순의 모식도를 도시한다. 여기에서, 도 5a 내지 도 5h는, 각각 도 6a 내지 도 6h의 가로 방향의 단면도이며, 예를 들면 도 5h는, 도 6h의 (a)에서의 단면(13)에서 절단했을 때의 구조를 도시하고 있다. 또한, 도 6h의 (a)에서, 단면(14)에서 절단했을 때의 단면 구조의 모식도를 도 7에 도시한다. 디바이스의 완성도는, 도 5h 및 도 6h의 (a), (b) 및 도 7이다.
이하, 순서에 따라 추후 제조 공정을 설명한다.
우선, 도 5a에 도시하는 바와 같이, 지지 기판으로서, 아래로부터 실리콘 기판(1), 매립 산화막(2)(Burried Oxide; 이하 BOX라고 약칭함) 및 SOI(Silicon On Insulator)층(3)이 적층된 SOI 기판을 준비한다. 도 6a에 도시하는 바와 같이, 기판의 상부로부터 보면 SOI층(3)만 보이지만, SOI 기판의 두께가 얇은 경우에는, 실제로 시작하면 아래의 기판이 투과되어 보이는 경우도 있다. 여기에서, SOI(Silicon On Insulator)층(3)을 구성하고 있는 단결정 실리콘으로서는, 표면에 (100)면을 가지고 있는 기판을 이용하였다. 시작한 SOI층(3)의 프로세스 전의 초기 막두께는 55nm이었다. 또한, BOX(2)의 막두께는 약 150nm이었다.
다음으로, 레지스트를 도포한 후에, 포토리소그래피에 의한 마스크 노광에 의해, 원하는 영역에만 레지스트를 남긴 후에, 이방성 드라이 에칭을 실시함으로써, SOI(Silicon On Insulator)층(3)을 도 5b 및 도 6b에 도시하는 바와 같이, 메사 형상으로 가공하였다. 도면에서는 간략하기 위해서, 하나의 소자만 나타내고 있지만, 기판 상에 많은 소자를 동시에 형성하고 있는 것은 물론이다. 실리콘 프로세스를 사용하고 있기 때문에, 수율 높게 많은 소자를 집적화할 수 있다.
도면에는 나타내고 있지 않지만, 계속하여, 등방성 드라이 에칭을 실시함으로써, 메사 형상으로 가공한 SOI(Silicon On Insulator)층(3)의 각을 둥글게 하는 처리를 실시한다. 이러한 각을 둥글게 하는 처리를 실시함으로써, 이 후의 공정에서 산화 처리를 실시한 경우에, 엣지 부분만 응력이 집중하여 산화가 진행되지 않게 되는 것을 방지하고 있다. 즉, 만약, 각을 둥글게 하는 처리를 실시하지 않으면, 각 주변 부분의 SOI(Silicon On Insulator)층(3)이 주위와 비교하여 두껍게 되기 때문에, 전류를 흘린 경우에, 이 영역에 집중하여 전류가 흐르게 되어 발광 효율이 떨어진다고 하는 문제가 생긴다.
계속해서, 표면을 보호하기 위해서, SOI층(3)의 표면을 15nm 정도 산화하여, 도 5c 및 도 6c에 도시하는 바와 같이 이산화 실리콘막(4)을 형성하였다. 이산화 실리콘막(4)은, 이 후의 프로세스에서 도입되는 이온 주입에 의해 기판이 받는 데미지를 경감할 뿐만 아니라, 활성화 열처리에 의해 불순물이 대기 중에 빠져나가는 것을 억제하는 역할이 있다.
계속해서, 포토리소그래피를 이용한 레지스트 패터닝에 의해, 원하는 영역에만 레지스트를 남긴 후에, BF2 이온을 가속 에너지: 15keV, 도즈량: 1×1015/cm2로 이온 주입함으로써, SOI층(3) 내에, P형 불순물 주입 영역(5)을 형성하였다.
계속해서, 레지스트를 제거한 후에, 다시, 포토리소그래피를 이용한 레지스트 패터닝에 의해, 원하는 영역에만 레지스트를 남긴 후에, P 이온을 가속 에너지10keV, 도즈량 1×1015/cm2로 이온 주입함으로써, SOI층(3) 내에 N형 불순물 주입 영역(6)을 형성하였다. 이 상태를 도 5d에 도시한다. 상부로부터 본 도면은 도 6d의 (a)로 되는데, 이것으로는 이온 주입한 양태를 알 수 없기 때문에, 이산화 실리콘막(4)의 하부의 양태를 나타낸 것이 도 6d의 (b)에 도시되어 있다. 실제로, 제조 공정 중에, 광학 현미경을 사용하여 검사를 한 바, 이산화 실리콘막(4)은 글래스이기 때문에, 비쳐 보여서, 도 6d의 (b)와 같이 서로 다른 불순물을 주입한 영역이 약간 다른 색으로 보이는 것이 확인되었다.
이 이온 주입 공정에서는, 이온이 주입된 부분의 SOI층(3)이 아몰퍼스화하기 때문에, 결정성이 나빠진다. 따라서, 도면에는 나타내고 있지 않지만, SOI층(3)의 표면만이 아몰퍼스화하고, SOI층(3)이 BOX(2)와 인접하고 있는 영역에는 결정 실리콘이 남도록 하고 있는 것이 중요하다. 이온 주입의 가속 전압을 지나치게 높게 설정하면, 이온 주입한 영역의 SOI층(3)의 모두를 비정질화하게 되기 때문에, 그 후의 어닐링 처리를 실시하여도, 단결정성이 회복하지 않아, 다결정이 된다고 하는 문제가 생긴다. 따라서 이온 주입 후의 활성화 열처리 등에 의해, 결정성을 회복시킬 수 있다. 전술한 바와 같이, 효율적으로 발광시키기 위해서는, 단결정성이 좋은 것은, 매우 중요하다.
또한, 도 5d나 도 6d의 (b)에서는, P형 불순물 주입 영역(5)에 인접하여 N형 불순물 주입 영역(6)이 형성되어 있지만, 인접하고 있지 않아도 지장이 없다. 마스크를 이용한 포토리소그래피를 제조 공정에 이용하는 경우, 오정렬이 생길 경우가 있는데, 그 경우에는, P형 불순물 주입 영역(5)과 N형 불순물 주입 영역(6)이 떨어지거나 겹치거나 한다.
여기에서는, 마스크의 패턴을 적절하게 설정함으로써, 고의로, P형 불순물 주입 영역(5)과 N형 불순물 주입 영역(6) 사이에 이온 주입을 실시하고 있지 않은 SOI층(3)을 남긴 것도 동시에 제작하였다. 이렇게 이온 주입되어 있지 않은 영역(i영역)을 포함하는 다이오드는, pin 다이오드라고 불린다. 극박의 실리콘층으로 이루어지는 pn 다이오드와 pin 다이오드를 동시에 형성하여 실험을 행하고 있다.
계속해서, 활성화 열처리를 실시하여, 불순물을 활성화함과 함께, 이온 주입 처리에 의해 데미지를 받은 SOI층(3)의 영역의 단결정성을 회복시켜도 된다. 그러 나, 본 실시예에서는 공정수의 간략화를 위해서, 여기에서는 활성화 처리를 행하지 않고, 이하에 나타내는 바와 같이 산화 처리를 행하는 것과 동시에 불순물을 활성화시킨다고 하는 제조 공정을 취하였다. 이에 의해, 공정수를 삭감할 수 있기 때문에, 제조 코스트를 삭감할 수 있다. 단, 여기서, 활성화와 단결정성의 열처리를 실시해 두어도 문제없다.
다음으로, 실리콘 질화막(7)을 전체면에 100nm의 두께로 퇴적시키고, 도 5e 및 도 6e의 상태로 하였다.
계속해서, 포토리소그래피를 이용한 레지스트 패터닝에 의해, 레지스트를 원하는 영역에만 남긴 후, 이방성 드라이 에칭을 이용하여 실리콘 질화막(7)을 가공함으로써, 도 5f 및 도 6f의 상태로 하였다.
계속해서, 세정 공정을 실시한 후에, 산화 처리를 행함으로써 SOI층(3)의 원하는 영역을 극한까지 얇게 하는 처리를 행하였다. 여기에서 산화를 위한 조건은 매우 중요하다. 우리는, 통상의 실리콘 프로세스에서 자주 사용되는 1000℃ 이하의 온도에서의 산화 처리에서는, P형 불순물 주입 영역(5)에 형성되는 이산화 실리콘의 막두께와 N형 불순물 주입 영역(6)에 형성되는 이산화 실리콘의 막두께 사이에 최대 2배 정도의 차가 나는 것을 확인하였다. 전술한 바와 같이, 효율적으로 발광시키기 위해서는, SOI층(3)의 막두께를 평균 자유 공정 l 보다도 얇게 할 필요가 있다. 실리콘에서는 실온에서의 평균 자유 공정 l의 크기는 약 10nm이기 때문에, SOI층의 막두께는 10nm 이하, 보다 바람직하게는 5nm 이하로 설정할 필요가 있다. 이러한 극박막을 균일하게 형성하기 위해서는, 불순물 이온의 도전형에 따라 산화 레이트가 서로 다른 것은 허용되지 않는다. 왜냐하면, 산화 레이트에 차가 있으면, 한쪽의 영역을 5nm 이하로 한 경우, 다른 한쪽의 도전형의 영역은 지나치게 두꺼워지거나, 모두가 산화되게 되어 소실되어 있거나 중 어느 하나로 되기 때문이다. 우리는, 산화 온도 1100℃의 드라이 산화 처리를 실시하면, 100nm의 산화막을 형성하는 조건이었다고 하여도, P형 불순물 주입 영역(5)에 형성되는 이산화 실리콘의 막두께와 N형 불순물 주입 영역(6)에 형성되는 이산화 실리콘의 막두께의 차를 1nm 정도로 억제할 수 있는 것을 발견하였다.
여기에서는, 산화 온도 1100℃의 드라이 산화 처리에 의해, 이산화 실리콘막(8)을 두께 약 90nm로 되도록 형성한 결과, 극박 실리콘층의 막두께를 약 5nm로 할 수 있다. 또한, 그때에, n형으로 도핑한 영역과 p형으로 도핑한 영역의 막두께의 차를 1nm 이하로 억제할 수 있었다. 이 산화 처리 시에는, 극박 실리콘층의 막두께를 1nm 이하의 정밀도로 분광 엘립소메트리로 관찰하면서 남은 실리콘층의 막두께를 상세하게 조사하는 것이 요구된다. 산화 장치 중에, 양산을 위해서는, 분광 엘립소메트리를 내장하고 있는 것이 바람직하다. 또한, 생산하는 웨이퍼 중에는, 미리, 막두께를 검사하기 위한 패턴을 준비해 두는 것이 바람직하다. 여기에서는, 도 2 또는 도 3의 발광 영역이 도시하는 바와 같이, 웨이퍼 내에 약 1cm2의 크기의 검사를 위한 패턴을 준비함으로써, 웨이퍼 면내에서의 막두께 분포를 상세하게 조사하면서, 산화 처리를 행하였다. 또한, 1100℃라고 하는 온도는 이온을 활성화시키는 데에 충분한 온도이기 때문에, 이 산화 처리에 의해, 이온 주입에 의 해 도입된 불순물이 활성화되어, p형 SOI 영역(9), n형 SOI 영역(10), p형 극박 실리콘 영역(11), 및 n형 극박 실리콘 영역(12)이 각각 형성되었다. 이 상태를 도 5g 및 도 6g에 도시한다.
계속해서, 세정 공정과 열 인산에 의한 웨트 에칭에 의해, 실리콘 질화막(7)을 제거하였다. 그 후, 400℃의 온도에서 수소 어닐링 처리를 실시하여, 프로세스 내에 생긴 결함을 수소 종단하는 처리를 행하였다. 그 결과, 완성된 발광 다이오드의 완성 단면도가, 도 5h에 도시되어 있다. 상부로부터 본 도면은 도 6h의 (a)로 되는데, 여기에서는 주입된 양태를 알 수 없기 때문에, 이산화 실리콘막(8)의 하부의 양태를 나타낸 것이 도 6h의 (b)에 나타내어져 있다. 또한, 단면(14)에서 절단한 경우의 모식도가 도 7에 도시되어 있다. 도 7에서는, n형 극박 실리콘 영역(12)에 인접한 측벽부가 산화되어 이산화 실리콘막(8)으로 되어 있는 양태가 도시되어 있다.
이 후, 원하는 배선 공정을 행함으로써, 실리콘 기판(1) 상에 형성된 고효율 실리콘 발광 다이오드가 완성되었다.
도 8에는, 여기에서의 구조에 의한 발광 다이오드의 특성을 조사했을 때의 측정 방법을 모식적으로 도시하였다. 탐침(15)은 p형 SOI 영역(9)에 접속되어 있고, 탐침(16)은 n형 SOI 영역(10)에 접속되어 있다. 탐침(15)과 탐침(16) 간에 전류를 흘리면, 다이오드 특성이 얻어졌다. 또한, 그 전류 전압 특성의 임계치는 도 4a에서 도시한 밴드갭의 증대 분을 반영하는 것이었다. 또한, p형 극박 실리콘 영역(11)과 n형 극박 실리콘 영역(12)의 막두께가 13.6nm, 6.3nm, 4.0nm, 1.3nm으로 서로 다르게 설계한 것에 대해서도 측정을 행한 바, 정확히 도 4a에서 도시한 밴드갭 증대의 막두께 의존성이 관측되었다. 포토 루미네센스에 의한 스펙트럼을 도 4b에 도시한다. 극박 실리콘 영역의 SOI막 두께가 작아짐에 따라서, 발광 강도가 비약적으로 커지는 양태를 알 수 있다. 그리고, 발광(17)은, 도 8에 도시하는 바와 같이, p형 극박 실리콘 영역(11)과 n형 극박 실리콘 영역(12) 및 그들의 계면으로부터 발광한다. 도 8에서는, 이해를 용이하게 위해서, p형 극박 실리콘 영역(11)과 n형 극박 실리콘 영역(12)의 상부에 겹쳐서는, 발광(17)을 나타내지 않았지만, 상방으로도 발광(17)이 진행하는 것은 물론이다. 또한, 도 8에 도시하는 바와 같이, 발광(17)은 기판에 평행한 방향으로도 진행하고 있다.
다음으로, 도 9a 내지 도 9f에 PN 접합에 순 바이어스를 각각, 0, 1, 2, 3, 4, 5V 인가한 경우의 발광상을 콘트라스트에 의해 도시하고, 동시에 촬영한 디바이스 소자의 광학상과 슈퍼 임포즈하여 거듭 표시한 사진을 나타낸다. 이 소자의 폭 W는 100㎛이며, p형 극박 실리콘 영역(11)과 n형 극박 실리콘 영역(12)을 맞춘 극박 실리콘막의 길이 L은 10㎛이다. 또한, 도 9a에서 프로브1과 프로브2 사이에서 세로 방향의 회색의 띠 형상으로 보이는 부분이, p형 극박 실리콘 영역(11)과 n형 극박 실리콘 영역(12)이 형성되어 있는 영역이다. 발광 강도를 나타내고 있지만, 확실히, p형 극박 실리콘 영역(11)과 n형 극박 실리콘 영역(12)의 존재하는 부분으로부터의 발광 강도가 강하고, SOI층의 막두께가 두꺼운 p형 SOI 영역(9)이나 n형 SOI 영역(10)으로부터의 발광은 거의 없는 것을 알 수 있다. 이것은, 벌크 실리콘으로는 발광 강도가 매우 약하고, 극박 실리콘으로 하면 발광 강도가 강해진다고 하는 전술한 원리에 기초하여 생각되는 결과를 얻을 수 있는 것을 알 수 있었다. 실제로, 발광에 의해 CCD가 관측한 광자의 수를 카운트한 바, 극박 실리콘으로부터의 발광 강도는 두꺼운 실리콘으로부터의 발광과 비교하여 몇 자리 큰 것이 밝혀졌다. 또한 필터를 넣어서 발광의 분광을 해 본 바, 파장이 약 1000nm 부근에서의 발광 강도가 가장 높고, 파장 500nm 부근에서는 거의 발광이 존재하지 않는 것도 아울러 밝혀졌다. 이것은, 발광이 극박 실리콘의 밴드갭에 기인한 재결합에 의한 발광이며, 운동 에너지가 큰 핫일렉트론 등에 의한 복사에 의한 발광이 아닌 것을 나타내고 있어, 전술한 원리가 옳은 것이 증명되었다.
다음으로, 관찰에 이용한 렌즈를 보다 저배로 하고, 순 바이어스 조건을 0, 5, 10, 20, 30, 40V로 하고 각각 촬영한 상을 도 10a 내지 도 10f에 도시한다. 발광이 역시 p형 극박 실리콘 영역(11)과 n형 극박 실리콘 영역(12)이 강하고, 동심원 형상으로 넓어져 있는 것을 알 수 있다.
이 구조를 이용하면, 실리콘 등의 기판 상에, 수율 좋게, IV족 반도체를 기본 구성 요소로 한 고효율로 발광하는 소자를 얻을 수 있는 것을 알 수 있다.
특허 문헌 1: 미국특허(US 6868214B1)
비특허 문헌 1: R. Chan, M. Feng, N. Holonyak, Jr., A. James, and G. Walter, 「어플라이드 피직스 레터즈(Appl. Phys. Lett.)」, 2006년, 88권, pp.143508-1∼143508-3
비특허 문헌 2: L. T. Canham, 「어플라이드 피직스 레터즈(Appl. Phys. Lett.)」, 1990년, 57권, pp. 1046∼1048
비특허 문헌 3: S. Coffa, G. Franzo, and F. Priolo, 「어플라이드 피직스 레터즈(Appl. Phys. Lett.)」, 1996년, 69권, pp. 2077∼2079
비특허 문헌 4: F. Iacona, G. Franzo, E. C. Moreira, and F. Priolo, 「저널 오브 어플라이드 피직스(J. Appl. Phys.)」, 2001년, 89권, pp. 8354∼8356
비특허 문헌 5: S. Coffa, 「아이 이 이 스펙트럼(IEEE Spectrum)」,2005년, Oct., pp. 44∼49
전술한 바와 같이, 실리콘에 의한 발광 소자를 얻을 수 있지만, 광에 의한 통신을 생각하면, 거기에서의 발광을 효율적으로 전파시킬 필요가 있다. 지금까지, 실리콘에 의한 발광 소자가 얻어지지 않았기 때문에, 동일 칩 내에서 발광 소자를 형성하고, 그 발광을 인출하는 구조라고 하는 것은 생각되어 오지 않았다.
본 발명은, 상기 종래의 과제를 감안하여 이루어진 것으로, 따라서 그 목적은, 통상의 실리콘 프로세스를 이용하여 용이하게 형성 가능한 방법에 의해, 실리콘 등의 기판 상에, 실리콘이나 그에 준하는 게르마늄 등의 IV족 반도체를 기본 구성 요소로 한 고효율의 발광 소자 및 그 도파로의 제조 방법을 제공하는 것에 있다.
또한, 본 발명의 다른 목적은, 도파로를 캐비티로 하여, 레이저 발진하는 IV족 반도체를 기준으로 한 소자 및 그 제조 방법을 제공하는 것에 있다.
본 발명에서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 이하와 같다.
본 발명에 따른 발광 소자는, 전자를 주입하는 제1 전극부와, 정공을 주입하는 제2 전극부와, 제1 전극부 및 제2 전극부와 전기적으로 접속된 발광부를 구비하고, 발광부를 단결정의 실리콘으로 하고, 발광부가 제1 면(상면)과 제1 면에 대향하는 제2 면(하면)을 가지며, 제1 및 제2 면의 면방위를 (100)면으로 하고 제1 및 제2 면에 직교하는 방향의 발광부의 두께를 얇게 하고, 해당 박막부의 주위에 굴절률이 높은 재료를 퇴적함으로써 도파로를 형성한다.
본 발명에 따르면, 실리콘 등의 기판 상에 통상의 실리콘 프로세스를 이용하여 용이하게 형성 가능하고, 또한, 고효율로 발광하는 발광 소자 및 고효율로 발광을 인출하는 도파로를 제공할 수 있다.
이하, 본 발명의 실시예를 도면에 기초하여 상세히 설명한다.
또한, 실시예를 설명하기 위한 전체 도면에서, 동일한 기능을 갖는 부재에는 동일한 부호를 붙이고, 그 반복 설명은 생략한다. 또한, 본 실시예에서 소개하는 방법 이외에도, 재료나 제조 공정의 조합을 바꾸는 등, 많은 변경이 가능한 것은 물론이다.
[실시예 1]
도 11은, 본 발명에 따른 집적 발광 소자를 형성하는 평면 레이아웃, 도 12 는 본 발명에 따른 수광 소자를 형성하는 평면 레이아웃을 도시한 것이다. 도 13 내지 도 18은, 집적 발광 소자의 형성 공정을 도시하는 소자 단면 구조도이다. 각각의 도면 좌측에, 평면 레이아웃(도 11)의 A-A'단면, 우측에는 평면 레이아웃(도 11)의 B-B'단면을 도시하였다.
실리콘 지지 기판(1100) 상에 두께 1㎛의 실리콘 산화막(1900)과, 이 실리콘 산화막 상에 두께 100nm의 단결정 실리콘(1120)을 갖는 SOI 웨이퍼를 열산화하여, 두께 20nm의 산화막을 형성한다(도 13). 도 11에 나타낸 활성 영역 패턴(1150)을 이용하여 실리콘의 박막 형상 영역(핀) 및 컨택트 영역을 형성한다(도 14). 기판면에 대하여 수직 방향으로 형성된 박막 형상의 단결정 영역을 이하 핀이라 부르기로 한다. 핀 측면에 노출된 실리콘 표면을 열산화(1920)함으로써, 핀에 의해 형성된 실리콘 폭을 소정(5nm)의 두께로 설정한다. 이때, 노출되는 실리콘 표면이 (100)면으로 되도록 SOI 웨이퍼의 결정 방위를 설정한다(도 15). 도 11의 참조부호 1850 구멍 패턴에 의해 레지스트 마스크(1800)를 형성하고, 이온 주입법에 의해 비소를 가속 에너지 25keV로 2×1015cm-3 도핑함으로써 N형 불순물 확산층(1200)을 형성한다(도 16). 그 후, 도시는 하지 않지만, 패턴(1850)을 반전시킨 레지스트 마스크를 형성하고, 이온 주입법으로 붕소를 5keV로 2×1015cm-3 주입함으로써, P형 불순물 확산층 영역(1300)을 형성한다. 이에 의해 PN 접합을 갖는 다이오드를 형성한다. 여기에서는 반전 마스크를 이용했지만, P-N 사이의 거리를 조정함으로써, P-N 사이에 진성 영역을 형성하는 등에 의해, 전계를 원하는 것으로 설정할 수 있 다.
실리콘 질화막을 300nm을 CVD법에 의해 퇴적하고, 도 11의 도파로 패턴(1550)을 이용하여 도파로(1500)를 가공한다. 병렬 배치한 핀이 도파로(1500)에 의해 피복되는 구성을 얻을 수 있다. 여기에서는, 도파로라고 하는 단어는, 단일파장 등에 한하지 않고, 광의의 의미로서 광을 전하는 경로로서 이용한다(도 17).
산화막(1910)에 컨택트 홀(도 11의 1650)을 개구하고, 금속 배선(1600)을 형성한다(도 11에서는 생략).
이에 의해, P 및 N영역에 배선함으로써, PN 접합부에 순 방향 바이어스를 인가할 수 있다. 이에 의해, 병렬 배치한 핀 내의 접합부에서 발광을 얻을 수 있다. 복수의 핀 배치하는 경우, 반파장 간격으로 핀을 배치함으로써, 유효하게 발광을 강화할 수 있다. 또한, 이 구조를 후술하는 반사막층으로 덮음으로써 레이저 발진시킬 수 있다.
전술에서는, 도파로를 대기 중에 두는 구성을 취함으로써, 실리콘 질화막과 대기와의 굴절률 차를 이용함으로써, 도파로 내에 광을 가둘 수 있었다. 그러나, ULSI에서는, 다층의 금속 배선이나, 칩을 패키지에 봉입하는 사용법이 널리 이용되고 있다. 이 사용법과의 정합성을 취하기 위해서, 도 20에 도시하는 바와 같은 방식을 취하는 것이 생각된다. 도 19는, 도 17의 공정에서 형성된 바를 도시한 것이다. 그 후, 실리콘 산화막(1930)을 1㎛ 퇴적한 후, CMP법에 의해 연마를 행하여 평탄화한다. 이때 도파로는 실리콘 질화막으로 형성되어 있기 때문에, 질화막에 비하여 굴절률이 낮은 실리콘 산화막은 반사 피복으로서 기능하게 할 수 있다. 해 당 산화막 등에 컨택트를 개구하고, 금속 배선(1600)을 형성한다. 이렇게 함으로써, 종래 ULSI와 호환성을 가진 집적 발광 소자 및 도파로를 형성할 수 있다.
도 21, 및 도 22에 그 밖의 도파로의 접속 구성을 도시하였다. 도 16에 도시한 공정 후, 실리콘 산화막을 불산계의 웨트 에치를 이용하여, 산화막(1910)을 제거함과 함께, 매립 산화막(1900)을 에칭함으로써, 핀 하부의 산화막을 제거한다. 이때, 오른쪽 도면에 도시한 바와 같이 핀부는 산화막으로부터 떨어진 구조로 되어 있다(도 21). 전술과 마찬가지로 실리콘 질화막을 퇴적함으로써, 핀의 전체 둘레를 도파로(1500)를 덮을 수 있다(도 22).
여기에서, 수광 소자의 예를 나타낸다. 수광 다이오드는, 지금까지 이용되어 오고 있는 것이다. 평면 레이아웃을 도 12에 도시하고 있다. 도 23 내지 도 26은, 그 단면 구조를 이용하여 제조 공정을 도시한 것이다. 전술한 발광 소자와, 여기에서 설명하는 수광 소자는, 동일 웨이퍼 상에 집적되는 것이기 때문에, 본래, 동시에 형성된다. 여기에서는, 집적 발광 소자 구조를 설명하기 위해서, 각각 설명하는 것이다. P형으로 도핑한 SOI층(1120)을 도 12의 활성 영역 패턴(1160)을 이용하여 가공한다. 이 공정은, 전술 도 14에서 도시한 SOI층의 가공에 대응한 것이다(도 23). 이하, 대응하는 공정도번을 참조하여 기재한다.
도 12의 참조부호 1860 패턴을 이용하여 N형 확산층 영역(1210)을 형성한다. 또한, P형 고농도 불순물 영역(1310)을 형성한다(도 24). 실리콘 질화막(1500) 도파로를 형성한다(도 25, 도 17 참조). 전극층에 대하여 금속 배선을 형성하고, 수광 소자를 얻는다(도 26, 도 20 참조). 수광 소자의 PN 다이오드는 수평 방향의 배치로 형성할 수 있다(도 27). 이에 의해, 세로 방향으로 배치한 경우에는, PN 접합에 의한 전계 영역폭이 SOI층의 막두께에 의한 제한을 받는 것에 대해서 PN 접합에 의한 전계 영역을 크게 취할 수 있다.
여기에서 설명한 SOI 웨이퍼를 이용한 구조에서는, 충분히 두꺼운 매립 산화막(1900)을 가지고 있는 특징이 있다. 따라서, 도파로(1500) 형성에서도, 이 산화막을 이용할 수 있다. 도 28에 도시한 바와 같이, 도파로(1500) 가공시에, 매립 산화막(1900)을 동시에 가공하여 볼록형의 형상을 얻는다. CVD법에 의해, 실리콘 산화막층(1960), 실리콘 질화막층(1961), 실리콘 산화막(1962), 실리콘 질화막(1963)을 적층시킴으로써, 고반사막(HR막)을 형성하고, 도파로(1500)를 코어층으로 하는 클래드를 형성한다(도 29). 이에 의해, 도파로(1500)에 효율적으로 광을 가둘 수 있다. 이 경우, HR을 구성하는 적층막의 막두께를 파장의 1/4로 설정하는 기지의 HR 형성법을 이용할 수 있다. 예를 들면 파장 1㎛의 경우, 실리콘 질화막 및 산화막에서는, 굴절률로부터 약 100 내지 200nm 정도의 두께로 된다. 이것은, 종래 LSI의 배선 공정에서 이용하고 있는 층간 절연막 두께와 가까운 오더의 것이기 때문에, 형성 공정은 종래의 것을 응용하는 것이 용이하다. 또한 반사 효율을 높이기 위해서 굴절률이 서로 다른 적층 구조를 다수회 반복하여 적층하는 것도 문제없이 형성할 수 있다.
발광 소자와 수광 소자를 집적하여, 도파로에 의해 광에 의한 신호 전달을 행하는 경우, 광의 진행 방향을 바꿀 필요가 있다. 그 대표적인 부위로서, 집적 발광 소자로부터 도파로를 기판면에 수직 방향으로 인출한 후, 기판면과 평행하게 주회하는 경우에 그 이음 부분으로 되는 부분을 들 수 있다. 수광 소자에서도 마찬가지의 구성이 요구되게 된다. 도 30에 대표적 인출부의 평면 레이아웃을 도시하고, 도 31 내지 도 41에, 도 30의 A-A', B-B', C-C'에서의 단면 구조를 이용하여 제조 공정을 도시한다. 도면 좌측에 A-A', 중앙에 B-B', 우측에 C-C'를 나타내고 있다. 단면 구조에서 집적 발광 소자 혹은 수광 소자의 영역을, 참조부호 1400에 의해 모식적으로 나타냈다. 도 31은, 발광 소자를 형성한 후, 실리콘 산화막(1930)을 퇴적하고, CMP법을 이용하여 평탄화한 후, 도 30의 도파로 인출 패턴(1560)에 의해 개구하고, 실리콘 질화막(1510)을 퇴적한 뒤 에치백함으로써, 질화막 플러그를 형성한 바를 나타낸 것이다. 또한 이 공정의 에치백 대신에 CMP법을 이용하여 형성할 수도 있다. CVD법에 의해 도파로로 되는 실리콘 질화막을 퇴적한 후, 도 30에 도시한 참조부호 1750을 이용하여 도 32의 레지스트 패턴(1700)을 형성한다. 레지스트 패턴을 이용하여, 질화막(1500)을 드라이 에칭에 의해 가공한다. 이때, 반응 생성물의 퇴적 분위기로 되는 에칭 조건을 선택함으로써, 가공 측면이 경사 형상으로 가공된다(도 33).
도 30의 도파로 패턴(1550)에 의해 레지스트(1555)를 형성한다(도 34). 이것을 마스크로 실리콘 질화막(1500)을 가공한다(도 35). 실리콘 산화막과 실리콘 질화막을 적층한 고반사막층(1970)을 퇴적함으로써, 도파로(1500)를 덮도록 형성한다. 실리콘 산화막과 실리콘 질화막은, 각각 굴절률 약 1.5 및 2를 가지고 있다. 또한 실리콘 산질화막(SiON)으로 함으로써, 조성을 실리콘 산화막에 질소를 함유한 것으로 할 수 있기 때문에, 실리콘 산화막으로부터 실리콘 질화막까지의 굴절률을 설계할 수 있다. 이에 의해, 수직 방향 도파로(1510)와 산화막(1930) 상에 두어진 수평 방향 도파로(1500)를 45도의 반사면을 가지고 접속된다. 집적 발광 소자로부터 기판면에 수직으로 전파한 광을 기판면에 평행한 방향으로 진행 방향을 바꿀 수 있다. 여기에서는, 집적 발광 소자로부터의 접속으로서 나타냈지만, 동일한 구조가 수광 소자부에서도 형성된다.
이 도파로 형성 공정은, ULSI의 배선 공정을, 그대로 행할 수 있는 것에 특징이 있다. 그 양태를 단면 구조를 이용하여 도 37에 도시하였다. 널리 행해지고 있는 금속 다층 배선을 갖는 ULSI의 배선을 모식적으로 도시한 것이다. 매립 산화막(1900) 상에 형성된 참조부호 1400은 집적 발광 소자, 참조부호 1410은 수광 소자를 각각 모식적으로 나타낸 것이다. 여기에서는 다층 배선 예로서, 금속층(1600, 1601 및 1602)의 3층을 갖는 경우를 나타낸다. 각각의 층간 절연막이 참조부호 1930, 1931, 1932로 되어 있다. 이 도파로 형성 공정에서 이용하고 있는 재료는, 실리콘의 산화막 및 질화막의 절연체이며, 이들은, 지금까지의 배선 공정 중에서 주된 구성 재료라고 할 수 있다. 그 때문에, 지금까지의 다층 배선 구조 내에 그대로 도입할 수 있다. 층간(1930)의 평탄화 후, 금속 배선의 컨택트 형성과 마찬가지로, 수직 방향 도파로(1510)를 형성한다. 이것을 다층 배선의 각 층마다 반복함으로써 수직 방향 도파로를 형성한다. 물론, 금속 배선의 컨택트 형성과는 나누어서 행할 수 있기 때문에, 2층 혹은 더욱 다층의 층간막을 형성한 후, 일괄하여 수직 방향 도파로와 같은 구멍을 개구하여도 된다. 적층 고반사막층(1970)도 층간 절연막으로서 기능하게 할 수 있기 때문에, 도시한 바와 같이, 금속 배 선(1602)을 참조부호 1970 상에 배치할 수 있다.
도 38에 도파로를 금속 배선보다 하층에 형성하는 경우를 도시하였다. 참조부호 1600은 금속 플러그층, 참조부호 1601이 소위 다마신 프로세스에 의해 형성된 금속 배선층이다. 도파로 형성 시에는, 금속 배선층이 만들어져 있지 않기 때문에, 도파로로서 이용하는 실리콘 질화막의 퇴적에, 고온을 이용한 퇴적법을 사용할 수 있어, 굴절률의 설정을 용이하게 할 수 있다.
여기에서 이용하고 있는 도파로 및 반사막층은, 통상의 실리콘 프로세스에서 이용하고 있는 절연물만으로 구성되어 있기 때문에, 지금까지의 ULSI로 집적한 경우, ULSI의 전기 특성을 손상시키지 않고, 도파로 특성을 향상시키는 구조를 설계할 수 있다. 도 39 내지 도 42에 도파로를 고반사막층으로 덮는 구조의 형성 공정을 도시하고 있다. 집적 발광 소자(1400) 및 수광 소자(1410)를 형성하고, 절연막(1930) 및 실리콘 산화막과 질화막을 조합한 적층 고반사막층(1971)을 형성한다(도 39). 수직 방향 도파로(1510)를 형성한다(도 40). 전술(도 31 내지 도 36 참조)한 도파로 형성 공정을 이용하여, 도파로의 코어로 되는 참조부호 1500 및 클래드(1970)를 형성한다(도 41). 도 47은 각각의 소자에 금속 배선(1600)을 형성한 양태를 도시한 것이다. 이에 의해 도파로(1500)는 고반사막(1970, 1971)에 의해 전체 둘레를 덮을 수 있기 때문에, 유효하게 광을 가둘 수 있다.
[실시예 2]
집적 발광 소자로서, 복수 핀을 형성하는 것을 설명하였다. 복수 핀의 형성법으로서는, 패터닝에 따르지 않고 형성할 수 있다. 소위 스페이서 프로세스를 이 용한 경우를 이하에 기재한다. 대표적인 평면 레이아웃을 도 43에, 또한, 이때의 제조 공정을 나타내는 소자 단면 구조도(도 43의 A-A'단면)를 도 45 내지 도 60에 도시하였다. 또한, 이 작성법은 더미 패턴(1152)에 기초하여 형성하게 되는데, 더미 패턴의 배치법으로서, 섬 패턴인 경우와 구멍 패턴인 경우의 2가지가 생각된다. 도 43은 섬 패턴을 이용한 경우이며, 구멍 패턴을 이용한 경우를 도 44에 도시하였다. 이 제조 공정에서는, 도 43 및 도 44의 더미 패턴(1152)을 형성한 후, 스페이서 프로세스를 이용하여 더미 패턴에 대하여 자기 정합적으로 핀이 형성된다. 그 때문에, 핀 및 형성에 이용하는 스페이서(1202, 1203, 1204, 1205, 1981, 1982, 1983)는 자기 정합 때문에, 원래 포토마스크는 존재하지 않지만, 여기에서는, 배치 관계를 나타내기 위해서, 형성 후에 놓이는 패턴 위치로서 레이아웃도에 나타냈다.
도 45에서는, 두께 50nm의 SOI(1201) 상에 실리콘 질화막을 300nm 퇴적하고, 도 43에 도시한 참조부호 1152에 의해 섬 형상 패턴을 형성한다. 여기에서 섬 형상이란, 도면에서 참조부호 1102에 보이는 바와 같이, 단면도에서 평탄 상에 볼록형으로 나타나는 형상을 나타내는 것이다. 도 44에 도시한 참조부호 1152의 구멍 패턴을 이용한 경우에는, 볼록이 아니라 오목 형상으로 형성되게 된다. 이하의 공정은 섬 패턴을 이용한 경우로 설명하지만, 구멍 패턴을 이용하여도 마찬가지로 형성할 수 있다.
도 46에서는, 비정질 실리콘(1202)을 10nm 퇴적하고, 열처리를 가함으로써, 결정화한다. 이때, 단결정 실리콘(1201)을 시드로 결정 성장이 일어나기 때문에, 참조부호 1102의 측면 하부에는 참조부호 1201의 결정 방위를 유지한 단결정을 얻 을 수 있다. 이에 의해 핀을 얻을 수 있다. 여기에서 실리콘 표면을 열산화함으로써 핀 막 두께를 소정의 두께로 조정할 수 있다. 또한 실리콘 질화막(1981)을 20nm 퇴적한다. 이방성 드라이 에칭에 의해 퇴적막 두께분 에칭함으로써 실리콘 질화막(1981)을 사이드 월 스페이서 형상으로 한다.
도 47에서는, 상기 공정을 반복함으로써, 박막의 비정질 실리콘층(1203, 1204, 1205)과 질화막 스페이서(1982, 1983)의 적층 구조를 얻는다.
도 48에서는, 도 43에 도시한 패턴(1165)에 의해 포토레지스트의 구멍 패턴을 형성하고 실리콘 질화막과 실리콘 박막의 적층막을 에칭하여, 매립 산화막(1900)을 노출시킨다(도시 생략). 실리콘 질화막(1500)을 집적 발광 소자부를 덮도록 500nm 퇴적한다.
도 49에서는, CMP법에 의해, 퇴적한 질화막을 평탄화하여, 더미(1102)를 노출시킨다. 도 43에 도시한 패턴(1150)을 마스크로 이용하고 이온 주입법에 의해, 핀 하부 및 평면부(1300)에 N형 영역, 상부에 P형 영역(1200)을 형성함으로써, 핀 내부에 세로 방향으로 PN 접합을 형성한다.
도 50에서는, P형 불순물을 고농도로 도핑한 다결정 실리콘(1240)을 50nm 퇴적하고, 도 43의 참조부호 1855를 이용하여 가공한다.
도 51에서는, 도파로(1550) 패턴을 이용하여 실리콘 질화막(1500)을 가공함으로써 도파로를 형성한다. 도 44에 도시한 더미 형성에 구멍 패턴을 이용한 경우, 도 44를 이용하여 설명한 참조부호 1165에 의한 가공과 도파로(1500) 형성을 겸할 수 있다. 즉, 도 44의 참조부호 1165 패턴에 의해 홈을 형성한 뒤 실리콘 질 화막(1500)을 퇴적하고, CMP법을 적용함으로써, 홈 패턴(1165)의 실리콘 질화막 도파로를 얻을 수 있다. 그 때문에, 이 도 51에서 설명하는 참조부호 1500 형성 공정은 생략할 수 있다.
도 52에서는, 층간막으로 되는 실리콘 산화막을 퇴적 평탄화한 뒤, 각 전극에 금속 배선을 행한다.
이에 의해, 세로 방향으로 PN 접합을 갖는 구조를 얻을 수 있어 고밀도로 발광시킬 수 있다.
전술한 구조에서는, 세로 방향으로 PN 접합을 형성했지만, 마찬가지의 스페이서 프로세스를 이용하여, SOI 기판으로부터 에칭에 의해 핀을 형성할 수 있다.
도 53에서는, SOI 기판(1120) 표면을 열산화하여, 두께 20nm의 산화막(1905)을 형성한다. 다결정 실리콘에 의해 더미(1103)를 형성한 후, 실리콘 질화막(1985)과 다결정 실리콘(1206)을 교대로 퇴적하고, 두꺼운 질화막(1986)을 퇴적한다.
도 54에서는, CMP법에 의해 볼록부를 평탄화하여, 더미 패턴(1103) 상부를 노출시킨다.
도 55에서는, 웨트 에칭에 의해 질화막을 에칭하여, 다결정 실리콘에 의한 패턴을 형성한다.
도 56에서는, 해당 마스크를 이방적으로 에칭하여, 산화막(1905)에 패턴으로서 전사한다.
도 57에서는, 산화막 패턴을 마스크로 SOI 실리콘층을 에칭하여, 핀을 얻을 수 있다.
이하, 이 핀 패턴을 이용하여 발광 소자를 형성하면 된다. 여기에서는, 적층한 막에 의해 미세한 핀 패턴 얻었지만, 도 43 이하에서 설명한 바와 같이, 스페이서 프로세스에 의해, 핀 형성을 위한 마스크 패턴을 형성하여도 된다.
여기까지, 핀을 이용함으로써 집적 발광 소자를 형성하는 예를 설명했지만, 실리콘 박막을 기판면과 평행 방향으로 적층함으로써 집적 발광 소자를 형성할 수 있다.
도 58에 평면 레이아웃을 도시하고, 도 59는 도 58의 B-B' 소자 단면 구조이다. 또한, 도 58의 A-A' 단면에서 도시한 도 60 내지 도 65를 이용하여, 소자 제조 공정을 설명한다.
도 60에서는, SOI 기판(1120) 상에 MBE법을 이용하여 실리콘 게르마늄(1121)과 실리콘(1120)의 두께 10nm의 박막을 교대로 에피택셜 성장시킨다.
도 61에서는, 도 58의 활성 영역 패턴(1150)을 이용하여 적층막을 에칭한다(참조부호 1155).
도 62에서는, 도 58의 이온 주입 마스크(1850) 및 그 반전 패턴을 이용하여 PN 접합을 형성한다.
도 63에서는, 도 58의 박막화 마스크 패턴(1165)을 이용하여, 실리콘 게르마늄 결정층을 선택적으로 에칭함으로써, PN 접합을 갖는 실리콘 박막의 중공 형상 박막 구조를 얻는다.
도 64에서는, 실리콘 질화막을 퇴적하고, 도파로 패턴(도 58, 1550)을 이용 하여 가공한다. 이때 실리콘 박막에 의해 형성된 중공 형상 영역에는, 실리콘 질화막에 의해 매립된 구조가 형성된다.
도 65에서는, 층간 절연막 및 금속 배선을 형성함으로써, 세로 방향으로 박막을 집적한 집적 발광 소자를 얻을 수 있다.
여기까지, 동일 칩 상에 집적 발광 소자와 수광 소자를 집적하고, 그 사이를 도파로에 의해 접합하는 것을 설명해 왔다. 본 발명은 서로 다른 칩 상에 형성하고, 마찬가지의 도파로에 의해 연결할 수도 있다.
도 66에, 2매의 웨이퍼에 각각 집적 발광 소자(1400)와 수광 소자(1410)를 형성하고, 도파로(1510)를 형성한다. 도파로(1510)가 노출된 상태에서, 실리콘 산화막과 실리콘 질화막을 적층함으로써, 저반사막(AR막)(1990)을 형성하고, AR막을 사이에 두고 양쪽 웨이퍼를 접합시킴으로써 도파로를 접속할 수 있다.
또한, 도 67에 도시하는 바와 같이, SOI의 지지 기판을 제거하고, 적층 형상으로 위에 겹쳐서 접착해 감으로써 다층 구성을 얻을 수 있다. 이때, 접합 계면에 AR막을 사이에 둘 수 있다.
웨이퍼를 적층한 구조를 도파로로 연결하는 경우, 도파로(1500) 외주를 HR막(1970)으로 덮고, 그 접합부에 AR막(1990)을 두는 구조로 함으로써 높은 광의 전파 효율을 실현할 수 있다.
[실시예 3]
본 실시예에서는, 실시예 1, 2에서 개시한 바와 같은, 적층막, 혹은, 복수 매의 벽 형상의 실리콘 박막을 필요로 하지 않는, 발광 영역의 확대법에 대해서 실 시예 3으로서 개시한다. 본 실시예의 발광 소자에서는, 도 69에 도시한 바와 같이, 실리콘 기판(3301) 표면에 형성한 실리콘 산화막(3302)에, 도전형의 서로 다른 실리콘 반도체 영역(3303, 3304)이, 인접하여 배치되어 있고, 이 2개의 반도체 영역의 계면 근방에만, 실리콘의 산화막(3305)이 2개의 반도체 영역의 표면의 일부를 덮도록 형성되어 있고, 또한, 해당 산화막(3305)으로 덮여져 있지 않은 반도체 영역의 표면에는, 실리콘과 금속의 화합물인, 실리사이드(3306)가 형성되어 있다. 또한, 실리콘 기판(3301)의 일부, 즉, 그 위에 발광 소자가 형성되어 있는 영역의 실리콘 기판이, 실리콘 산화막(3302)이 노출되도록 제거되어 있고, 이 표면에는, 광의 반사막으로 되는 금속(3307)이 퇴적막으로서 형성되어 있다.
본 실시예 3의 발광 소자의 평면 구조를 나타낸 것이, 도 70이다. 참조부호 3301, 3302는, 실리콘 기판, 및, 그 표면의 실리콘 산화막을 나타내고 있다. 표면에 보이는 것은, 실리콘 산화막(3302)이다. 참조부호 3304는, 한쪽의 도전형의 반도체 영역이며, 참조부호 3303은 다른 쪽의 도전형의 반도체 영역이다. 참조부호 3305는, 2개의 도전형의 반도체 영역에 걸치도록 하여 형성된 실리콘 산화막의 영역을 나타내고 있다. 이렇게, 본 실시예 3의 발광 소자에서는, 한쪽의 도전형의 실리콘 반도체 영역은, 다른 쪽의 도전형의 반도체 영역으로부터 주변을 덮은 평면 구조로 되어 있는 것이 특징이다. 주변의 접합 부분이 발광 영역으로 되고, 이것을, 원하는 수만큼 배열함으로써, 발광 영역을 확대할 수 있다. 이때, 주변을 덮은 반도체 영역을, 원형 혹은 정방형에 가까운 직사각형이 아니라, 가늘고 긴 형으로 레이아웃함으로써, 발광하는 PN 접합 길이를 레이아웃 면적에 비하여 큰 것으로 할 수 있다. 또한, 다른 특징으로서, 접합부는 모두 반도체 영역의 내부에 형성되고, 끝이 반도체 영역의 끝면으로 나오는 것은 아니기 때문에, 이 끝의 존재에 기인한 리크 전류 등의 문제점의 우려가 없다. 또한, 또 다른 특징으로서, 실리콘 산화막(3305)으로 덮여져 있지 않은 2개의 도전형의 반도체 영역의 표면이 실리사이드 막으로 덮여져 있는 것을 들 수 있다. 이 실리사이드막에 의해, 발생한 광은, 창으로 되는 실리콘 산화막(3305)을 통하여 효율적으로 밖으로 나오게 할 수 있다. 또한, 실리사이드의 존재에 의해, 전압을 균일하게 인가할 수 있게 되어, 안정된 동작을 실현할 수 있다.
다음으로, 도 71 이후를 사용하여, 본 실시예 3의 발광 소자의 제조 방법을 도시한다. 우선, 도 71에 도시한 바와 같이, 실리콘 기판 표면에 실리콘 산화막(3302)을 기지의 열산화법 등을 이용하여, 100 내지 200nm의 두께로 성장시킨다. 다음으로, 이 산화막의 표면에 기지인 접합법을 이용하여, 실리콘의 단결정막(3310)을 접합한다. 이 구조는, 소위 SOI(Silicon On Insulator) 구조라고 불리는 실리콘 기판의 일종이며, 이미, 고성능 마이크로프로세서 등의 반도체 제품의 일부에서 사용되고 있는 것이다. 이 실시예에서도, 이 SOI 기판은, 웨이퍼 메이커로부터 구입한 것을 사용하고 있다. 단, 면방위는 (100)이며, 또한, 막두께는, 50nm 정도의 것을 준비하였다.
다음으로, 이 산화막 위의 실리콘 박막(3310)을, 원하는 형상으로, 섬 형상으로 가공한다(도 72). 실리콘 박막(3310)의 크기는, 이 내에 형성하는 영역의 크기와 발광 영역의 크기에 의존하여 변화된다. 다음으로, 실리콘 박막 내에, 도전 형이 서로 다른 2개의 반도체 영역을 형성하기 위해서, 우선, 도 73에 도시한 바와 같이, 이온 주입의 마스크로 되는 포토레지스트 패턴(3311)을, 리소그래피법을 이용하여 형성하고, 불순물을 이온 주입한 영역만을 개구한다. 이 개구부를 통하여, 본 실시예에서는 비소, 혹은, 인을 주입한다. 주입한 불순물의 양은, 1014∼1015/cm2이다.
다음으로, 도 73에서 이온 주입의 마스크로 된 포토레지스트 패턴을 세정으로 제거한 후에, 이번에는, 이미 불순물을 주입한 영역을 덮기 위한 포토레지스트 패턴(3312)을, 리소그래피법을 이용하여 형성하고, 이것을 마스크로 하여, 붕소를 이온 주입한다. 주입량은 1014∼1015/cm2이다.
그 후에, 도 75에 도시한 바와 같이, 포토레지스트 패턴을 세정으로 제거하고, 또한, 열처리를 가함으로써, 불순물을 활성화시킨다. 이들 일련의 공정에 의해, 전자가 충만한 n형의 반도체 영역(3303)과, 정공이 충만한 p형의 반도체 영역(3304)을 형성한다. 열처리 온도는 900℃로 하였다. 또한, 이온 주입시에, 포토레지스트 마스크의 개구부, 혹은, 차폐부를 조정한 것을 사용하여, n형과 p형의 반도체 영역이 겹치는 것이나, n형과 p형 사이에, 불순물을 포함하지 않는, 소위, i형이라고 불리는 영역을 형성하는 것도 가능하다.
다음으로, 도 76에 도시한 바와 같이, 기판 표면 위를 실리콘의 질화막(3313)으로 덮고, n형 반도체 영역(3303)과 p형 반도체 영역(3304)의 계면 근방의 실리콘 박막 표면이 노출하도록, 리소그래피법과 드라이 에치법을 이용하여, 실 리콘 질화막(3313)을 가공한다.
다음으로, 도 77에 도시한 바와 같이, 이 기판 전체를 고온의 산화 분위기에 넣으면, 실리콘 질화막(3313)으로 덮여져 있지 않은 n형과 p형의 반도체 영역 표면에만, 실리콘 산화막(3305)이 선택적으로 성장한다. 이것은, 실리콘의 선택 산화법이라 불리는 것으로, 이미 사용되고 있는 방법이다. 산화 분위기는 1000℃ 정도의 수분을 포함한 분위기이다. 수분을 포함한 분위기를 이용하면, 산소 분위기에 비하여, 단시간에 비교적 두꺼운 산화막을 성장시킬 수 있다. 성장시킨 산화막은 80nm 정도이며, 이에 의해, 산화가 진행된 실리콘 박막에서는, 10nm 정도의 실리콘 영역(n형과 p형의 계면을 포함함)이 형성된다.
또한, 도 77의 공정에서 선택 산화의 마스크로 된 실리콘의 질화막(3313)만을, 선택적으로 제거한다. 그를 위해, 가열한 인산 용액에 이 기판을 침지한다. 그 결과, 도 78에 도시한 바와 같이, 성장한 산화막을 남기면서, 반도체 영역이 노출된다.
다음으로, 이 표면 전체에 티탄, 코발트, 니켈 등의 금속을 수 10nm 퇴적하고, 이것에 우선 450℃ 정도의 열처리를 가하고(질소 분위기), 산화막(3305) 상에 퇴적한, 미반응의 금속을, 과산화수소를 포함하는 용액으로 제거한다. 실리콘 박막 상에 퇴적한 금속은, 열처리에 의해 화학 반응을 일으켜 실리사이드화하고 있기 때문에, 용액으로 제거되는 경우는 없다. 그 결과, 도 79에 도시한 바와 같이, 산화막(3305)에는 실리사이드가 없는 구조가 실현된다. 단, 이대로는 실리사이드의 저항이 높기 때문에, 700℃ 정도의 열처리를 더 가하여, 저저항화시킨다. 이 방법 도, 실리콘 반도체 프로세스에서는 일반적으로 사용되고 있는 방법이다.
다음으로, 도 80에 도시한 바와 같이, 실리콘 기판의 일부(발광 소자가 형성되어 있는 영역)만을, 선택적으로 제거한다. 그리고, 도 81에 도시한 바와 같이, 광의 반사판으로 되는 금속을, 증착법 등을 이용하여 형성하고, 발광 소자의 제조를 종료한다. 또한, 본 실시예에서는, 발광 소자의 제조 방법만을 설명하고 있지만, 실제로는, 이것에, 주변의 반도체 소자를 제작하는 공정이나, 그들 반도체 소자와 발광 소자를 전기적, 또한, 광학적으로 접속하는 공정을 행한다. 그 때문에, 기판의 이면에 반사판으로 되는 금속을 피착시키는 것은, 통상은, 공정의 최후로 된다. 배선 공정을 포함하는 경우, 발광 소자의 2개의 반도체 영역에 전류를 흘리기 위한 배선, 및, 컨택트의 개구를 나타낸 것이 도 82이다.
[실시예 4]
본 실시예에서는, 전술한 발광 소자로부터 발하여진 광을, 수광 소자에 유도하기 위한 도파로를 실장하고 있다. 발광 소자로부터 나온 광은, 파장이 약 1000nm 부근에서의 발광 강도가 가장 높고, 이것은, 발광이 극박 실리콘의 밴드갭에 기인한 재결합에 기인하고 있다. 이 광을 도파로에 가두기 위해서, 발광 소자(3318) 전체를 실리콘의 질화막(3317)으로 덮고, 또한, 이 실리콘 질화막(3317)을, 도 84에 도시한 바와 같은 형상으로, 기판 상에 도파로 패턴으로서 배치하고, 그 종단에는 수광 소자(3319)를 배치한다. 실리콘 질화막(3317)으로 이루어지는 도파로는, 그 주위를 실리콘 질화막보다 굴절률이 작은 실리콘 산화막(도 83에서는 간략화를 위해서 생략되어 있음)으로 덮여져 있고, 발광 소자로부터 나온 광은, 질 화막의 밖으로 누출되는 경우는 없다. 또한, 수광 소자로서는, 공지의 실리콘 디바이스를 이용하였다. 도 85는, 발광 소자(3318), 수광 소자(3319), 및, 실리콘 질화막(3317)으로 이루어지는 소자군을 일체화한 칩의 단면도이다. 수광 소자는 기지의 실리콘 수광 소자인데, 이것도, 발광 소자와 동일하게, 기판(3301) 표면의 산화막 상에 형성된 단결정 실리콘 박막을 이용하여, 종래의 실리콘 반도체 프로세스를 이용하여 동시에 형성되어 있다.
[실시예 5]
본 실시예 5는, 광의 전파를 효율적으로 행하기 위한 도파로에 관한 것이다. 우선, 도 86에 도시한 바와 같이, 발광 소자(3318) 전체를 피복하도록 실리콘 산화막(3320)을, 층간 절연막으로서 퇴적하고, 이것을, 공지의 화학적 기계 연마법 등을 이용하여 평탄화한다. 다음으로, 도 87에 도시한 바와 같이, 2개의 도전형의 계면 근방(발광 영역)의 바로 위쪽에, 도파로(3321)를 배치한다. 도파로는, 실시예 4와 동일하게, 실리콘의 질화막으로 되어 있고, 광은 이 질화막의 내부에 갇힌다. 이를 위해서는, 질화막의 도파로(3321)는, 그것보다도 유전률이 작은 실리콘 산화막 등으로 덮여져 있어야 하지만, 여기에서는, 간략화를 위해서 그리지 않고 있다.
여기에서, 도파로의 단면은, 거의 반원형의 형상을 하고 있다. 또한, 발광 소자나 수광 소자가 배치되는 도파로의 종단은, 구체를 1/4로 한 형상을 하고 있다. 이 때문에, 발광 소자에서 나온 광은, 종단에서 고율적으로 반사되어, 도파로를 전파한다. 또한, 한쪽의 끝도 마찬가지의 1/4구의 형상을 하고 있기 때문에, 도파로를 전파해 온 광은, 도파로 끝에서 반사되어서, 거의 수직으로 수광 소자에 닿게 된다. 이러한 도파로의 형상의 효과에 관해서는, 미국 특허(US 6868214B1)에 상세하게 개시되어 있다.
이러한 형상의 도파로를 제작하기 위해서, 실리콘 반도체 프로세스와 정합성이 높은 방법을 채용하였다. 우선, 도파로로서, 실리콘의 질화막을 이용하는 경우에 대해서 설명한다. 다음으로, 실리콘의 산화막을 이용한 경우를 개시한다.
기술을 간단히 하기 위해서, 발광 영역 등을 제거한 소자 단면으로 설명한다. 도 88과 같이, 층간 절연막(3320)의 표면에, 실리콘 질화막(3321)을 퇴적한다. 다음으로, 도 89와 같이, 질화막을 직사각형으로 가공한다. 이 가공시에는, 공지의 리소그래피법이나 드라이 에치법을 이용한다. 실리콘 질화막과 층간 절연막인 실리콘 산화막에는, 드라이 에칭 시에 에칭 속도에 차가 있기 때문에, 질화막의 가공을 산화막으로 멈출 수 있다.
다음으로, 직사각형으로 가공한 실리콘 질화막의 표면 상, 및, 층간 절연막의 표면 상의 어디에나 동일한 두께의 막이 퇴적하도록, 화학적 기상 성장법을 이용하여, 실리콘 질화막을 퇴적하고, 이것에, 공지의 이방성 드라이 에칭을 실시하면, 도 90에 도시한 바와 같이, 직사각형으로 가공된 실리콘 질화막(3321)의 측벽에만, 호를 그리는 주변을 갖는 측벽막(3322)이 형성된다. 이 측벽막을 형성하는 방법에서는, 도파로의 단면 형상을 완전한 반원형으로 하는 것은 어렵지만, 실리콘의 반도체 프로세스에서 빈번하게 사용되고 있는 이방성 드라이 에치법과 실리콘 질화막을 사용할 수 있어, 실리콘 반도체와의 정합성이 높은 방법이다. 또한, 단 면을 보다 반원형에 가깝게 하기 위해서는, 이 측벽막을 형성하는 공정을 복수 회 반복하면 된다. 다음의 방법은, 도파로에 글래스와 같은, 비교적 융점이 낮은 글래스를 이용하는 방법이다.
단, 도파로로서의 역할을 다하기 위해서는, 층간 절연막인 실리콘 산화막보다도 굴절률이 크고, 또한, 이후의 배선 공정에서의 열처리(500℃ 정도)에 견디는 재료이어야만 한다. 이러한 글래스(3323)를 도 91에 도시한 바와 같이, 층간 절연막(3320)의 표면에 형성하고, 공지의 드라이 에치법을 이용하여, 도 92에 도시한 바와 같이 직사각형의 도파로 패턴으로 가공한다. 그리고, 이것을 600℃ 정도로 가열하여 유동화시키면, 도 93과 같이, 반원형의 단면을 갖는 도파로가 형성되었다.
[실시예 6]
본 발광 소자는, 실리콘 박막을 이용하여 용이하게 제조할 수 있기 때문에, 실리콘을 기판으로 하는 반도체 소자, 예를 들면, MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 등과의 혼재가 가능하다. 도 94는, 발광 소자와 반도체 소자(CMOS; nMOSFET와 pMOSFET로 구성되는 스위칭 소자)의 양방을, 기판 상의 실리콘 산화막(3302)에 형성한 단결정 실리콘 박막 상에 형성한 것이다. 소위, SOI(Silicon On Insulator) 구조의 MOSFET이다. 여기에서, 참조부호 3324는 제1 도전형의 실리콘 박막, 참조부호 3325는 제2 도전형의 실리콘 박막, 참조부호 3326은 2개의 MOSFET를 전기적으로 절연 분리하기 위한 실리콘 산화막인 소자 분리 산화막, 참조부호 3327은 MOSFET의 게이트 산화막, 참조부호 3328은 MOSFET의 게이 트 전극, 참조부호 3329는 제2 도전형의 반도체 영역, 참조부호 3330은 제1 도전형의 반도체 영역, 참조부호 3331은 배선과 반도체 소자를 전기적으로 접속하기 위한 플러그라고 불리는 매립 금속, 참조부호 3332는 배선의 금속이다. 이들 반도체 소자는, 종래의 실리콘 반도체 소자의 제조 프로세스를 이용하여, 혼재하는 발광 소자를 만들면서, 제조하는 것이 가능하다.
도 95는, MOSFET를 실리콘의 기판 상에 만든 것이다. 기판 상의 산화막(3302)의 그 위에 형성된 단결정 실리콘막을 제거하고, 또한, 그 아래의 산화막(3302)을 제거하면, 실리콘 기판의 표면이 노출된다. 도 95에 도시한 예에서는, 이 실리콘 기판을 이용하여 MOSFET를 형성한 것이다. 단, 산화막(3302)의 두께가 100 내지 200nm이기 때문에, 그대로는, 발광 소자를 만드는 실리콘 박막과, MOSFET를 만드는 기판에는 산화막에 기인한 단차가 발생한다. 따라서, 이 실시예에서는, 노출한 실리콘 표면에 실리콘의 선택적인 에피택셜 성장을 실시하여, 100 내지 200nm의 단결정 실리콘층을 성장시켰다. 그 결과, 단차가 대폭으로 저감되어, 발광 소자와 반도체 소자의 동시 제작이 가능하게 되었다.
[실시예 7]
도 96 이후를 이용하여, 발광 소자와 MOSFET 등의 전기적인 소자를 동시에 집적화하는 공정을 기술한다. 여기에서는, 도 96에 도시한 바와 같이, 실리콘 산화막(3302) 상에 단결정 실리콘막(3310)을 형성한 SOI 기판을 이용했지만, 도 95와 같이, 일부를 매립 산화막(3302)이 없는, 실리콘 기판을 이용하는 경우에도, 제조 공정에 큰 차이는 없다.
우선, 도 97에 도시한 바와 같이, 각 소자 간을 전기적으로 절연 분리하는 소자 분리 산화막(3326)을 형성한다. 이 공정에는, 공지의 실리콘 홈 가공, 실리콘 산화, 실리콘 산화막의 매립, 연마 등의 실리콘 미세 가공 기술을 이용한다. 도 97에서는, 발광 영역이 형성되는 영역(좌측의 단결정 실리콘 영역)과, 제1 도전형의 MOSFET가 형성되는 영역(중앙의 단결정 실리콘 영역), 및, 제2 도전형의 MOSFET가 형성되는 영역(우측의 단결정 실리콘 영역)을 형성한 경우를 도시하였다.
다음으로, 우선, 발광 소자의 제작을 행하는, 도 98에 도시한 바와 같이, 제1 도전형의 영역(3304)을, 공지의 이온 주입법으로 형성하고, 다음으로, 이 제1 도전형의 내부에, 제2 도전형의 영역(3303)을, 이것도 마찬가지로 이온 주입을 이용하여 형성한다. 구체적으로는, 제1 도전형의 영역(3304)에는, 비소를 1015/cm2 정도로, 또한, 제2 도전형의 영역(3304)에는, 붕소를 1015/cm2 정도로 이온 주입하였다.
다음으로, 도 99에 도시한 바와 같이, 제1 도전형 MOSFET의 기판으로 되는 영역(3324)을 이온 주입으로 만들고, 또한, 제2 도전형 MOSFET의 기판으로 되는 영역(3325)을 이온 주입으로 만든다. 구체적으로는, 제1 도전형 MOSFET의 기판으로 되는 영역(3324)에는 인을 1013/cm2 정도로, 또한, 제2 도전형 MOSFET의 기판으로 되는 영역(3325)에는, 붕소를 1013/cm2 정도로 주입하였다.
다음으로, 도 106에 도시한 바와 같이, 발광 영역으로 되는 제1, 제2 도전형 의 계면 근방의 실리콘막을 얇게 하기 위해서, 실리콘의 산화를 행한다. 이때, 산화한 영역만이 개구한 실리콘 질화막(3313)을 퇴적한다(도 100). 이것을, 1000℃정도의, 수증기를 포함하는 산화로에 삽입하여, 40nm 정도만 실리콘 박막을 산화 하면, 약 80nm의 산화막이 성장하고, 또한, 10nm 정도의 단결정 실리콘 영역이 남는다(도 101).
다음으로, MOSFET의 제조에 들어간다. 도 102에 도시한 바와 같이, MOSFET의 게이트 산화막(3327)을, 공지의 실리콘 산화법을 이용하여 성장시킨다. 막두께는 2nm 정도로 하였다.
다음으로, MOSFET의 게이트 전극을 형성하기 위해서, 우선, 기판 전체면에 다결정 실리콘을 퇴적한다. 막두께는 250nm 정도이다. 이것을, 도 103에 도시한 바와 같이, MOSFET의 게이트 전극 형상으로 가공한다(참조부호 3328). 가공 치수는 90nm 정도이다. 이때, 게이트 전극의 가공은, 2nm 정도의 얇은 게이트 산화막 상에서 멈추도록 해야한다.
다음으로, MOSFET의 소스·드레인으로 되는 확산층을 형성하기 위해서, 각각의 게이트 전극(3328)을 마스크로 하여, 기판과는 도전형이 상이한 불순물을 주입한다. 도 104의 중앙에 도시한 MOSFET의 경우, 기판은 인을 포함하고 있기 때문에, 확산층에는 붕소를 주입한다. 불순물의 주입량은 1015/cm2 정도이다. 한편, 우측의 MOSFET에서는, 기판에는 붕소가 포함되어 있으므로, 확산층에는 인, 혹은, 비소를 주입한다. 주입량은 이쪽도 1015/cm2 정도이다. 이때, 각각의 불순물이 게 이트 전극에도 주입되어, 게이트 전극의 저저항화, 및, 일함수가 결정된다.
다음으로, 확산층이나 게이트 전극, 또한, 발광 소자에서, 산화막으로 덮여져 있지 않은 영역을 실리사이드화 하기 전단계로서, 도 105에 도시한 바와 같이, 게이트 전극의 측벽에만, 측벽 절연막을 형성한다. 이를 위해서는, 우선, 기판 전체면에 공지의 화학적 기상 성장법을 이용하여 실리콘 산화막 혹은 실리콘 질화막을 퇴적하고, 이것에, 공지의 이방성 드라이 에칭을 실시하면, 도 105에 도시한 바와 같이, 직사각형의 게이트 전극의 측벽에만, 측벽 절연막(3333)이 남는다.
측벽 절연막의 형성 공정에서 노출된 실리콘 표면을 세정한 후, 금속을 20 내지 30nm 정도 퇴적한다. 퇴적된 금속은, 티탄, 코발트, 니켈 등이다. 그리고, 450℃ 정도의 열처리를 실시하면, 실리콘과 금속의 반응이 진행되어, 금속의 규화물(실리사이드)(3306)을 형성시킨다. 이 실리사이드는, 실리콘이 노출된 부분에만 형성시키므로, 측벽 절연막(3333)으로 덮여진 게이트 전극의 측벽이나, 발광 소자에서 발광부 영역을 덮는 실리콘의 산화막 상에는 형성되지 않는다. 이들 부분은, 금속인 그대로이다. 이 미반응의 금속 부분은, 과산화 수소를 포함하는 용액으로 제거되기 때문에, 최종적으로는, 도 106에 도시한 바와 같이, 실리콘과 접하는 부분에만, 실리사이드가 형성된다. 단, 이대로는 실리사이드의 저항이 높기 때문에, 이것에, 750℃ 정도의 열처리를 실시하여, 저저항화한다. 이에 의해, 저항이 높았던 게이트 전극이나 확산층이 저저항화되어, MOSFET나 발광 소자의 저전압 동작이 가능하게 된다.
다음으로, 도 107에 도시한 바와 같이, 발광 소자와 MOSFET를 덮도록, 층간 절연막(3334)을 퇴적하고, 이것을, 연마함으로써 평탄화한다.
다음으로, 도 108에 도시한 바와 같이, 발광 영역의 상부에, 광의 도파로(3321)를, 이미 설명한 바와 같은 방법으로 제작한다. 그리고, 그 도파로를, 보다 굴절률이 작은 절연막으로 덮고, 평탄화한 후에, 도 109에 도시한 바와 같이, 배선과 MOSFET의 확산층이나 게이트 전극, 또한, 발광 소자의 실리콘 영역을 접속하기 위한, 금속 플러그를 형성한다. 금속 플러그의 형성은, 우선, 층간막에 컨택트 구멍을 개구하고, 이것을 금속으로 다시 메우고, 또한, 층간 절연막의 표면에 붙은 금속막을 연마하여 깎아 떨어트린다고 하는 방법으로 형성할 수 있다.
다음으로, 도 110에 도시한 바와 같이, 배선을 알루미늄 등을 이용하여 행하고, 도 111과 같이, 발광부의 지지 기판에 개구부를 형성하고, 광의 반사판으로 되는 금속을 형성하여, 본 광전자 집적 회로의 제조가 완료된다.
도 1a는 발광 소자의 원리의 설명을 하기 위한 실리콘의 벌크 상태에서의 밴드 구조의 도면.
도 1b는 발광 소자의 원리의 설명을 하기 위한 실리콘의 박막 상태 또는 게이트 전계 인가 상태에서의 밴드 구조의 도면.
도 2는 발광 소자의 원리를 실증하는 실험 데이터로서, 극박 실리콘층으로부터의 발광 강도의 도면.
도 3은 발광 소자의 원리를 실증하는 실험 데이터로서, 극박 실리콘층으로부터의 발광 파장의 도면.
도 4a는 발광 소자의 원리에 기초하는 발광 파장의 극박 실리콘층 막두께 의존성의 도면.
도 4b는 발광 소자의 원리에 기초하는 발광 파장·강도의 극박 실리콘층 막두께 의존성의 도면.
도 5a는 발광 원리를 검증하는 발광 다이오드 제조 공정순을 도시하는 단면도.
도 5b는 발광 원리를 검증하는 발광 다이오드 제조 공정순을 도시하는 단면도.
도 5c는 발광 원리를 검증하는 발광 다이오드 제조 공정순을 도시하는 단면도.
도 5d는 발광 원리를 검증하는 발광 다이오드 제조 공정순을 도시하는 단면 도.
도 5e는 발광 원리를 검증하는 발광 다이오드 제조 공정순을 도시하는 단면도.
도 5f는 발광 원리를 검증하는 발광 다이오드 제조 공정순을 도시하는 단면도.
도 5g는 발광 원리를 검증하는 발광 다이오드 제조 공정순을 도시하는 단면도.
도 5h는 발광 원리를 검증하는 발광 다이오드 제조 공정순을 도시하는 단면도.
도 6a는 발광 원리를 검증하는 발광 다이오드 제조 공정순을 도시하는 상부로부터 본 도면.
도 6b는 발광 원리를 검증하는 발광 다이오드 제조 공정순을 도시하는 상부로부터 본 도면.
도 6c는 발광 원리를 검증하는 발광 다이오드 제조 공정순을 도시하는 상부로부터 본 도면.
도 6d는 발광 원리를 검증하는 발광 다이오드 제조 공정순을 도시하는 상부로부터 본 도면.
도 6e는 발광 원리를 검증하는 발광 다이오드 제조 공정순을 도시하는 상부로부터 본 도면.
도 6f는 발광 원리를 검증하는 발광 다이오드 제조 공정순을 도시하는 상부 로부터 본 도면.
도 6g는 발광 원리를 검증하는 발광 다이오드 제조 공정순을 도시하는 상부로부터 본 도면.
도 6h는 발광 원리를 검증하는 발광 다이오드 제조 공정순을 나타내는 상부로부터 본 도면.
도 7은 발광 원리를 검증하는 발광 다이오드의 단면도.
도 8은 발광 원리를 검증하는 발광 다이오드의 발광 검증 실험의 설명도.
도 9a는 발광 원리를 검증하는 발광 다이오드의 발광 사진.
도 9b는 본 발광 원리를 검증하는 발광 다이오드의 발광 사진.
도 9c는 발광 원리를 검증하는 발광 다이오드의 발광 사진.
도 9d는 발광 원리를 검증하는 발광 다이오드의 발광 사진.
도 9e는 발광 원리를 검증하는 발광 다이오드의 발광 사진.
도 9f는 발광 원리를 검증하는 발광 다이오드의 발광 사진.
도 10a는 발광 원리를 검증하는 발광 다이오드의 발광 사진.
도 10b는 발광 원리를 검증하는 발광 다이오드의 발광 사진.
도 10c는 발광 원리를 검증하는 발광 다이오드의 발광 사진.
도 10d는 발광 원리를 검증하는 발광 다이오드의 발광 사진.
도 10e는 발광 원리를 검증하는 발광 다이오드의 발광 사진.
도 10f는 발광 원리를 검증하는 발광 다이오드의 발광 사진.
도 11은 본 발명에 따른 실시예 1의 집적 발광 소자를 설명하는 평면 레이아 웃도.
도 12는 본 발명에 따른 실시예 1의 수광 소자를 설명하는 평면 레이아웃도.
도 13은 본 발명에 따른 실시예 1의 집적 발광 소자의 제조 공정을 설명하는 소자 단면 구조도.
도 14는 본 발명에 따른 실시예 1의 집적 발광 소자의 제조 공정을 설명하는 소자 단면 구조도.
도 15는 본 발명에 따른 실시예 1의 집적 발광 소자의 제조 공정을 설명하는 소자 단면 구조도.
도 16은 본 발명에 따른 실시예 1의 집적 발광 소자의 제조 공정을 설명하는 소자 단면 구조도.
도 17은 본 발명에 따른 실시예 1의 집적 발광 소자의 제조 공정을 설명하는 소자 단면 구조도.
도 18은 본 발명에 따른 실시예 1의 집적 발광 소자의 제조 공정을 설명하는 소자 단면 구조도.
도 19는 본 발명에 따른 실시예 1의 집적 발광 소자의 그 밖의 제조 공정을 설명하는 소자 단면 구조도.
도 20은 본 발명에 따른 실시예 1의 집적 발광 소자의 그 밖의 제조 공정을 설명하는 소자 단면 구조도.
도 21은 본 발명에 따른 실시예 1의 집적 발광 소자의 그 밖의 제조 공정을 설명하는 소자 단면 구조도.
도 22는 본 발명에 따른 실시예 1의 집적 발광 소자의 그 밖의 제조 공정을 설명하는 소자 단면 구조도.
도 23은 본 발명에 따른 실시예 1의 수광 소자의 제조 공정을 설명하는 소자 단면 구조도.
도 24는 본 발명에 따른 실시예 1의 수광 소자의 제조 공정을 설명하는 소자 단면 구조도.
도 25는 본 발명에 따른 실시예 1의 수광 소자의 제조 공정을 설명하는 소자 단면 구조도.
도 26은 본 발명에 따른 실시예 1의 수광 소자의 제조 공정을 설명하는 소자 단면 구조도.
도 27은 본 발명에 따른 실시예 1의 수광 소자의 제조 공정을 설명하는 소자 단면 구조도.
도 28은 본 발명에 따른 실시예 1의 도파로의 제조 공정을 설명하는 단면 구조도.
도 29는 본 발명에 따른 실시예 1의 도파로의 제조 공정을 설명하는 단면 구조도.
도 30은 본 발명에 따른 실시예 1의 도파로의 그 밖의 제조 공정을 설명하는 평면 레이아웃도.
도 31은 본 발명에 따른 실시예 1의 도파로의 그 밖의 제조 공정을 설명하는 단면 구조도.
도 32는 본 발명에 따른 실시예 1의 도파로의 그 밖의 제조 공정을 설명하는 단면 구조도.
도 33은 본 발명에 따른 실시예 1의 도파로의 그 밖의 제조 공정을 설명하는 단면 구조도.
도 34는 본 발명에 따른 실시예 1의 도파로의 그 밖의 제조 공정을 설명하는 단면 구조도.
도 35는 본 발명에 따른 실시예 1의 도파로의 그 밖의 제조 공정을 설명하는 단면 구조도.
도 36은 본 발명에 따른 실시예 1의 도파로의 그 밖의 제조 공정을 설명하는 단면 구조도.
도 37은 본 발명에 따른 실시예 1의 집적 발광 소자, 도파로 및 수광 소자와 종래 다층 배선의 집적을 설명하는 단면 구조도.
도 38은 본 발명에 따른 실시예 1의 집적 발광 소자, 도파로 및 수광 소자와 종래 다층 배선의 집적을 설명하는 단면 구조도.
도 39는 본 발명에 따른 실시예 1의 집적 발광 소자, 도파로 및 수광 소자와 종래 다층 배선을 집적하는 제조 공정을 설명하는 단면 구조도.
도 40은 본 발명에 따른 실시예 1의 집적 발광 소자, 도파로 및 수광 소자와 종래 다층 배선을 집적하는 제조 공정을 설명하는 단면 구조도.
도 41은 본 발명에 따른 실시예 1의 집적 발광 소자, 도파로 및 수광 소자와 종래 다층 배선을 집적하는 제조 공정을 설명하는 단면 구조도.
도 42는 본 발명에 따른 실시예 1의 집적 발광 소자, 도파로 및 수광 소자와 종래 다층 배선을 집적하는 제조 공정을 설명하는 단면 구조도.
도 43은 본 발명에 따른 실시예 1의 그 밖의 집적 발광 소자를 설명하는 평면 레이아웃도.
도 44는 본 발명에 따른 실시예 1의 그 밖의 집적 발광 소자를 설명하는 평면 레이아웃도.
도 45는 본 발명에 따른 실시예 1의 그 밖의 집적 발광 소자의 제조 공정을 설명하는 소자 단면 구조도.
도 46은 본 발명에 따른 실시예 1의 그 밖의 집적 발광 소자의 제조 공정을 설명하는 소자 단면 구조도.
도 47은 본 발명에 따른 실시예 1의 그 밖의 집적 발광 소자의 제조 공정을 설명하는 소자 단면 구조도.
도 48은 본 발명에 따른 실시예 1의 그 밖의 집적 발광 소자의 제조 공정을 설명하는 소자 단면 구조도.
도 49는 본 발명에 따른 실시예 1의 그 밖의 집적 발광 소자의 제조 공정을 설명하는 소자 단면 구조도.
도 50은 본 발명에 따른 실시예 1의 그 밖의 집적 발광 소자의 제조 공정을 설명하는 소자 단면 구조도.
도 51은 본 발명에 따른 실시예 1의 그 밖의 집적 발광 소자의 제조 공정을 설명하는 소자 단면 구조도.
도 52는 본 발명에 따른 실시예 1의 그 밖의 집적 발광 소자의 제조 공정을 설명하는 소자 단면 구조도.
도 53은 본 발명에 따른 실시예 1의 그 밖의 집적 발광 소자의 제조 공정을 설명하는 소자 단면 구조도.
도 54는 본 발명에 따른 실시예 1의 그 밖의 집적 발광 소자의 제조 공정을 설명하는 소자 단면 구조도.
도 55는 본 발명에 따른 실시예 1의 그 밖의 집적 발광 소자의 제조 공정을 설명하는 소자 단면 구조도.
도 56은 본 발명에 따른 실시예 1의 그 밖의 집적 발광 소자의 제조 공정을 설명하는 소자 단면 구조도.
도 57은 본 발명에 따른 실시예 1의 그 밖의 집적 발광 소자의 제조 공정을 설명하는 소자 단면 구조도.
도 58은 본 발명에 따른 실시예 2의 집적 발광 소자를 설명하는 평면 레이아웃도.
도 59는 본 발명에 따른 실시예 2의 집적 발광 소자를 설명하는 소자 단면 구조도.
도 60은 본 발명에 따른 실시예 2의 집적 발광 소자의 제조 공정을 설명하는 소자 단면 구조도.
도 61은 본 발명에 따른 실시예 2의 집적 발광 소자의 제조 공정을 설명하는 소자 단면 구조도.
도 62는 본 발명에 따른 실시예 2의 집적 발광 소자의 제조 공정을 설명하는 소자 단면 구조도.
도 63은 본 발명에 따른 실시예 2의 집적 발광 소자의 제조 공정을 설명하는 소자 단면 구조도.
도 64는 본 발명에 따른 실시예 2의 집적 발광 소자의 제조 공정을 설명하는 소자 단면 구조도.
도 65는 본 발명에 따른 실시예 2의 집적 발광 소자의 제조 공정을 설명하는 소자 단면 구조도.
도 66은 본 발명에 따른 실시예 2의 집적 발광 소자, 도파로, 수광 소자를 집적한 구조를 설명하는 소자 단면 구조도.
도 67은 본 발명에 따른 실시예 2의 집적 발광 소자, 도파로, 수광 소자를 집적한 구조를 설명하는 소자 단면 구조도.
도 68은 본 발명에 따른 실시예 2의 집적 발광 소자, 도파로, 수광 소자를 집적한 구조를 설명하는 소자 단면 구조도.
도 69는 본 발명에 따른 실시예 3의 집적 발광 소자 구조를 설명하는 소자 단면 구조도.
도 70은 본 발명에 따른 실시예 3의 집적 발광 소자 구조를 설명하는 평면 레이아웃도.
도 71은 본 발명에 따른 실시예 3의 집적 발광 소자의 제조 공정을 설명하는 소자 단면 구조도.
도 72는 본 발명에 따른 실시예 3의 집적 발광 소자의 제조 공정을 설명하는 소자 단면 구조도.
도 73은 본 발명에 따른 실시예 3의 집적 발광 소자의 제조 공정을 설명하는 소자 단면 구조도.
도 74는 본 발명에 따른 실시예 3의 집적 발광 소자의 제조 공정을 설명하는 소자 단면 구조도.
도 75는 본 발명에 따른 실시예 3의 집적 발광 소자의 제조 공정을 설명하는 소자 단면 구조도.
도 76은 본 발명에 따른 실시예 3의 집적 발광 소자의 제조 공정을 설명하는 소자 단면 구조도.
도 77은 본 발명에 따른 실시예 3의 집적 발광 소자의 제조 공정을 설명하는 소자 단면 구조도.
도 78은 본 발명에 따른 실시예 3의 집적 발광 소자의 제조 공정을 설명하는 소자 단면 구조도.
도 79는 본 발명에 따른 실시예 3의 집적 발광 소자의 제조 공정을 설명하는 소자 단면 구조도.
도 80은 본 발명에 따른 실시예 3의 집적 발광 소자의 제조 공정을 설명하는 소자 단면 구조도.
도 81은 본 발명에 따른 실시예 3의 집적 발광 소자의 제조 공정을 설명하는 소자 단면 구조도.
도 82는 본 발명에 따른 실시예 3의 집적 발광 소자 구조를 설명하는 평면 레이아웃도.
도 83은 본 발명에 따른 실시예 4의 집적 발광 소자 및 도파로를 설명하는 단면 구조도.
도 84는 본 발명에 따른 실시예 4의 집적 발광 소자 및 도파로를 설명하는 평면 레이아웃도.
도 85는 본 발명에 따른 실시예 4의 집적 발광 소자, 도파로 및 수광 소자를 설명하는 단면 구조도.
도 86은 본 발명에 따른 실시예 5의 집적 발광 소자 및 도파로를 설명하는 단면 구조도.
도 87은 본 발명에 따른 실시예 5의 집적 발광 소자 및 도파로를 설명하는 단면 구조도.
도 88은 본 발명에 따른 실시예 5의 집적 발광 소자 및 도파로를 설명하는 단면 구조도.
도 89는 본 발명에 따른 실시예 5의 집적 발광 소자 및 도파로를 설명하는 단면 구조도.
도 90은 본 발명에 따른 실시예 5의 집적 발광 소자 및 도파로를 설명하는 단면 구조도.
도 91은 본 발명에 따른 실시예 5의 집적 발광 소자 및 도파로를 설명하는 단면 구조도.
도 92는 본 발명에 따른 실시예 5의 집적 발광 소자 및 도파로를 설명하는 단면 구조도.
도 93은 본 발명에 따른 실시예 5의 집적 발광 소자 및 도파로를 설명하는 단면 구조도.
도 94는 본 발명에 따른 실시예 6의 집적 발광 소자, 도파로와 CMOS의 집적 구조를 설명하는 단면 구조도.
도 95는 본 발명에 따른 실시예 6의 집적 발광 소자, 도파로와 CMOS의 집적 구조를 설명하는 단면 구조도.
도 96은 본 발명에 따른 실시예 7의 집적 발광 소자, 도파로와 CMOS의 집적 구조의 제조 공정을 설명하는 단면 구조도.
도 97은 본 발명에 따른 실시예 7의 집적 발광 소자, 도파로와 CMOS의 집적 구조의 제조 공정을 설명하는 단면 구조도.
도 98은 본 발명에 따른 실시예 7의 집적 발광 소자, 도파로와 CMOS의 집적 구조의 제조 공정을 설명하는 단면 구조도.
도 99는 본 발명에 따른 실시예 7의 집적 발광 소자, 도파로와 CMOS의 집적 구조의 제조 공정을 설명하는 단면 구조도.
도 100은 본 발명에 따른 실시예 7의 집적 발광 소자, 도파로와 CMOS의 집적 구조의 제조 공정을 설명하는 단면 구조도.
도 101은 본 발명에 따른 실시예 7의 집적 발광 소자, 도파로와 CMOS의 집적 구조의 제조 공정을 설명하는 단면 구조도.
도 102는 본 발명에 따른 실시예 7의 집적 발광 소자, 도파로와 CMOS의 집적 구조의 제조 공정을 설명하는 단면 구조도.
도 103은 본 발명에 따른 실시예 7의 집적 발광 소자, 도파로와 CMOS의 집적 구조의 제조 공정을 설명하는 단면 구조도.
도 104는 본 발명에 따른 실시예 7의 집적 발광 소자, 도파로와 CMOS의 집적 구조의 제조 공정을 설명하는 단면 구조도.
도 105는 본 발명에 따른 실시예 7의 집적 발광 소자, 도파로와 CMOS의 집적 구조의 제조 공정을 설명하는 단면 구조도.
도 106은 본 발명에 따른 실시예 7의 집적 발광 소자, 도파로와 CMOS의 집적 구조의 제조 공정을 설명하는 단면 구조도.
도 107은 본 발명에 따른 실시예 7의 집적 발광 소자, 도파로와 CMOS의 집적 구조의 제조 공정을 설명하는 단면 구조도.
도 108은 본 발명에 따른 실시예 7의 집적 발광 소자, 도파로와 CMOS의 집적 구조의 제조 공정을 설명하는 단면 구조도.
도 109는 본 발명에 따른 실시예 7의 집적 발광 소자, 도파로와 CMOS의 집적 구조의 제조 공정을 설명하는 단면 구조의 도면.
도 110은 본 발명에 따른 실시예 7의 집적 발광 소자, 도파로와 CMOS의 집적 구조의 제조 공정을 설명하는 단면 구조도.
도 111은 본 발명에 따른 실시예 7의 집적 발광 소자, 도파로와 CMOS의 집적 구조의 제조 공정을 설명하는 단면 구조도.
<도면의 주요 부분에 대한 부호의 설명>
1: 실리콘 기판
2: 매립 산화막(BOX)
3: SOI(Silicon On Insulator)층
4: 산화 실리콘막
5: P형 불순물 주입 영역
6: N형 불순물 주입 영역
7: 실리콘 질화막
8: 이산화 실리콘막
9: p형 SOI 영역
10: n형 SOI 영역
11: p형 극박 실리콘 영역
12: n형 극박 실리콘 영역
13: 단면
14: 단면
15: 프로브
16: 프로브
17: 발광
18: 논도프 실리콘 패드
19: 논도프 실리콘 패드
20: 논도프 실리콘 패드
21: 논도프 실리콘 패드
22: 극박 논도프 실리콘
23: 탐침
24: 탐침
1150, 1152, 1160, 1550, 1560, 1650, 1651, 1750, 1850, 1855, 1860: 마스크 패턴
1155: 활성 영역
1100, 1103, 1120: 단결정 실리콘
1121: 실리콘 게르마늄 결정
1200, 1300, 1210, 1310: 불순물 확산층
1400: 집적 발광 소자
1410: 수광 소자
1500, 1510: 도파로
1201, 1202, 1203, 1204, 1205, 1206, 1240: 실리콘
1600, 1601, 1602: 금속층
1555, 1800: 포토레지스트
1900, 1905, 1910, 1920, 1930, 1931, 1932, 1960, 1962: 실리콘 산화막
1961, 1963, 1981, 1982, 1983, 1985, 1986: 실리콘 질화막
1970, 1971: HR막
1990: AR막
3301, 3310: 단결정 실리콘
3302, 3305, 3326, 3327: 실리콘 산화막
3303, 3304, 3329, 3330: 반도체 영역
3306: 실리사이드
3307, 3331, 3332: 금속층
3311, 3312; 포토레지스트 패턴
3313, 3317: 실리콘 질화막
3318: 발광 소자
3319: 수광 소자
3320, 3334: 층간 절연막
3321: 도파로
3322: 측벽막
3323: 글래스
3324, 3325: 실리콘 박막
3328: 게이트 전극
3333: 측벽 절연막

Claims (25)

  1. 반도체 기판 상에 형성된 절연층과,
    상기 절연층 상에 각각 형성된 전자를 주입하기 위한 제1 전극과, 정공을 주입하기 위한 제2 전극과, 상기 제1 및 제2 전극과 전기적으로 접속된 발광부를 가지며,
    상기 제1 전극, 상기 제2 전극, 및 상기 발광부는, 각각 제1 단결정 재료로 구성되고,
    상기 발광부는, 상기 절연층의 막두께보다 얇은 막두께로서, 상기 전자 및 상기 정공의 주입에 의해 광을 발하는 정도의 막두께를 갖는 박막으로 이루어지는 발광 소자를 가지며, 상기 발광 소자로부터 방출된 광을 전송하기 위한 도파로에 의해 덮여져 있는 것을 특징으로 하는 반도체 발광 소자.
  2. 제1항에 있어서,
    상기 발광부는, 복수의 발광 소자를 가지며, 상기 복수의 발광 소자가 하나의 도파로에 의해 덮여져 있는 것을 특징으로 하는 반도체 발광 소자.
  3. 제2항에 있어서,
    상기 발광부는, 복수의 발광 소자를 가지며, 상기 복수의 발광 소자에 흐르는 전류의 방향과 교차하는 방향으로 상기 발광 소자의 각각이 순차적으로 배열되 어 있는 것을 특징으로 하는 반도체 발광 소자.
  4. 제1항에 있어서,
    상기 박막의 재료는, IV족 반도체인 것을 특징으로 하는 반도체 발광 소자.
  5. 제1항에 있어서,
    상기 박막의 재료는, 간접 천이형 반도체인 것을 특징으로 하는 반도체 발광 소자.
  6. 제1항에 있어서,
    상기 박막의 막두께가, 10nm 이하인 것을 특징으로 하는 반도체 발광 소자.
  7. 제4항에 있어서,
    상기 IV족 반도체가 실리콘이며, 또한, 상기 실리콘의 표면의 면방위가 (100)면, 혹은 이것과 등가인 면방위인 것을 특징으로 하는 반도체 발광 소자.
  8. 제1항에 있어서,
    상기 도파로가 실리콘 질화막에 의해 형성되어 있는 것을 특징으로 하는 반도체 발광 소자.
  9. 제8항에 있어서,
    상기 도파로가, 상기 도파로를 구성하는 재료의 굴절률에 비하여 낮은 굴절률을 갖는 재료에 의해 덮여져 있는 것을 특징으로 하는 반도체 발광 소자.
  10. 절연층을 갖는 반도체 기판과,
    상기 절연층 상에, 제1 도전형을 갖는 제1 반도체 영역과, 상기 제1 도전형과 반대의 도전형의 제2 도전형을 갖는 제2 반도체 영역이 형성된 단결정 박막과,
    상기 단결정 박막의 상기 제1 반도체 영역 및 상기 제2 반도체 영역 중 어느 한쪽으로부터 다른 쪽으로 전류를 흘림으로써 광을 발하는 발광 소자를 가지며,
    상기 제2 반도체 영역은, 그 한 변이 타변에 비하여 그 길이가 긴 직사각형 형상을 가지며, 그 주변이 상기 제1 반도체 영역에 의해 둘러싸이고,
    상기 제1 반도체 영역과 상기 제2 반도체 영역이 접하는 계면, 및 그 계면 근방에서의 각각의 반도체 영역의 막두께가, 상기 계면 및 그 계면 근방 이외에서의 상기 제1 및 상기 제2 반도체 영역의 막두께보다 얇은 것을 특징으로 하는 반도체 발광 소자.
  11. 제10항에 있어서,
    상기 제1 및 제2 반도체 영역을 구성하는 재료가, 실리콘인 것을 특징으로 하는 반도체 발광 소자.
  12. 제10항에 있어서,
    상기 얇은 막두께를 갖는 제1 및 제2 반도체 영역 상에는, 실리콘 산화막이 형성되어 있는 것을 특징으로 하는 반도체 발광 소자.
  13. 제10항에 있어서,
    상기 얇은 막두께를 갖는 제1 및 제2 반도체 영역의 막두께는, 10nm 이하인 것을 특징으로 하는 반도체 발광 소자.
  14. 제12항에 있어서,
    상기 실리콘 산화막이 형성된 반도체 영역 이외의 반도체 영역의 표면은, 실리콘과 금속의 화합물인 실리사이드로 덮여져 있는 것을 특징으로 하는 반도체 발광 소자.
  15. 제10항에 있어서,
    상기 제1 반도체 영역과 상기 제2 반도체 영역의 계면을 포함하는 반도체 영역의 표면은, 실리콘의 질화막으로 덮여져 있는 것을 특징으로 하는 반도체 발광 소자.
  16. 제10항에 있어서,
    상기 반도체 기판 상에 형성된 수광 소자와,
    상기 발광 소자와 상기 수광 소자를 접속하는 상기 발광 소자로부터 발생한 광을 가두면서 상기 광을 상기 수광 소자에 유도하는 도파로를 가지며,
    상기 도파로는, 실리콘 질화막으로 구성되어 있는 것을 특징으로 하는 반도체 발광 소자.
  17. 제10항에 있어서,
    상기 제1 반도체 영역과 상기 제2 반도체 영역의 계면 영역 상부에는, 실리콘 질화막으로 구성된 도파로가 설치되고,
    상기 도파로의 단면은, 대략 반원형이며, 상기 발광 소자 및 상기 수광 소자의 근방의 도파로 끝에서는, 대략 반구 형상의 형상을 갖는 것을 특징으로 하는 반도체 발광 소자.
  18. 제1항의 발광 소자와,
    반도체 기판 상의 절연층 상에 형성된 실리콘 박막 상에 형성된 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)를 가지며,
    상기 발광 소자와 상기 MOSFET가 광 배선 혹은 전기 배선에 의해 접속되어 있는 것을 특징으로 하는 광전자 집적 회로.
  19. 제1항의 발광 소자와,
    실리콘 기판 상에 형성된 MOSFET를 가지며,
    상기 발광 소자와 상기 MOSFET가 광 배선 혹은 전기 배선에 의해 접속되어 있는 것을 특징으로 하는 광전자 집적 회로.
  20. 제18항에 있어서,
    상기 발광 소자의 발광 영역을 덮는 제1 실리콘 질화막과,
    상기 발광 소자로부터 발하여진 광을 수광하는 수광 소자를 덮는 제2 실리콘 질화막과,
    상기 발광 영역과 상기 수광 소자를 접속하는 도파로를 구성하는 제3 실리콘 질화막을 갖는 것을 특징으로 하는 광전자 집적 회로.
  21. 제20항에 있어서,
    상기 제1 내지 제3 실리콘 질화막은, 그 막 단면이 직사각형 형상을 가지며, 그 막 측벽에 측벽막으로서 질화막이 복수 매 형성되어 있는 것을 특징으로 하는 광전자 집적 회로.
  22. 제20항에 있어서,
    상기 제1 실리콘 질화막, 상기 제2 실리콘 질화막, 및 상기 제3 실리콘 질화막은, 그 단면 형상이 거의 반원형을 갖는 도파로인 것을 특징으로 하는 광전자 집적 회로.
  23. 제22항에 있어서,
    상기 도파로의 굴절률은, 상기 발광 소자와 상기 수광 소자를 덮는 층간 절연막의 굴절률보다 큰 것을 특징으로 하는 광전자 집적 회로.
  24. 제22항에 있어서,
    상기 도파로는, 직사각형으로 가공한 도파로 재료에 열처리를 실시하여, 유동성을 갖게 함으로써 상기 도파로의 단면 형상을 반원형으로 한 것을 특징으로 하는 광전자 집적 회로.
  25. 반도체 기판 상의 제1 실리콘 산화막 상에 형성된 단결정 실리콘막에, 상기 제1 실리콘 산화막에 도달하는 홈을 형성하는 공정과,
    상기 홈에 제2 실리콘 산화막을 매립하고, 상기 제2 실리콘 산화막의 표면과 상기 단결정 실리콘막의 표면의 높이를 거의 동일한 높이로 조정하여 매립 산화막을 형성하는 공정과,
    상기 매립 산화막으로 둘러싸인 상기 단결정 실리콘막의 원하는 영역에, 제1 도전형과 제2 도전형의 실리콘 영역이 서로 인접하도록 형성된 발광 소자 형성 예정 영역을 형성하는 공정과,
    상기 매립 산화막으로 둘러싸인 상기 단결정 실리콘막의 다른 원하는 영역에, 상기 제1 도전형의 영역을 형성하는 공정과,
    상기 매립 산화막으로 둘러싸인 상기 단결정 실리콘막의 또 다른 원하는 영 역에, 상기 제2 도전형의 영역을 형성하는 공정과,
    상기 반도체 기판의 표면에 실리콘 질화막을 퇴적하는 공정과,
    상기 발광 소자 형성 예정 영역에서의 상기 제1 도전형과 상기 제2 도전형의 계면 근방 위의 실리콘 질화막을 선택적으로 제거하는 공정과,
    상기 실리콘 질화막을 선택적으로 제거한 실리콘 영역의 표면에, 실리콘 산화막을 성장시키는 선택 산화 공정과,
    상기 선택 산화 공정에서 이용한 실리콘 질화막을 제거하는 공정과, MOSFET의 게이트 산화막으로 되는 산화막을, 노출되어 있는 상기 단결정 실리콘막의 표면에 성장시키는 공정과,
    상기 MOSFET의 게이트 전극으로 되는 다결정 실리콘을 상기 게이트 산화막으로 되는 산화막 상에 퇴적하고, 게이트 전극의 패턴을 가공하는 공정과,
    상기 게이트 전극 패턴을 마스크로 하여, 상기 MOSFET의 확산층으로 되는 영역에, 상기 제1 도전형을 갖는 단결정 실리콘막에는 제2 도전형의 불순물을, 상기 제2 도전형의 단결정 실리콘막에는 제1 도전형의 불순물을, 각각 이온 주입하는 공정과,
    상기 반도체 기판에 열처리를 행하여, 주입한 상기 불순물을 활성화하는 공정과,
    상기 게이트 전극의 측벽에, 측벽 절연막을 형성하는 공정과,
    노출된 상기 단결정 실리콘 표면 상에 금속을 퇴적하고 열처리를 실시하여, 상기 단결정 실리콘 상에, 금속과 실리콘의 규화물을 형성하는 공정과,
    상기 MOSFET를 포함하는 소자를 덮도록 층간 절연막을 퇴적하고, 상기 층간 절연막을 평탄화하는 공정과,
    상기 발광 소자 형성 예정 영역에 형성된 발광 소자의 발광 영역 상에 도파로를 형성하는 공정과,
    상기 도파로를 덮도록 층간 절연막을 퇴적하고, 퇴적한 상기 층간 절연막을 평탄화하는 공정과,
    상기 발광 소자, 및 상기 MOSFET를 포함하는 소자 간을 전기적으로 접속하는 배선을 형성하는 공정
    을 갖는 광전자 집적 회로의 제조 방법.
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