KR20080070750A - 질화갈륨계 화합물 반도체 발광 소자 및 그 제조 방법, 및 질화갈륨계 화합물 반도체 발광 소자로 이루어진 램프 - Google Patents

질화갈륨계 화합물 반도체 발광 소자 및 그 제조 방법, 및 질화갈륨계 화합물 반도체 발광 소자로 이루어진 램프 Download PDF

Info

Publication number
KR20080070750A
KR20080070750A KR1020087014721A KR20087014721A KR20080070750A KR 20080070750 A KR20080070750 A KR 20080070750A KR 1020087014721 A KR1020087014721 A KR 1020087014721A KR 20087014721 A KR20087014721 A KR 20087014721A KR 20080070750 A KR20080070750 A KR 20080070750A
Authority
KR
South Korea
Prior art keywords
gallium nitride
compound semiconductor
nitride compound
oxide film
conductive oxide
Prior art date
Application number
KR1020087014721A
Other languages
English (en)
Inventor
나오끼 후꾸나가
히로나오 시노하라
히로시 오오사와
Original Assignee
쇼와 덴코 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2005360288A external-priority patent/JP2007165611A/ja
Priority claimed from JP2005360289A external-priority patent/JP2007165612A/ja
Application filed by 쇼와 덴코 가부시키가이샤 filed Critical 쇼와 덴코 가부시키가이샤
Publication of KR20080070750A publication Critical patent/KR20080070750A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/025—Physical imperfections, e.g. particular concentration or distribution of impurities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/40—Materials therefor
    • H01L33/42—Transparent materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48257—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a die pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/49105—Connecting at different heights
    • H01L2224/49107—Connecting at different heights on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0095—Post-treatment of devices, e.g. annealing, recrystallisation or short-circuit elimination
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H01L33/22—Roughened surfaces, e.g. at the interface between epitaxial layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table
    • H01L33/32—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table containing nitrogen

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Led Devices (AREA)

Abstract

본 발명은 높은 광 취출 효율을 얻는 동시에, 구동 전압(Vf)을 낮게 한 질화갈륨계 화합물 반도체 발광 소자가 제공된다. 그와 같은 질화갈륨계 화합물 반도체 발광 소자는, 당해 질화갈륨계 화합물 반도체 소자의 p형 반도체층 상에 불순물을 포함하는 투광성 도전 산화막이 적층되어 이루어지는 질화갈륨계 화합물 반도체 발광 소자에 있어서, 상기 p형 반도체층과 상기 투광성 도전 산화막의 계면의 불순물 농도가 상기 투광성 도전 산화막의 벌크의 불순물 농도보다도 고농도로 되어 있는 구성으로 하여, 상기 p형 반도체층과 투광성 도전 산화막의 접촉 저항을 작게 하고 있다.
질화갈륨계 화합물 반도체 발광 소자, 발광층, n형 GaN층, p형 GaN층

Description

질화갈륨계 화합물 반도체 발광 소자 및 그 제조 방법{GALLIUM NITRIDE COMPOUND SEMICONDUCTOR LIGHT-EMITTING DEVICE AND METHOD FOR MANUFACTURING SAME}
본 발명은 질화갈륨계 화합물 반도체 발광 소자에 관한 것으로, 특히 구동 전압(Vf)이 낮은 질화갈륨계 화합물 반도체 발광 소자 및 그 제조 방법에 관한 것이다.
본원은 2005년 12월 14일에 일본에 출원된 일본 특허 출원 제2005-360288호 및 2005년 12월 14일에 일본에 출원된 일본 특허 출원 제2005-360289호를 기초로 하여 우선권을 주장하고, 그들 내용을 여기에 원용한다.
최근, 단파장광 발광 소자로서 질화갈륨계 화합물 반도체 발광 소자가 주목을 모으고 있다. 이 질화갈륨계 화합물 반도체 발광 소자는 사파이어 단결정을 비롯하여 다양한 산화물이나 Ⅲ-Ⅴ족 화합물을 기판으로 하여, 이 기판 상에 유기 금속 기상 화학 반응법(MOCVD법)이나 분자선 에피택시법(MBE법) 등에 의해 형성된다.
질화갈륨계 화합물 반도체 발광 소자의 특징으로서 횡방향으로의 전류 확산이 작은 것을 들 수 있다. 이로 인해, 전극 바로 아래의 반도체에만 전류가 주입되고, 전극 바로 아래의 발광층에서 발광한 광은 전극에 차단되어 버려 발광 소자 의 외부에 취출하는 것이 곤란해진다. 따라서, 이와 같은 발광 소자에서는, 통상 정극으로서 투명 전극이 이용되고, 정극을 투과하여 광을 취출하도록 구성되어 있다.
투명 전극으로 이루어지는 정극에는 Ni/Au나 ITO(In2O3-SnO2) 등의 공지된 도전 재료가 이용된다. Ni/Au 등의 금속은 p형 반도체층과의 접촉 저항은 작으나, 광의 투과율이 낮다. 이에 반해, ITO 등의 산화물은 광의 투과율은 높으나, 접촉 저항이 크다는 문제가 있다.
이로 인해, 종래 질화갈륨계 화합물 반도체 발광 소자에 이용되는 정극은 ITO 등의 도전성이 우수한 금속 산화물층 및 콘택트 금속층을 조합한 구성으로 되어 있다(예를 들어, 특허 문헌 1).
상술한 콘택트 금속층의 재료에는, p형 반도체층과의 접촉 저항을 작게 하기 위해 Pt나 Rh 등 일함수가 큰 금속이 이용되고 있다.
그러나, 특허 문헌 1에 기재된 질화갈륨계 화합물 반도체 발광 소자에서는, 정극에 이용되고 있는 콘택트 금속층에 의해 p형 반도체층과의 접촉 저항을 낮추는 것은 가능하나, 콘택트 금속층의 광 투과율이 낮기 때문에 충분한 광 취출 효율을 얻을 수 없어, 발광 출력이 낮아진다는 문제가 있다.
이와 같은 질화갈륨계 화합물 반도체 발광 소자에 있어서, 광 취출 효율을 향상시켜 발광 출력을 높이는 방법의 하나로서 각 층의 투과율을 향상시키는 방법을 들 수 있으나, 그 밖에 발광 취출면을 조면화(粗面化)하고, 광의 취출면에 다양 한 각도를 형성함으로써, 광 취출 효율을 향상시킨 것이 제안되어 있다(예를 들어, 특허 문헌 2).
특허 문헌 2에 기재된 질화갈륨계 화합물 반도체 발광 소자는 광 취출면을 조면화함으로써, 예를 들어 발광층의 굴절률이 약 2.5로 공기의 굴절률 1에 대해 매우 높게 되어 있는 동시에, 임계각이 약 25°로 작게 되어 있음으로써 결정 내에 있어서의 반사 및 흡수를 반복하여 광이 외부에 취출할 수 없게 되는 것을 방지할 수 있어 광 취출 효율이 향상된다는 것이다.
그러나, 특허 문헌 2에 기재된 질화갈륨계 화합물 반도체 발광 소자에서는, 광 취출면을 조면화함으로써 광 취출 효율을 향상시키는 점에서는 효과가 있으나, 광 취출면을 조면화하는 프로세스에 있어서, 조면화된 광 취출면의 표면이 데미지를 받아 버려 전극과의 사이에서 접촉 저항이 상승해 버린다는 문제점이 있다.
상술한 바와 같은 접촉 저항이 상승하는 문제를 해결하기 위해, 질화갈륨계 화합물 반도체 발광 소자의 광 취출면을 조면화하고, p형 반도체층의 표면 부근에 Mg층 및 Au층으로 이루어지는 금속층을 마련하고, 더 열처리를 가함으로써 접촉 저항을 개선한 발광 소자가 제안되어 있다(예를 들어, 특허 문헌 3).
그러나, 특허 문헌 3에 기재된 질화갈륨계 화합물 반도체 발광 소자에서는, Mg층 및 Au층으로 이루어지는 금속층을 마련한 후에 열처리를 실시하고, 또한 상기 금속층을 제거하는 공정을 거치는 것이 필요해지기 때문에 공정수가 대폭 증가하여 제조 비용이 높아진다는 문제가 있다. 또한, 상기 Au층을 제거할 때에는, 왕수(王水) 등의 강력한 산을 이용할 필요가 있어 질화갈륨계 화합물 반도체의 표면을 손 상시켜 버릴 우려가 있다.
특허 문헌 1 : 일본 특허 출원 공개 평9-129919호 공보
특허 문헌 2 : 일본 특허 출원 공개 평6-291368호 공보
특허 문헌 3 : 일본 특허 출원 공개 제2000-196152호 공보
본 발명은 상기 과제에 감안하여 이루어진 것으로, 정극에 광 투과율이 낮은 콘택트 금속층을 이용하지 않고, 투광성 도전 산화막의 불순물 농도를 높게 함으로써 높은 광 취출 효율을 얻는 동시에 p형 반도체층과의 접촉 저항을 저감하고, 구동 전압(Vf)을 낮게 한 질화갈륨계 화합물 반도체 발광 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다.
또한, 본 발명은 투과율이 낮은 금속층 등을 이용하지 않고, 투광성 도전 산화막의 불순물 농도를 높게 함으로써 적어도 일부에 요철면이 형성된 p형 반도체층과 투광성 도전 산화막 사이의 접촉 저항이 저감되어 구동 전압(Vf)을 낮게 할 수 있는 동시에, 높은 광 취출 효율을 얻을 수 있는 질화갈륨계 화합물 반도체 발광 소자 및 그 제조 방법을 제공하는 것을 다른 목적으로 한다.
본 발명자는 상기 문제를 해결하기 위해 예의 검토한 결과, 본 발명을 완성했다.
즉, 본 발명은 이하에 관한 것이다.
(1) 질화갈륨계 화합물 반도체 소자의 p형 반도체층 상에 불순물(dopant)을 포함하는 투광성 도전 산화막이 적층되어 이루어지는 질화갈륨계 화합물 반도체 발광 소자에 있어서, 상기 p형 반도체층과 상기 투광성 도전 산화막의 계면의 불순물 농도가 상기 투광성 도전 산화막의 벌크의 불순물 농도보다도 고농도로 되어 있는 것을 특징으로 하는 질화갈륨계 화합물 반도체 발광 소자.
(2) 상기 p형 반도체층 상의 적어도 일부에 요철면이 형성되어 있는 것을 특징으로 하는 상기 (1)에 기재된 질화갈륨계 화합물 반도체 발광 소자.
(3) 상기 투광성 도전 산화막의 불순물 농도가 상기 투광성 도전 산화막과 상기 p형 반도체층의 계면의 위치에서 최대로 되어 있는 것을 특징으로 하는 상기 (1) 또는 (2)에 기재된 질화갈륨계 화합물 반도체 발광 소자.
(4) 상기 질화갈륨계 화합물 반도체 소자의 p형 반도체층과 상기 투광성 도전 산화막 사이에 상기 투광성 도전 산화막보다도 불순물 농도가 높은 영역인 고불순물 농도 영역이 마련되어 있는 것을 특징으로 하는 상기 (1) 내지 (3) 중 어느 하나에 기재된 질화갈륨계 화합물 반도체 발광 소자.
(5) 상기 고불순물 농도 영역이 불순물 단체(單體), 불순물의 산화물 및 상기 투광성 도전 산화막의 불순물 농도보다도 고농도의 불순물을 포함하는 투광성 도전 재료 중 어느 하나가 성막되어 이루어지는 것을 특징으로 하는 상기 (4)에 기재된 질화갈륨계 화합물 반도체 발광 소자.
(6) 상기 고불순물 농도 영역이 Sn, SnO2 및 상기 투광성 도전 산화막의 Sn 농도보다도 고농도의 Sn을 포함하는 ITO(In2O3-SnO2) 중 어느 하나가 성막되어 이루어지는 것을 특징으로 하는 상기 (4) 또는 (5)에 기재된 질화갈륨계 화합물 반도체 발광 소자.
(7) 상기 질화갈륨계 화합물 반도체 소자의 p형 반도체층과 상기 투광성 도전 산화막의 계면의, 상기 투광성 도전 산화막의 벌크보다도 불순물 농도가 높은 영역이 상기 계면을 중심으로 하여 0.1 ㎚ 내지 20 ㎚의 범위에 존재하는 것을 특징으로 하는 상기 (1) 내지 (6) 중 어느 하나에 기재된 질화갈륨계 화합물 반도체 발광 소자.
(8) 상기 질화갈륨계 화합물 반도체 소자의 p형 반도체층과 상기 투광성 도전 산화막의 계면의, 상기 투광성 도전 산화막의 벌크보다도 불순물 농도가 높은 영역이 상기 계면을 중심으로 하여 0.1 ㎚ 내지 10 ㎚의 범위에 존재하는 것을 특징으로 하는 상기 (1) 내지 (6) 중 어느 하나에 기재된 질화갈륨계 화합물 반도체 발광 소자.
(9) 상기 질화갈륨계 화합물 반도체 소자의 p형 반도체층과 상기 투광성 도전 산화막의 계면의, 상기 투광성 도전 산화막의 벌크보다도 불순물 농도가 높은 영역이 상기 계면을 중심으로 하여 0.1 ㎚ 내지 3 ㎚의 범위에 존재하는 것을 특징으로 하는 상기 (1) 내지 (6) 중 어느 하나에 기재된 질화갈륨계 화합물 반도체 발광 소자.
(10) 상기 투광성 도전 산화막이 ITO(In2O3-SnO2), AZO(ZnO-Al2O3), IZO(In2O3-ZnO), GZO(ZnO-GeO2)로 이루어지는 군으로부터 선택된 적어도 1종 이상의 재료로 이루어지는 것을 특징으로 하는 상기 (1) 내지 (9) 중 어느 하나에 기재된 질화갈륨계 화합물 반도체 발광 소자.
(11) 상기 투광성 도전 산화막이 적어도 ITO(In2O3-SnO2)를 함유하고 있는 것을 특징으로 하는 상기 (10)에 기재된 질화갈륨계 화합물 반도체 발광 소자.
(12) 상기 투광성 도전 산화막의 두께가 35 ㎚ 내지 10000 ㎚(10 ㎛)의 범위 내인 것을 특징으로 하는 상기 (1) 내지 (11) 중 어느 하나에 기재된 질화갈륨계 화합물 반도체 발광 소자.
(13) 상기 투광성 도전 산화막의 두께가 100 ㎚ 내지 1000 ㎚(1 ㎛)의 범위 내인 것을 특징으로 하는 상기 (1) 내지 (11) 중 어느 하나에 기재된 질화갈륨계 화합물 반도체 발광 소자.
(14) 질화갈륨계 화합물 반도체 소자의 p형 반도체층 상에 불순물을 포함하는 투광성 도전 산화막을 적층하는 질화갈륨계 화합물 반도체 발광 소자의 제조 방법에 있어서, 상기 p형 반도체층 상에 불순물을 포함하는 투광성 도전 산화막을 적층한 후, 200 ℃ 내지 900 ℃의 온도에서 열 어닐 처리를 행하는 것을 특징으로 하는 질화갈륨계 화합물 반도체 발광 소자의 제조 방법.
(15) 질화갈륨계 화합물 반도체 소자의 p형 반도체층 상에 불순물을 포함하는 투광성 도전 산화막을 적층하는 질화갈륨계 화합물 반도체 발광 소자의 제조 방법에 있어서, 상기 p형 반도체층 상에 불순물을 포함하는 투광성 도전 산화막을 적층한 후, 300 ℃ 내지 600 ℃의 온도에서 열 어닐 처리를 행하는 것을 특징으로 하는 질화갈륨계 화합물 반도체 발광 소자의 제조 방법.
(16) 질화갈륨계 화합물 반도체 소자의 p형 반도체층 상에 불순물을 포함하는 투광성 도전 산화막을 적층하는 질화갈륨계 화합물 반도체 발광 소자의 제조 방법에 있어서, 상기 p형 반도체층 상에 불순물을 포함하는 투광성 도전 산화막을 적층한 후, 엑시머 레이저를 이용하여 레이저 어닐 처리를 행하는 것을 특징으로 하는 질화갈륨계 화합물 반도체 발광 소자의 제조 방법.
(17) 상기 p형 반도체층 상에 불순물을 포함하는 투광성 도전 산화막을 적층하기 전에, 상기 p형 반도체층 상의 적어도 일부에 요철면을 형성하는 것을 특징으로 하는 (14) 내지 (16) 중 어느 하나에 기재된 질화갈륨계 화합물 반도체 발광 소자의 제조 방법.
(18) 질화갈륨계 화합물 반도체 소자의 p형 반도체층 상에 고불순물 농도를 갖는 층 및 투광성 도전 산화막을 이 순서로 적층한 후, 200 ℃ 내지 900 ℃의 온도에서 열 어닐 처리를 행하는 것을 특징으로 하는 질화갈륨계 화합물 반도체 발광 소자의 제조 방법.
(19) 질화갈륨계 화합물 반도체 소자의 p형 반도체층 상에 고불순물 농도를 갖는 층 및 투광성 도전 산화막을 이 순서로 적층한 후, 300 ℃ 내지 600 ℃의 온도에서 열 어닐 처리를 행하는 것을 특징으로 하는 질화갈륨계 화합물 반도체 발광 소자의 제조 방법.
(20) 상기 p형 반도체층 상에 고불순물 농도를 갖는 층 및 투광성 도전 산화막을 이 순서로 적층하기 전에, 상기 p형 반도체층 상의 적어도 일부에 요철면을 형성하는 것을 특징으로 하는 (18) 또는 (19)에 기재된 질화갈륨계 화합물 반도체 발광 소자의 제조 방법.
(21) 질화갈륨계 화합물 반도체 소자의 p형 반도체층 상의 적어도 일부에 요철면을 형성하고, 계속해서 상기 p형 반도체층 상에 고불순물 농도를 갖는 투광성 도전 산화막을 적층하는 질화갈륨계 화합물 반도체 발광 소자의 제조 방법이며, 하기 (1) 내지 (3)의 공정을 포함하여 이루어지는 것을 특징으로 하는 질화갈륨계 화합물 반도체 발광 소자의 제조 방법.
(1) 기판 상에 질화갈륨계 화합물 반도체로 이루어지는 n형 반도체층, 발광층 및 p형 반도체층을 이 순서로 적층하는 공정 (1).
(2) 상기 p형 반도체층 상에 금속 미립자로 이루어지는 마스크를 형성하는 공정 (2).
(3) 상기 마스크 상으로부터 p형 반도체층을 건식 에칭하는 공정 (3).
(22) 상기 공정 (2)가, 상기 p형 반도체층 상에 금속 박막을 형성하는 공정 및 상기 금속 박막 형성 후의 열처리 공정으로 이루어지는 것을 특징으로 하는 (21)에 기재된 질화갈륨계 화합물 반도체 발광 소자의 제조 방법.
(23) 상기 마스크를 이루는 금속 미립자가 Ni, 혹은 Ni 합금으로 이루어지는 것을 특징으로 하는 (21) 또는 (22)에 기재된 질화갈륨계 화합물 반도체 발광 소자의 제조 방법.
(24) 상기 마스크를 이루는 금속 미립자가 100 ℃ 내지 450 ℃의 온도 범위에 융점을 갖는 저융점 금속, 혹은 저융점 합금인 것을 특징으로 하는 (21) 내지 (23) 중 어느 하나에 기재된 질화갈륨계 화합물 반도체 발광 소자의 제조 방법.
(25) 상기 마스크를 이루는 금속 미립자가 Ni, Au, Sn, Ge, Pb, Sb, Bi, Cd, In으로 이루어지는 군으로부터 선택된 저융점 금속, 또는 적어도 이들 금속의 1종을 포함한 저융점 합금인 것을 특징으로 하는 (21) 내지 (24) 중 어느 하나에 기재된 질화갈륨계 화합물 반도체 발광 소자의 제조 방법.
(26) 상기 p형 반도체층 상의 적어도 일부에 형성된 요철면이 습식 에칭 공정에 의해 형성되어 이루어지는 것을 특징으로 하는 (21) 내지 (25) 중 어느 하나에 기재된 질화갈륨계 화합물 반도체 발광 소자의 제조 방법.
(27) 상기 (1) 내지 (13) 중 어느 하나에 기재된 질화갈륨계 화합물 반도체 발광 소자로 이루어지는 램프.
(28) 상기 (14) 내지 (26) 중 어느 하나에 기재된 제조 방법에 의해 얻어지는 질화갈륨계 화합물 반도체 발광 소자로 이루어지는 램프.
본 발명의 질화갈륨계 화합물 반도체 발광 소자에 따르면, 질화갈륨계 화합물 반도체 소자의 p형 반도체층과 투광성 도전 산화막의 계면에 불순물 농도가 높은 영역을 갖는 구성으로 함으로써, 상기 p형 반도체층과 투광성 도전 산화막의 접촉 저항을 작게 하고, Vf를 저하시킬 수 있는 동시에 광 취출 효율이 높은 질화갈륨계 화합물 반도체 발광 소자를 얻을 수 있다.
또한, 본 발명의 질화갈륨계 화합물 반도체 발광 소자에 따르면, 불순물 농도가 높은 영역을 질화갈륨계 화합물 반도체 소자의 p형 반도체층과 투광성 도전 산화막의 계면 근방만으로 하고, 상기 계면 근방 이외의 영역에서는 비저항이 가장 작아지는 불순물 농도를 갖는 투광성 도전 산화막을 이용함으로써 질화갈륨계 화합물 반도체 발광 소자의 정극의 저항을 더 작게 할 수 있고, Vf를 저하시킬 수 있다는 것이다.
또한, 본 발명의 질화갈륨계 화합물 반도체 발광 소자에 따르면, 적어도 일부에 요철면이 형성된 p형 반도체층과 투광성 도전 산화막의 계면에 불순물 농도가 높은 영역을 갖는 구성으로 함으로써, 상기 p형 반도체층과 투광성 도전 산화막과의 접촉 저항을 작게 하고, Vf를 저하시킬 수 있는 동시에 광 취출 효율이 높은 질화갈륨계 화합물 반도체 발광 소자를 얻을 수 있다.
또한, 본 발명의 질화갈륨계 화합물 반도체 발광 소자는, 불순물 농도가 높은 영역을 적어도 일부에 요철면이 형성된 p형 반도체층과 투광성 도전 산화막의 계면 근방만으로 하고, 상기 계면 근방 이외의 영역에서는 비저항이 가장 작아지는 불순물 농도를 갖는 투광성 도전 산화막을 이용함으로써 질화갈륨계 화합물 반도체 발광 소자의 정극의 저항을 더 작게 할 수 있기 때문에, Vf가 작고, 또한 광 취출 효율이 우수한 질화갈륨계 화합물 반도체 발광 소자를 얻을 수 있다.
도1은 본 발명의 질화갈륨계 화합물 반도체 발광 소자를 모식적으로 설명하는 도면으로, 단면 구조를 도시하는 도면이다.
도2는 본 발명의 질화갈륨계 화합물 반도체 발광 소자를 모식적으로 설명하는 도면으로, 평면에서 본 구조를 도시하는 도면이다.
도3은 본 발명의 질화갈륨계 화합물 반도체 발광 소자를 모식적으로 설명하는 도면으로, 질화갈륨계 화합물 반도체의 적층 구조체의 단면도이다.
도4는 본 발명의 질화갈륨계 화합물 반도체 발광 소자의 실시예를 설명하는 도면으로, p형 GaN 콘택트층과 투광성 도전 산화막층의 계면을 중심으로 하는 영역에서의 Sn 농도의 견적값을 나타내는 그래프이다.
도5는 본 발명의 질화갈륨계 화합물 반도체 발광 소자를 이용하여 구성한 램프를 모식적으로 설명하는 도면이다.
도6은 본 발명의 질화갈륨계 화합물 반도체 발광 소자를 모식적으로 설명하는 도면으로, 단면 구조를 도시하는 도면이다.
도7은 본 발명의 질화갈륨계 화합물 반도체 발광 소자를 모식적으로 설명하는 도면으로, 평면에서 본 구조를 도시하는 도면이다.
도8은 본 발명의 질화갈륨계 화합물 반도체 발광 소자를 모식적으로 설명하는 도면으로, 질화갈륨계 화합물 반도체의 적층 구조체의 단면도이다.
도9는 본 발명의 질화갈륨계 화합물 반도체 발광 소자를 이용하여 구성한 램프를 모식적으로 설명하는 도면이다.
[부호의 설명]
101, 201 : 질화갈륨계 화합물 반도체 발광 소자
111, 121, 211, 221 : 기판
112, 212 : n형 GaN층
113, 225 : 발광층
114, 214 : p형 GaN층
115, 215 : 정극(투광성 도전 산화막층)
116, 216 : 정극 본딩 패드
117, 217 : 부극
122, 222 : 언도프 GaN 하지층
123, 223 : n형 GaN 콘택트층
124, 224 : n형 AlGaN 클래드층
125, 213 : 발광층
126, 226 : p형 AlGaN 클래드층
127, 227 : p형 GaN 콘택트층
130, 230 : 램프
214a : 표면
214b : 볼록부
(제1 실시 형태)
이하에, 본 발명의 질화갈륨계 화합물 반도체 발광 소자의 제1 실시 형태에 대해 도1 내지 도4를 적절하게 참조하면서 설명한다.
도1에 도시하는 본 실시 형태의 질화갈륨계 화합물 반도체 발광 소자(101)는 기판(111) 상에, n형 GaN층(112), 발광층(113) 및 p형 GaN층(p형 반도체층)(114)이 이 순서로 적층된 질화갈륨계 화합물 반도체 소자의 상기 p형 GaN층(114) 상에 불순물을 포함하는 투광성 도전 산화막이 성막되어 이루어지는 정극(115)이 적층되고, p형 GaN층(114)과 정극(투광성 도전 산화막)(115)의 계면의 불순물 농도가 정 극(115)을 이루는 투광성 도전 산화막의 벌크의 불순물 농도보다도 높아지도록 개략 구성되어 있다.
본 발명에서 이용되는 투광성 도전 산화막으로 이루어지는 정극은 기판 상에 버퍼 층을 개재하여 질화갈륨계 화합물 반도체를 적층하고, n형 반도체층, 발광층 및 p형 반도체층을 형성한 종래 공지된 질화갈륨계 화합물 반도체 발광 소자에 대해 전혀 제한 없이 이용할 수 있다.
기판(111)에는 사파이어 단결정(Al2O3 ; A면, C면, M면, R면), 스피넬 단결정(MgAl2O4), ZnO 단결정, LiAlO2 단결정, LiGaO2 단결정, MgO 단결정 등의 산화물 단결정, Si 단결정, SiC 단결정, GaAs 단결정, AlN 단결정, GaN 단결정 및 ZrB2 등의 붕화물 단결정 등의 공지된 기판 재료를 전혀 제한 없이 이용할 수 있다. 또한, 기판의 면 방위는 특별히 한정되지 않는다. 또한, 단지 기판이라도 좋고 오프각을 부여한 기판이라도 좋다.
n형 GaN층(n형 반도체층)(112), 발광층(113) 및 p형 GaN층(p형 반도체층)(114)으로서는 각종 구조의 것이 공지이며, 이들 공지된 것을 전혀 제한 없이 이용할 수 있다. 특히, p형 반도체층은 캐리어 농도가 일반적인 농도의 것을 이용하면 좋고, 비교적 캐리어 농도가 낮은, 예를 들어 1 × 1017 ㎝-3 정도의 p형 반도체층에 대해서도, 본 발명에서 이용하는 투광성의 정극(115)을 적용할 수 있다.
또한, 질화갈륨계 화합물 반도체로서, 일반식 AlxInyGal -x-yN(0 ≤ x ＜ 1, 0 ≤ y ＜ 1, 0 ≤ x + y ＜ 1)으로 나타내어지는 각종 조성의 반도체가 공지이며, 본 발명에 있어서의 n형 반도체층, 발광층 및 p형 반도체층을 구성하는 질화갈륨계 화합물 반도체로서도, 일반식 AlxInyGal -x-yN(0 ≤ x ＜ 1, 0 ≤ y ＜ 1, 0 ≤ x + y ＜ 1)로 나타내어지는 각종 조성의 반도체를 전혀 제한 없이 이용할 수 있다.
이들 질화갈륨계 화합물 반도체의 성장 방법은 특별히 한정되지 않고, MOCVD(유기 금속 화학 기상 성장법), HVPE(하이드라이트화 기상 성장법), MBE(분자선 에피택시법) 등 Ⅲ족 질화물 반도체를 성장시키는 것이 알려져 있는 모든 방법을 적용할 수 있다. 바람직한 성장 방법으로서는, 막 두께 제어성, 양산성의 관점으로부터 MOCVD법이다. MOCVD법에서는, 캐리어 가스로서 수소(H2) 또는 질소(N2), Ⅲ족 원료인 Ga원으로서 트리메틸갈륨(TMG) 또는 트리에틸갈륨(TEG), Al원으로서 트리메틸알루미늄(TMA) 또는 트리에틸알루미늄(TEA), In원으로서 트리메틸인듐(TMI) 또는 트리에틸인듐(TEI), Ⅴ족 원료인 N원으로서 암모니아(NH3), 히드라진(N2H4) 등이 이용된다. 또한, 불순물로서는, n형에는 Si 원료로서 모노실란(SiH4) 또는 디실란(Si2H6)을 Ge 원료로서 게르만(GeH4)을 이용하고, p형에는 Mg 원료로서는 예를 들어 비스시클로펜타디에닐마그네슘(Cp2Mg) 또는 비스에틸시클로펜타디에닐마그네슘[(EtCp)2Mg]을 이용한다.
이와 같은 질화갈륨계 화합물 반도체의 일례로서, 도3에 도시하는 바와 같은 적층체 구조를 갖는 질화갈륨계 화합물 반도체(120)와 같이, 사파이어로 이루어지 는 기판(121) 상에 AlN으로 이루어지는 도시 생략한 버퍼층을 적층하여, 차례로 GaN 하지층(122), n형 GaN 콘택트층(123), n형 AlGaN 클래드층(124), InGaN으로 이루어지는 발광층(125), p형 AlGaN 클래드층(126), p형 GaN 콘택트층(127)을 적층한 것을 이용할 수 있다.
또한, 도3에 도시하는 바와 같은 질화갈륨계 화합물 반도체로 이루어지는 p형 GaN 콘택트층(127), p형 AlGaN 클래드층(126), 발광층(125) 및 n형 AlGaN 클래드층(124)의 일부를 에칭에 의해 제거함으로써 n형 GaN 콘택트층(123)을 노출시키고, 상기 n형 GaN 콘택트층(123) 상에, 예를 들어 Ti/Au로 이루어지는 종래 공지된 부극을 설치하고, p형 GaN 콘택트층(127) 상에 정극을 설치함으로써 질화갈륨계 화합물 반도체 발광 소자를 구성할 수 있다.
정극(115)은 적어도 p형 반도체층[p형 GaN층(114)]과 접하는 투광성 도전 산화막층으로 이루어진다. 투광성 도전 산화막층 상의 일부에는 회로 기판 또는 리드 프레임 등과의 전기 접속을 위한 정극 본딩 패드(116)가 설치된다.
투광성 도전 산화막으로서 사용하는 재료에는 불순물을 포함하는 산화물이 이용된다. 예를 들어, ITO(In2O3-SnO2), AZO(ZnO-Al2O3), IZO(ZnO-In2O3), GZO(ZnO-GeO2) 등의 투광성과 저비저항(低比抵抗)이 우수한 재료를 사용하는 것이 바람직하다. 특히, Vf를 저감하고자 경우에는 저비저항을 얻을 수 있는 ITO를 사용하면 좋다. 또한, AZO나 GZO를 사용한 경우, 이들 비저항은 ITO의 비저항보다도 높기 때문에 Vf는 ITO의 Vf보다도 높아지나, GaN 상에 성막한 경우, AZO나 GZO 중에 존재 하는 ZnO는 입계를 가지나 에피택시얼 성장을 하기 때문에 ITO에 비해 결정성이 좋다. 따라서, ITO보다도 박리 등이 적어, 강도 특성이 우수한 투광성 도전 산화막을 형성하는 것이 가능하다.
투광성 도전 산화막은, 그 비저항이 가장 낮아지는 Sn 농도 부근의 조성을 갖는 것을 사용하는 것이 바람직하다. 예를 들어, ITO를 투광성 도전 산화막으로서 사용하는 경우, ITO 중의 Sn 농도는 5 내지 20 질량％의 범위인 것이 바람직하다. 더 낮은 비저항을 얻기 위해서는, Sn 농도가 7.5 내지 12.5 질량％의 범위의 ITO를 사용하면 좋다.
또한, 투광성 도전 산화막의 막 두께는 저비저항, 고투과율을 얻을 수 있는 35 ㎚ 내지 10000 ㎚(10 ㎛)의 범위인 것이 바람직하다. 또한, 생산 비용의 관점으로부터 투광성 도전 산화막의 막 두께는 1000 ㎚(1 ㎛) 이하인 것이 바람직하다.
투광성 도전 산화막층을 적층한 후, 200 ℃ 내지 900 ℃의 온도에서의 열 어닐 처리를 실시함으로써 투광성 도전 산화막 내에 균일하게 존재하고 있는 불순물이 확산되고, 투광성 도전 산화막층과 p형 반도체층의 계면 근방에서 불순물 농도가 높은 고불순물 농도 영역을 형성할 수 있다. 또한, 열 어닐 처리를 행함으로써, 동시에 투광성 도전 산화막층의 투과율을 상승시키는 것도 가능하다.
불순물의 확산은 200 ℃ 내지 900 ℃의 온도에서의 열 어닐 처리에 의해 발생하나, 접촉 저항을 더 낮추기 위해서는, 300 ℃ 내지 600 ℃의 온도에서의 열 어닐 처리를 실시하는 것이 바람직하다.
어닐 처리시의 분위기로서는 어떠한 가스를 이용해도 상관없으나, 투과율을 올리기 위해서는 산소(O2) 가스를 포함하고 있는 것이 바람직하고, 또한 투광성 도전 산화막의 비저항을 낮추기 위해서는 질소(N2) 가스나 수소(H2) 가스를 포함하고 있는 것이 바람직하다.
또한, 엑시머 레이저를 이용한 레이저 어닐 처리에 의해 투광성 도전 산화막 내의 불순물을 확산시키는 것도 가능하다.
투광성 도전 산화막층으로 이루어지는 정극(115)과 p형 GaN층(p형 반도체층)(114)의 계면 근방에서 고불순물 농도 영역을 형성함으로써 정극(115)과 p형 GaN층(114) 사이의 접촉 저항을 저감할 수 있다.
이와 같은, 투광성 도전 산화막층과 p형 반도체층 사이의 접촉 저항을 저감하는 기구에 대해서는 명백하지는 않으나, 투광성 도전 산화막의 비저항이 가장 작아지는 불순물 농도에 대해, 접촉 저항이 가장 작아지는 불순물 농도가 5 내지 10 질량％ 정도 높기 때문이라 생각된다.
접촉 저항을 저감하기 위해 투광성 도전 산화막 전체의 불순물 농도를 증가시키면, 투광성 도전 산화막의 비저항이 높아지기 때문에, 결과적으로 Vf가 높아진다. 그러나, 본 발명과 같이, 계면 근방에서만 투광성 도전 산화막의 불순물 농도를 증가시킴으로써 투광성 도전 산화막의 비저항을 낮게 유지한 상태로, 투광성 도전 산화막과 p형 반도체층 사이의 접촉 저항을 낮출 수 있다.
또한, 고불순물 농도 영역을 형성함으로써 투광성 도전 산화막층과 p형 반도체층 사이의 접촉 저항을 저감하고 있기 때문에, 종래 질화갈륨계 화합물 반도체 발광 소자와 같은 금속 콘택트층을 적층할 필요가 없다. 이로 인해, 금속 콘택트층에 의한 광 투과율의 저감이 발생하지 않고, 발광 출력이 높은 질화갈륨계 화합물 반도체 발광 소자를 실현할 수 있다.
투광성 도전 산화막층과 p형 반도체층의 계면 근방의 고불순물 농도 영역은, 계면을 중심으로 하여 0.1 ㎚ 내지 20 ㎚의 범위에 존재하는 것이 바람직하다. 또한, 투광성 도전 산화막의 비저항을 더 낮게 유지하기 위해서는, 고불순물 농도 영역이 계면을 중심으로 하여 0.1 ㎚ 내지 10 ㎚의 범위에 존재하는 것이 더 바람직하고, 0.1 ㎚ 내지 3 ㎚의 범위에 존재하는 것이 가장 바람직하다.
또한, 투광성 도전 산화막층의 불순물 농도는 투광성 도전 산화막층과 p형 반도체층의 계면에서 최대 농도로 되어 있는 것이 바람직하다.
이와 같은 계면 근방에서의 불순물의 확산은 투광성 도전 산화막층의 성막 방법에 의존하지 않고, 공지된 성막 방법을 전혀 제한 없이 이용할 수 있다. 예를 들어, 스퍼터법이나 진공 증착법 등등을 이용하여 투광성 도전 산화막층을 성막할 수 있다.
또한, 본 발명의 정극(115)을 이루는 투광성 도전 산화막을 성막하기 전에 p형 GaN층(114) 표면의 세정을 실시하는 것이 바람직하다. 이와 같은 성막 전의 세정을 행함으로써 투광성 도전 산화막층과 p형 GaN층(114)의 계면 근변에서의 확산을 촉진시키는 효과가 있다고 생각되나, 그 기구에 대해서는 명백하지 않다.
상술한 바와 같은 p형 GaN층(114) 표면의 세정에는 불화수소산(HF)이나 염산(HCl) 등을 이용하면 좋고, 적절하게 채용할 수 있다.
또한, 투광성 도전 산화막층을 성막하기 전에, 투광성 도전 산화막의 불순물 농도보다도 높은 불순물 농도를 갖는 층을 도시 생략한 투광성 도전 산화막 콘택트층으로서 p형 GaN층(114) 상에 성막함으로써, 고불순물 농도 영역을 정극(115)(투광성 도전 산화막층)과 p형 GaN층(114)(p형 반도체층)의 계면 근방에 형성할 수 있다.
예를 들어, 투광성 도전 산화막층으로서 SnO2 농도가 10 질량％인 ITO를 사용한 경우, 투광성 도전 산화막 콘택트층에는 Sn(불순물 단체), SnO2(불순물의 산화물), ITO(SnO2 = 15 내지 20 질량％) 등을 이용할 수 있다. 또한, 투광성 도전 산화막 콘택트층에는, 투광성 도전 산화막층으로서 AZO를 사용한 경우는 Al, Al2O3, AZO(Al-rich), IZO를 사용한 경우는 Zn, ZnO, IZO(Zn-rich), GZO를 사용한 경우는 Ge, Ge2O5, GZO(Ge-rich)를 이용할 수 있다. 이와 같이, 투광성 도전 산화물막의 콘택트층의 재질에는 투광성 도전 산화막층의 재료에 따라서 적절하게 선택할 수 있다.
이와 같은 투광성 도전 산화막 콘택트층은, 투광성 도전 산화막층을 성막한 후, 정극(115)(투광성 도전 산화막층)과 p형 GaN층(114)(p형 반도체층) 사이에 독립한 층 구조를 형성하는 것에 한정되지 않고, 예를 들어 투광성 도전 산화막층 중의 고불순물 농도 영역으로서 존재하는 것이 많아지는 것으로 생각된다.
또한, 투광성 도전 산화막 콘택트층은 투광성 도전 산화막에 포함되는 물질 로 구성됨으로써 상호 확산이 일어나기 쉽고, Sn 등의 금속이라도 산화되어 투광성이 되기 때문에, 금속 콘택트층에 보여지는 광 투과율의 저감이 발생하는 일이 없다.
투광성 도전 산화막 콘택트층을 성막한 경우, 열 어닐이나 레이저 어닐 등의 후처리를 행하지 않고 고불순물 농도 영역을 형성하는 것이 가능하나, 열 어닐이나 레이저 어닐 등의 후처리를 행함으로써 계면 근방에 더 가까운 범위에서 고불순물 농도 영역을 형성시킬 수 있고, 또한 투광성 도전 산화막의 광 투과율을 상승시킬 수도 있기 때문에, Vf의 저감이나 광 출력의 향상을 도모하기 위해서도 열 어닐 처리나 레이저 어닐 처리를 실시하는 것이 바람직하다.
정극(115)과 p형 GaN층(114)의 계면에 있어서의 불순물 농도는, 당업자에게는 공지된 단면 TEM의 EDS 분석법에 의해 측정할 수 있다. 즉, 정극(115)과 p형 GaN층(114)의 계면을 중심으로 하여 여러 점의 단면 TEM의 EDS 분석을 행하고, 각 점에서의 차트로부터 포함되는 금속과 그 양을 구할 수 있다. 불순물 농도의 측정에 불충분한 경우에는, 추가하여 여러 점 더 측정하면 좋다.
정극 본딩 패드(116)는 투광성 도전 산화막층으로 이루어지는 정극(115) 상에 형성되고, Au, Al, Ni 및 Cu 등의 재료를 이용한 각종 구조가 공지이며, 이들 공지된 재료, 구조의 것을 전혀 제한 없이 이용할 수 있다.
정극 본딩 패드(116)의 두께는 100 내지 1000 ㎚의 범위 내인 것이 바람직하다. 또한, 본딩 패드의 특성상, 두께가 큰 쪽이 본더빌리티(bondability)가 높아지기 때문에, 정극 본딩 패드(116)의 두께는 300 ㎚ 이상으로 하는 것이 더 바람직 하다. 또한, 제조 비용의 관점으로부터 500 ㎚ 이하로 하는 것이 바람직하다.
부극(117)은 기판(111) 상에 n형 GaN층(112), 발광층(113) 및 p형 GaN층(114)이 차례로 적층된 질화갈륨계 화합물 반도체의 n형 GaN층(112)에 접하도록 형성된다.
이로 인해, 부극(117)을 형성할 때에는 발광층(113) 및 p형 GaN층(114)의 일부를 제거하여 n형 GaN층(112)을 노출시킨다. 그리고, 본 발명에서는, 잔존한 p형 GaN층(114) 상에 투광성의 정극(115)을 형성하고, 노출시킨 n형 GaN층(112) 상에 부극(117)을 형성한다.
부극(117)의 재료로서는 각종 조성 및 구조의 부극이 공지이며, 이들 공지된 부극을 전혀 제한 없이 이용할 수 있다.
이상, 설명한 바와 같은 본 발명의 질화갈륨계 화합물 반도체 발광 소자는, 예를 들어 당업자에게 공지된 수단에 의해 투명 커버를 설치하여 램프를 구성할 수 있다. 또한, 본 발명의 질화갈륨계 화합물 반도체 발광 소자와, 형광체를 갖는 커버를 조합함으로써 백색의 램프를 구성할 수도 있다.
또한, 예를 들어 도5에 도시하는 바와 같이, 본 발명의 질화갈륨계 화합물 반도체 발광 소자는, 종래 공지된 방법을 이용하여 전혀 제한 없이 LED 램프로서 구성할 수 있다. 램프로서는, 일반 용도의 포탄형, 휴대 백 라이트 용도인 사이드 뷰형, 표시기에 이용되는 톱 뷰형 등 어떠한 용도에도 이용할 수 있다. 예를 들어, 페이스 업형의 질화갈륨계 화합물 반도체 발광 소자를 포탄형에 실장하는 경우, 도시예와 같이, 2개의 프레임(131, 132)의 한쪽에 질화갈륨계 화합물 반도체 발광 소자(101)를 수지 등으로 접착하고, 정극 본딩 패드 및 부극 본딩 패드를 금 등의 재질로 이루어지는 와이어(133, 134)를 이용하여 각각 프레임(131, 132)에 접합한다. 그 후, 투명 수지로 소자 주변을 몰드함으로써[도5의 몰드(135) 참조], 포탄형의 램프(130)를 제작할 수 있다.
본 발명의 질화갈륨계 화합물 반도체 발광 소자는 구동 전압(Vf)이 낮고, 또한 광 취출 효율이 우수하기 때문에 고효율의 램프를 실현할 수 있다.
이하, 본 발명을 실시예에 의해 더 상세하게 설명하나, 본 발명은 이들 실시예에만 한정되는 것은 아니다.
[제1 실험예]
도3에, 본 실시예의 질화갈륨계 화합물 반도체 발광 소자에 이용하기 위해 제작한 에피택시얼 구조체의 단면 모식도를 도시한다. 또한, 도1 및 도2에, 본 발명의 질화갈륨계 화합물 반도체 발광 소자의 단면 모식도 및 평면 모식도를 도시하고, 이하, 적절하게 참조하면서 설명한다.
(질화갈륨계 화합물 반도체 발광 소자의 제작)
질화갈륨계 화합물 반도체 발광 소자(120)의 적층 구조체는, 사파이어의 c면[(0001) 결정면]으로 이루어지는 기판(121) 상에 AlN으로 이루어지는 버퍼층(도시하지 않음)을 통해 차례로 언도프 GaN 하지층(층 두께 = 2 ㎛)(122), Si 도프 n형 GaN 콘택트층(층 두께 = 2 ㎛, 캐리어 농도 = 1 × 1019 ㎝-3)(123), Si 도프 n형 Al0 .07Ga0 .93N 클래드층(층 두께 = 12.5 ㎚, 캐리어 농도 = 1 × 1018 ㎝-3)(124), 6층 의 Si도프 GaN 장벽층(층 두께 = 14.0 ㎚, 캐리어 농도 = 1 × 1018 ㎝-3)과 5층의 언도프 In0 .20Ga0 .80N의 우물층(층 두께 = 2.5 ㎚)으로 이루어지는 다중 양자 구조의 발광층(125), Mg 도프 p형 Al0 .07Ga0 .93N 클래드층(층 두께 10 ㎚)(126) 및 Mg 도프 p형 GaN 콘택트층(층 두께 = 100 ㎚)(127)을 적층하여 구성했다. 상기 질화갈륨계 화합물 반도체 발광 소자(120)의 적층 구조체의 각 구성층(122 내지 127)은 일반적인 감압 MOCVD 수단으로 성장시켰다.
상기 질화갈륨계 화합물 반도체 발광 소자(120)의 에피택시얼 구조체를 이용하여, 질화갈륨계 화합물 반도체 발광 소자(도1을 참조)를 제작했다. 우선, n형 전극을 형성하는 영역에 일반적인 건식 에칭을 실시하고, 그 영역에 한하여 Si 도프 n형 GaN 콘택트층의 표면을 노출시켰다.
다음에, HF 및 HCl을 이용하여, p형 GaN 콘택트층(127) 표면을 세정한 후, 상기 p형 GaN 콘택트층(127) 상의 정극을 형성하는 영역에만, ITO로 이루어지는 투광성 도전 산화막층을 스퍼터링법으로 형성했다. ITO는 DC 마그네트론 스퍼터에 의해 약 400 ㎚의 막 두께로 성막했다. 스퍼터에는 SnO2 농도가 10 질량％인 ITO 타겟을 사용하고, ITO 성막시의 압력은 약 0.3 ㎩로 했다. 그리고, ITO로 이루어지는 투광성 도전 산화막의 성막 후 600 ℃의 온도에서 1분간의 열 어닐 처리를 행했다. 이와 같이 하여, p형 GaN 콘택트층(127) 상에 본 발명의 정극(도1 및 도2의 부호 115를 참조)을 형성했다.
상술한 방법으로 형성한 정극은 높은 투광성을 나타내고, 460 ㎚의 파장 영 역에서 90 ％ 이상의 투과율을 갖고 있었다. 또한, 광 투과율은, 상기와 동일한 두께의 투광성 도전 산화막층을 유리판 상에 적층한 투과율 측정용 샘플을 이용하여, 분광 광도계에 의해 측정했다. 또한, 광 투과율의 값은 유리판만으로 측정한 광 투과 블랭크값을 고려한 후 산출했다.
다음에, 진공 증착법에 의해, 투광성 도전 산화막층(정극) 상의 일부 및 Si 도프 n형 GaN 콘택트층(123) 상에 Cr로 이루어지는 제1층(층 두께 = 40 ㎚), Ti로 이루어지는 제2층(층 두께 = 100 ㎚), Au로 이루어지는 제3층(층 두께 = 400 ㎚)을 차례로 적층하고, 각각 정극 본딩 패드 및 부극을 형성했다.
정극 본딩 패드 및 부극을 형성한 후, 사파이어로 이루어지는 기판(111)의 이면을 다이아몬드 미립 등의 지립을 사용하여 연마하고, 최종적으로 경면으로 마무리했다. 그 후, 적층 구조체를 재단하고, 350 ㎛ 평방의 정방형의 개별 칩으로 분리하고, 리드 프레임 형상으로 적재한 후 금(Au)선으로 리드 프레임과 결선(結線)했다.
[구동 전압(Vf)의 측정]
이들 칩을 프로브 바늘에 의한 통전에 의해 전류 인가값 20 ㎃에 있어서의 순방향 전압(구동 전압 : Vf)을 측정한 결과, 3.3 Ⅴ였다. 또한, 일반적인 적분 구(積分球)로 측정된 발광 출력(Po)은 10 ㎽이며, 발광면의 발광 분포는 정극(115)의 전체면에서 발광하고 있는 것을 확인할 수 있었다.
(Sn 농도의 산출)
단면 TEM의 EDX 분석에 의해, p형 GaN 콘택트층(127)과 투광성 도전 산화막 층(정극)의 계면을 중심으로 하는 20 ㎚ 폭의 영역에 있어서의 Sn 농도를 예측하여, 도4에 나타냈다. 이 Sn 농도는 계면 부근에 존재한다고 생각되는 금속 원자(In + Sn + Ga + Al)와의 비율(원자％)로 정의했다. 투광성 도전 산화막 내의 Sn 농도는, 계면으로부터 2 ㎚ 이상의 영역에서는 5 내지 10 원자％인 것에 반해, 계면 2 ㎚ 미만의 영역에서는 15 원자％ 정도의 Sn 농도를 확인할 수 있었다.
[제2 내지 제5 실험예]
ITO로 이루어지는 투광성 도전 산화막층의 성막 전에 약 2 ㎚의 투광성 도전 산화막 콘택트층을 성막하고, 제1 실험예와 마찬가지로 질화갈륨계 화합물 반도체 발광 소자를 제작했다.
[제6 실험예]
제1 실험예와 마찬가지로 ITO로 이루어지는 투광성 도전 산화막을 성막한 후, KrF248 ㎚의 엑시머 레이저를 이용하여 레이저 어닐 처리를 행했다. 레이저 어닐은 1샷의 조사 면적을 3 × 3 ㎜로 하고, 1샷의 에너지는 10 mJ, 주파수 200 ㎐의 조건으로 실시했다.
[제7 실험예]
ITO로 이루어지는 투광성 도전 산화막을 진공 증착법으로 성막하고, 제1 실험예와 같은 질화갈륨계 화합물 반도체 발광 소자를 제작했다.
[제8 실험예]
투광성 도전 산화막층으로서 Al2O3 농도가 10 질량％인 AZO를 스퍼터법으로 성막하고, 제1 실험예와 같은 질화갈륨계 화합물 반도체 발광 소자를 제작했다.
(밀착성의 평가)
ITO, AZO의 밀착성을 평가하기 위해, 제1 실험예 및 제8 실험예와 같은 조건으로 사파이어 기판 상에 ITO막과 AZO막을 성막하여 열처리를 실시한 후, 막 박리 시험을 실시했다. 박리 시험은 JIS에 규정된 방법(JIS H8062-1992)으로 열 충격 시험을 조합한 가속 시험을 채용했다.
우선, ITO막 및 AZO막에, 커터 나이프를 이용하여 직선 형상의 스크래치(scratch)를 1 ㎜ 간격의 바둑판 형상으로 형성했다. 이 스크래치의 깊이는 사파이어 기판 표면에 도달하는 깊이로 했다. 다음에, 이들 샘플을 400 ℃의 오븐 내에서 30분간 가열한 후 온도 20 ℃의 수중에서 급랭하고, 건조시켰다. 이와 같은 가열, 냉각 처리를 5회 반복했다.
그리고, 스크래치를 형성한 막 표면 부분에 점착 테이프(니치반제 : 셀로판 테이프, 폭 12 ㎜)를 부착하고, 이것을 간극 없이 밀착시킨 후 테이프를 막 표면으로부터 벗겨내었다. 이때, 스크래치에 의해 구획된 1 ㎜ 사방의 막 표면 구획 100개 중 벗겨내어지지 않고 남은 구획을 계수했다. 즉, 남은 구획이 100개이면, 막 박리가 없는 것이라 판단할 수 있다.
[제9 내지 제10 실험예]
어닐 온도를 표1에 나타내는 온도로 한 점을 제외하고, 제1 실험예와 마찬가지로 질화갈륨계 화합물 반도체 발광 소자를 제작했다.
[제11 내지 제12 실험예]
투광성 도전막을 표1에 나타내는 두께로 한 점을 제외하고, 제1 실험예와 마찬가지로 질화갈륨계 화합물 반도체 발광 소자를 제작했다.
[제13 실험예]
600 ℃의 온도에서의 열 어닐 처리를 행하지 않았던 점을 제외하고, 제1 실험예와 마찬가지로 질화갈륨계 화합물 반도체 발광 소자를 제작했다.
[제14 실험예]
투광성 도전 산화막 성막 전의 세정을 실시하지 않았던 점을 제외하고, 제1 실험예와 마찬가지로 질화갈륨계 화합물 반도체 발광 소자를 제작했다.
[제15 실험예]
투광성 도전 산화막 콘택트층에 Pt 타겟을 사용하여, 약 0.5 ㎚의 층 두께의 Pt를 성막하고, 제1 실험예와 마찬가지로 질화갈륨계 화합물 반도체 발광 소자를 제작했다.
[제16 실험예]
600 ℃의 온도에서의 열 어닐 처리를 행하지 않았던 점을 제외하고, 제8 실험예와 마찬가지로 AZO 투광성 도전 산화막층을 이용한 질화갈륨계 화합물 반도체 발광 소자를 제작했다.
[제17 내지 제18 실험예]
어닐 온도를 표1에 나타내는 온도로 한 점을 제외하고, 제1 실험예와 마찬가지로 질화갈륨계 화합물 반도체 발광 소자를 제작했다.
[제19 내지 제20 실험예]
투광성 도전막을 표1에 나타내는 두께로 한 점을 제외하고, 제1 실험예와 마찬가지로 질화갈륨계 화합물 반도체 발광 소자를 제작했다.
상기 제1 내지 제20 실험예의 정극 성막 조건, 소자 특성의 일람을 표1에 나타낸다. 또한, 표1에는, p형 GaN 콘택트층과 투광성 도전 산화막층의 계면으로부터 투광성 도전 산화막층측으로, 각각 0, 1, 2, 5, 10 ㎚ 이격된 위치에 있어서의 Sn 농도도 아울러 나타낸다.
Figure 112008043513097-PCT00001
표1에 나타내는 소자 특성의 평가 결과로부터, 600 ℃의 온도에서 열 어닐 처리를 행한 칩은 p형 GaN층과 ITO층의 계면으로부터 2 ㎚ 이내의 위치에 있어서의 Sn 농도가 높게 되어 있어 Vf에 저감을 볼 수 있다(예를 들어, 제1 실험예 등).
또한, 열 어닐 온도를 800 ℃(제9 실험예)로 한 경우나, 250 ℃(제10 실험예)로 한 경우도 계면으로부터 2 ㎚ 이내의 위치에 있어서의 Sn 농도가 높게 되어 있어 Vf에 저감을 볼 수 있다.
또한, 투광성 도전 산화막의 두께를 900 ㎚(제11 시험예)로 한 경우나, 60 ㎚(제12 실험예)로 한 경우도 계면으로부터 2 ㎚ 이내의 위치에 있어서의 Sn 농도가 높게 되어 있어 Vf에 저감을 볼 수 있다.
또한, 열 어닐 처리를 실시하지 않는 칩이라도, ITO 성막 전에 Sn을 이용한 콘택트층을 성막함으로써 Sn 농도가 높은 영역을 형성할 수 있어 Vf가 저감하고 있다(제2 실험예).
또한, Sn 등의 콘택트층을 성막하고, 열 어닐 처리를 행한 칩에서는, Sn 농도가 높은 영역이 보다 계면의 가까운 위치에 존재하고 있어 Vf는 더 저감한다(제3 내지 제5 실험예).
또한, 600 ℃의 온도에서의 열 어닐 처리 대신에 레이저 어닐을 실시한 칩(제6 실험예)이나, ITO막을 진공 증착법으로 성막한 칩(제7 실험예)도, 마찬가지로 Sn 농도가 높은 영역이 존재했다.
또한, AZO를 투광성 도전 산화막으로서 성막한 경우(제8 실험예), Vf에서는 ITO막보다 떨어진다. 그러나, ITO막의 경우와 마찬가지로 600 ℃의 온도에서의 열 어닐 처리에 의해 불순물인 Al의 농도가 높은 영역을 형성하고, Vf가 저감하고 있다. 또한, 박리 시험에 있어서, ITO막에서는 박리되지 않고 남은 구획이 70개 정도였던 것에 반해, AZO막에서는 100개 모두 잔존했다. AZO막은 ITO막에 비해 Vf에서는 떨어지나, 밀착성은 우수한 것을 알 수 있다.
또한, 투광성 도전 산화막의 성막 후에 열 어닐을 행하지 않았던 제13 실험예에서는, p형 GaN층과 ITO층의 계면으로부터 10 ㎚까지의 범위에 있어서, 특별히 Sn 농도가 높은 영역은 보이지 않았다. 제13 실험예의 발광 소자는 Vf가 3.6 Ⅴ였다.
또한, 투광성 도전 산화막의 성막 전에 p형 GaN층의 세정을 실시하지 않았던 제14 실험예에서는, p형 GaN층과 ITO층의 계면으로부터 1 ㎚의 범위에 Sn 농도가 높은 영역이 확인되었다. 제14 실험예의 발광 소자는 Vf가 3.6 Ⅴ였다.
또한, 투광성 도전 산화막 콘택트층에 Pt 타겟을 사용하여 약 0.5 ㎚의 층 두께의 Pt를 성막한 제15 실험예에서는, 계면에 있어서의 불순물 농도가 3 ％로 되었다. 제15 실험예의 발광 소자는 발광 출력(Po)이 7 ㎽였다.
또한, 투광성 도전 산화막에 AZO를 이용하고, 600 ℃의 온도에서의 열 어닐 처리를 실시하지 않은 제16 실험예에서는, p형 GaN층과 ITO층의 계면으로부터 10 ㎚까지의 범위에 있어서, 특별히 Sn 농도가 높은 영역은 보이지 않았다. 제16 실험예의 발광 소자는 Vf가 3.7 Ⅴ였다.
또한, 투광성 도전 산화막 성막 후의 열 어닐 온도를 1000 ℃로 한 제17 실험예에서는, 계면으로부터 2 ㎚의 범위로의 Sn 농도의 편석이 촉진되고 있다. 제17 실험예의 발광 소자는 Vf가 3.6 Ⅴ였다.
또한, 투광성 도전 산화막을 성막한 후의 열 어닐 온도를 200 ℃로 한 제18 실험예에서는, p형 GaN층과 ITO층의 계면으로부터 10 ㎚까지의 범위에 있어서, 특별히 Sn 농도가 높은 영역은 보이지 않았다. 제18 실험예의 발광 소자는 Vf가 3.6 Ⅴ였다.
또한, 투광성 도전 산화막의 두께를 1200 ㎚으로 두껍게 한 제19 실험예에서는, 계면으로부터 2 ㎚의 범위로의 Sn 농도의 편석이 촉진되고 있다. 제19 실험예의 발광 소자는 발광 출력(Po)이 8 ㎽였다.
또한, 투광성 도전 산화막의 두께를 30 ㎚로 얇게 한 제20 실험예에서는, 계면으로부터 2 ㎚의 범위로의 Sn 농도의 편석이 촉진되고 있다. 제20 실험예의 발광 소자는 Vf가 3.7 Ⅴ였다.
이상의 결과에 의해, 본 발명의 질화갈륨계 화합물 반도체 발광 소자가, 광 취출 효율이 우수한 동시에 기동 전압(Vf)이 낮고, 높은 소자 특성을 갖고 있는 것이 명백해졌다.
(제2 실시 형태)
이하에, 본 발명의 질화갈륨계 화합물 반도체 발광 소자의 제2 실시 형태에 대해, 도6 내지 도9를 적절하게 참조하면서 설명한다. 여기서는 주로 제1 실시 형태와 다른 요철에 대해 설명하나, 그 밖의 구성에 대해서는 제1 실시 형태와 동일하다.
[질화갈륨계 화합물 반도체 발광 소자의 전체 구성]
도6에 도시하는 본 실시 형태의 질화갈륨계 화합물 반도체 발광 소자(201)는 기판(211) 상에, n형 GaN층(212), 발광층(213) 및 p형 GaN층(p형 반도체층)(214)이 이 순서로 적층된 질화갈륨계 화합물 반도체 소자의 p형 GaN층(214) 상의 적어도 일부에 요철면이 형성되어 있고, p형 GaN층(214) 상에 불순물을 포함하는 투광성 도전 산화막이 성막되어 이루어지는 정극(215)이 적층되고, p형 GaN층(214)과 정극(투광성 도전 산화막)(215)의 계면의 불순물 농도가 정극(215)을 이루는 투광성 도전 산화막의 벌크의 불순물 농도보다도 높아지도록 개략 구성되어 있다.
또한, 도6에 나타내는 예에서는, p형 GaN층(214)의 표면(214a)에, 상기 요철면을 이루는 무질서한 패턴의 볼록부(214b)가 형성되어 있고, 또한 p형 GaN층(214) 상에 형성된 정극(215)의 표면(215a)은 p형 GaN층(214) 상의 볼록부(214b)에 대응하도록 볼록부(215b)가 형성된 요철면으로 되어 있다.
도6에 도시하는 바와 같이, p형 GaN층(214)의 표면(214a)에는 적어도 일부에 요철 패턴이 형성되어, 요철면으로 되어 있다. 도6에 나타내는 예에서는, p형 GaN층(214)의 표면(214a) 중 질화갈륨계 화합물 반도체 발광 소자(201)의 좌우 방향 대략 중앙 부근에 주기성을 갖는 복수의 볼록부(214b)로 이루어지는 볼록 형상의 패턴이 형성되어 있다.
p형 GaN층(214)의 표면(214a)에 요철 패턴을 형성하는 방법으로서는, 종래부터 공지된 포토리소그래피를 이용할 수 있다.
표면(214a)에 형성되는 요철 패턴은, 도6에 도시하는 바와 같은 주기성을 갖는 패턴에는 한정되지 않고, 볼록부의 크기나 볼록부간 거리가 무질서하게 구성된 패턴이라도 좋고, 적절하게 결정하면 좋다.
볼록부(214b)의 형상으로서는 특별히 한정되지 않으나, 원 기둥, 삼각 기둥, 사각 기둥 등의 다각 기둥, 원뿔, 삼각뿔, 사각뿔의 다각뿔 등의 형상을 들 수 있고, 적절하게 선택할 수 있고, 또한 도6에 도시하는 단면 형상에 있어서, 볼록부(214b)의 하단 치수(W)(폭)가 상단 폭 치수와 같거나, 또는 커지는 형상으로 하는 것이 바람직하다. 도시예에 있어서의 볼록부(214b)는, 하단측으로부터 상단측으로 감에 따라서 축소되도록 구성되어 있다.
볼록부(214b)의 크기는 특별히 한정되지 않으나, 하단 치수(W)가 0.01 ㎛ 내지 3 ㎛의 범위인 것이 바람직하다. 하단 치수(W)를 이 범위로 함으로써 광 취출 효율이 효과적으로 향상된다.
볼록부(14b)의 하단 치수(W)를 0.01 ㎛ 미만으로 형성하는 것은 리소그래피를 이용하면 가능하나, 고비용으로 되어 버리는 동시에 볼록부가 지나치게 작아 충분한 광 취출 효율을 얻을 수 없다.
또한, 질화갈륨계 화합물 반도체 발광 소자의 크기는, 일반적으로 100 ㎛ 내지 2000 ㎛의 범위이므로, 볼록부(214b)의 하단 치수(W)가 3 ㎛를 초과하면, 단위 면적당 볼록부(214b)의 표면적이 작아져 버려 충분한 광 취출 효율을 얻을 수 없다. 더 바람직하게는 0.02 ㎛ 내지 2 ㎛의 범위이다.
볼록부(214b) 사이의 간격은 주기적인 패턴이면 특별히 한정되지 않으나, 볼록부 피크간 거리에서 0.01 ㎛ 내지 3 ㎛의 범위인 것이 바람직하다.
볼록부(214b) 사이의 간격을 0.01 ㎛ 미만으로 형성하는 것은 리소그래피를 이용하면 가능하나, 고비용으로 되어 버리는 동시에 패턴이 지나치게 응집되어 광 취출 효율이 저하될 우려가 있다.
또한, 상술한 바와 같이, 발광 소자의 크기는 일반적으로 100 ㎛ 내지 2000 ㎛이므로, 볼록부(214b) 사이의 간격이 3 ㎛를 초과하면, 단위 면적당 볼록부(214b)의 표면적이 작아져 버려 충분한 광 취출 효율을 얻을 수 없다. 더 바람직하게는 0.02 ㎚ 내지 2 ㎚의 범위이다.
볼록부(214b)의 높이 치수(T)는 특별히 한정되지 않으나, 0.1 ㎛ 내지 2.0 ㎛의 범위인 것이 바람직하다.
볼록부(214b)의 높이 치수(T)가 0.1 ㎛ 미만이면, 높이가 충분하지 않기 때문에 광 취출 효율의 향상에는 기여하지 않는다. 또한, 볼록부(214b)의 높이가 2.0 ㎛를 초과하면, 광 취출 효율의 향상에는 기여하나 생산성이 대폭 저하되므로 바람직하지 않다.
또한, 볼록부(214b)의 더 바람직한 치수로서는 하단 치수(W)와 높이 치수(T)의 관계가 W ＜ T로 되는 것이며, 상기 치수 관계를 범위로 하면, 질화갈륨계 화합물 반도체 발광 소자의 광 취출 효율을 더 효과적으로 향상시킬 수 있다.
정극(215)은 적어도 p형 반도체층[p형 GaN층(214)]과 접하는 투광성 도전 산화막층으로 이루어진다. 투광성 도전 산화막층 상의 일부에는 회로 기판 또는 리드 프레임 등과의 전기적으로 접속을 위한 정극 본딩 패드(216)가 설치된다.
또한, 도6에 나타내는 예에서는, 정극(215)의 표면(215a)이, 상술한 p형 GaN층(214) 표면의 볼록부(214b)에 대응하도록 볼록부(215b)가 형성된 요철면으로 되어 있다.
[질화갈륨계 화합물 반도체 발광 소자로의 요철 패턴의 형성 방법]
본 발명에서는, p형 GaN층 상에 있어서의 요철 패턴의 가공 영역의 형성을, 당해 영역의 p형 GaN층 표면에 금속 미립자로 이루어지는 마스크를 형성하고, 상기 마스크 상으로부터 p형 GaN층을 건식 에칭함으로써 행하는 방법으로 할 수 있다.
p형 GaN층 표면에 요철 패턴을 형성할 때, 예를 들어 이하와 같은 각 공정 (1) 내지 (3)을 구비한 질화갈륨계 화합물 반도체 발광 소자의 제조 방법으로 행할 수 있다.
[1] 기판 상에 질화갈륨계 화합물 반도체로 이루어지는 n형 반도체층, 발광층 및 p형 반도체층을 이 순서로 적층하는 공정 (1).
[2] p형 반도체층 상에 금속 미립자로 이루어지는 마스크를 형성하는 공정 (2).
[3] 상기 마스크 상으로부터 p형 반도체층을 건식 에칭하는 공정 (3)
이하, 상기 공정 (1) 내지 (3)에 대해 설명한다.
＜ 공정 (1)>
우선, 기판 상에 질화갈륨계 화합물 반도체로 이루어지는 n형 반도체층, 발광층 및 p형 반도체층을 이 순서로 적층한다. 이와 같은 질화갈륨계 화합물 반도체의 적층 구조체의 형성에 있어서는, 상술한 바와 같은, 종래부터 이용되어 있는 재질이나 성장 방법을 전혀 제한 없이 이용할 수 있다.
＜ 공정 (2)>
다음에, 질화갈륨계 화합물 반도체로 이루어지는 적층 구조체의 p형 GaN층 상에 금속 미립자로 이루어지는 금속 박막을 형성한다. 금속 박막은, 일반적으로 알려진 진공 증착 장치에 의해 형성할 수 있다.
금속 박막의 두께는 다음 공정에 있어서의 마스크 형성을 고려하여, 50 Å 이상 1000 Å 이하의 범위인 것이 바람직하다.
또한, 금속 박막의 형성은 금속 박막의 두께를 상기 범위 내에서 균일하게 제어하는 것이 가능하면, 상술한 진공 증착 장치에 한정되지 않고, 스퍼터링 장치 등을 이용해도 전혀 문제는 없다.
금속 박막(금속 미립자 마스크)에 사용하는 금속 미립자의 재료로서는, 응집성이 양호하고 또한 구면 형상의 미립자인 것이 바람직하다. 이와 같은 금속으로서는, 예를 들어 Ni, Ni 합금 등을 들 수 있다. 또한, 응집성과 함께 프로세스의 효율화에 적합한 금속 미립자 재료로서 Ni, Au, Sn, Ge, Pb, Sb, Bi, Cd, In의 금속 중 적어도 1종 이상을 함유하고, 100 ℃ 내지 450 ℃ 사이에 융점을 갖는 저융점 금속, 혹은 저융점 합금을 들 수 있다. 이들 금속 재료 중에서도, AuSn 합금, AuGe 합금, AuSnNi 합금 및 AuGeNi 합금을 이용하는 것이 바람직하고, 그 중에서도 AuSn 합금을 이용하는 것이 가장 바람직하다.
AuSn 합금은 Sn 조성비가 10 질량％ 내지 35 질량％ 정도의 범위이면, 190 내지 420 ℃ 정도의 온도에서 공정화하는 일이 알려져 있고, 또한 이 범위의 온도를 상회하면, 일반적으로 합금층 이 응집 형태를 취하는 것도 알려져 있다.
다음에, 상기 금속 박막으로부터 금속 미립자 마스크를 얻기 위해, 금속 박막의 열처리를 행한다.
금속 박막의 열처리 온도로서는 사용하는 금속 재료에 따라 다르나, 일반적으로 100 내지 600 ℃의 범위에서 1분간의 열처리를 행하는 것이 바람직하다. 이와 같은 조건으로 금속 박막의 열처리를 행함으로써 p형 GaN층 상에 형성된 금속 미립자 마스크가 얻어진다.
열처리 후의 금속 미립자 마스크의 형상은 열처리 분위기 중의 산소 농도에 따라 변화된다.
이로 인해, 사용하는 금속 재료에 따라서 열처리 분위기 중의 산소 농도를 제어함으로써 광 취출 효율 향상에 적합한 형상으로 금속 미립자 마스크를 형성할 수 있다. 또한, 사용하는 금속 재료에 따라서는, 산소를 전혀 포함하지 않은 분위기에서 열처리를 행한 쪽이 양호한 마스크를 형성한다는 점에서 바람직한 것도 있다.
금속 미립자 마스크의 미립자의 밀도는 1 × 105개/㎟ 내지 1 × 108개/㎟의 범위인 것이 바람직하다. 이 범위 내이면, 광 취출 효율이 효과적으로 향상된다. 또한, 더 바람직하게는 1 × 106개/㎟ 내지 1 × 107개/㎟의 범위이다.
본 발명에서는, 금속 미립자 마스크의 형상에 의해 p형 GaN층 상에 형성되는 요철 패턴의 형상이 규정되기 때문에, 금속 미립자 마스크의 형상을 제어함으로써 요철 패턴의 형상을 제어할 수 있다.
특히, 금속 미립자 마스크의 막 두께는 p형 GaN층 상의 요철 패턴 형상에 큰 영향을 준다.
금속 미립자 마스크의 열처리 공정 전의 막 두께는 0.005 ㎛ 내지 1 ㎛의 범위인 것이 바람직하다. 금속 미립자 마스크 재료의 재질이나, 본 발명의 질화갈륨계 화합물 반도체 발광 소자를 이용하여 램프를 구성할 때의 봉입 수지의 재질 등에 따라 금속 미립자 마스크의 막 두께의 최적값은 다르나, 0.005 ㎛ 미만이면, 마스크로서 기능하지 않고, 광을 효과적으로 취출할 수 있는 요철 패턴 형상을 p형 GaN층 상에 형성할 수 없다. 또한, 금속 미립자 마스크의 막 두께가 1 ㎛를 초과하면 응집 효과가 작아지기 때문에, 상기와 마찬가지로 광을 효과적으로 취출할 수 있는 요철 패턴 형상을 p형 GaN층 상에 형성할 수 없게 된다.
＜ 공정 (3)>
다음에, 상기 금속 미립자 마스크 상으로부터 p형 GaN층을 건식 에칭함으로써, 상기 p형 GaN층 표면에, 상술한 바와 같은 특정 형상의 요철 패턴을 형성할 수 있다.
건식 에칭은 일반적인 반응성 이온 에칭(RIE)형의 건식 에칭을 이용할 수 있다. 또한, 건식 에칭에서 이용하는 가스의 종류에 대해서는 전혀 제한 없이 선택하여 이용할 수 있으나, 염소를 포함하는 가스를 이용하여 에칭하는 것이 바람직하다.
또한, 열에 의한 금속 응집 형상(금속 미립자 형상)의 변화를 방지하기 위해, 기판의 온도는 100 ℃ 이하로 유지하는 것이 바람직하다.
또한, 본 실시 형태에서는, p형 GaN층 표면으로의 요철 패턴의 형성에 대해 건식 에칭을 이용한 방법에서 설명하고 있으나, 이것에는 한정되지 않고, 습식 에칭을 이용한 방법으로 행해도 좋다.
이상, 설명한 바와 같은 본 발명의 질화갈륨계 화합물 반도체 발광 소자는, 예를 들어 당업자에게 공지된 수단에 의해 투명 커버를 설치하여 램프를 구성할 수 있다. 또한, 본 발명의 질화갈륨계 화합물 반도체 발광 소자와, 형광체를 갖는 커버를 조합함으로써 백색의 램프를 구성할 수도 있다.
또한, 예를 들어 도9에 도시하는 바와 같이, 본 발명의 질화갈륨계 화합물 반도체 발광 소자는, 종래 공지된 방법을 이용하여 전혀 제한 없이 LED 램프로서 구성할 수 있다. 램프로서는, 일반 용도의 포탄형, 휴대 백 라이트 용도인 사이드 뷰형, 표시기에 이용되는 톱 뷰형 등 어떠한 용도에도 이용할 수 있다. 예를 들어, 페이스 업형의 질화갈륨계 화합물 반도체 발광 소자를 포탄형에 실장하는 경우, 도시예와 같이, 2개의 프레임(231, 232) 한쪽에 질화갈륨계 화합물 반도체 발광 소자(1)를 수지 등으로 접착하고, 정극 본딩 패드 및 부극 본딩 패드를 금 등의 재질로 이루어지는 와이어(233, 234)를 이용하여 각각 프레임(231, 232)에 접합한다. 그 후, 투명 수지로 소자 주변을 몰드함으로써[도9의 몰드(235) 참조], 포탄형의 램프(230)를 제작할 수 있다.
본 발명의 질화갈륨계 화합물 반도체 발광 소자는 구동 전압(Vf)이 낮고, 또한 광 취출 효율이 우수하기 때문에 고효율의 램프를 실현할 수 있다.
다음에, 본 발명을 실시예에 의해 더 상세하게 설명하나, 본 발명은 이들 실시예에만 한정되는 것은 아니다.
[제21 실험예]
도8에, 본 실시예의 질화갈륨계 화합물 반도체 발광 소자에 이용하기 위해 제작한 에피택시얼 구조체의 단면 모식도를 도시한다. 또한, 도6 및 도7에, 본 발명의 질화갈륨계 화합물 반도체 발광 소자의 단면 모식도 및 평면 모식도를 도시하고, 이하, 적절하게 참조하면서 설명한다.
(질화갈륨계 화합물 반도체 발광 소자의 제작)
질화갈륨계 화합물 반도체 발광 소자(220)의 적층 구조체는, 사파이어의 c면[(0001) 결정면]으로 이루어지는 기판(221) 상에 AlN으로 이루어지는 버퍼층(도시하지 않음)을 통해 차례로 언도프 GaN 하지층(층 두께 = 2 ㎛)(222), Si 도프 n형 GaN 콘택트층(층 두께 = 2 ㎛, 캐리어 농도 = 1 × 1019 ㎝-3)(223), Si 도프 n형 Al0.07Ga0.93N 클래드층(층 두께 = 12.5 ㎚, 캐리어 농도 = 1 × 1018 ㎝-3)(224), 6층의 Si 도프 GaN 장벽층(층 두께 = 14.0 ㎚, 갈고리 캐리어 농도 = 1 × 1018 ㎝-3)과 5층의 언도프 In0 .20Ga0 .80N의 우물층(층 두께 = 2.5 ㎚)으로 이루어지는 다중 양자 구조의 발광층(225), Mg 도프 p형 Al0 .07Ga0 .93N 클래드층(층 두께 10 ㎚)(226) 및 Mg 도프 p형 GaN 콘택트층(층 두께 = 100 ㎚)(227)을 적층하여 구성했다. 상기 질화갈륨계 화합물 반도체 발광 소자(20)의 적층 구조체의 각 구성층(222 내지 227)은 일반적인 감압 MOCVD 수단으로 성장시켰다.
상기 질화갈륨계 화합물 반도체(220)의 에피택시얼 구조체를 이용하여, 질화갈륨계 화합물 반도체 발광 소자(도6을 참조)를 제작했다. 우선, n형 전극을 형성하는 영역에 일반적인 건식 에칭을 실시하고, 그 영역에 한하여 Si 도프 n형 GaN 콘택트층의 표면을 노출시켰다.
(요철 패턴의 형성)
다음에, 공지된 포토리소그래피 기술을 이용하여, p형 GaN층 표면 이외의 부분에 레지스트막을 형성한 후, 증착 장치 내에 넣어, Au/Sn(Sn : 30 질량％)을 15 ㎚ 적층했다.
다음에, 질소 분위기 중에 있어서, 250 ℃의 온도에서 열처리를 행하고, 상기 Au/Sn의 박막을 입상으로 응집시키고, 금속 미립자로 이루어지는 마스크를 형성했다. 금속 미립자의 직경은 0.2 내지 1.5 ㎛의 범위이며, 2 × 106개/㎟라는 고밀도의 금속 미립자층(마스크)이 형성되었다.
다음에, p형 GaN층 표면을 노출시키도록 레지스트막에 의해 패터닝을 행한 후, 일반적인 건식 에칭을 실시했다.
여기서, 요철 패턴을 가공하는 영역에는 상술한 금속 미립자 마스크가 형성되어 있으므로, 건식 에칭에 의해, 금속 미립자의 형태에 따른 형상으로 선택적으로 에칭되고, p형 GaN층 표면을 곡면을 갖는 요철 패턴 형상으로 가공할 수 있었다. 이 볼록부는 평면에서 보아 원형이며, 하단 치수의 평균값은 약 0.7 ㎛(직경), 높이(T)의 평균값은 약 1.0 ㎛였다. 또한 볼록부간 거리의 평균값은 0.8 ㎛로, 이 값에 대한 표준 편차는 50 ％였다.
다음에, HF 및 HCl을 이용하여, p형 GaN 콘택트층 표면을 세정한 후, 상기 p형 GaN 콘택트층 상의 정극을 형성하는 영역에만 ITO로 이루어지는 투광성 도전 산화막층을 스퍼터링법으로 형성했다. ITO는 DC 마그네트론 스퍼터에 의해 약 400 ㎚의 막 두께로 성막했다. 스퍼터에는, SnO2 농도가 10 질량％인 ITO 타겟을 사용하고, ITO 성막시의 압력은 약 0.3 ㎩로 했다. 그리고, ITO로 이루어지는 투광성 도전 산화막의 성막 후, 600 ℃의 온도에서 1분간의 열 어닐 처리를 행했다. 이와 같이 하여, p형 GaN 콘택트층(227) 상에 본 발명의 정극(도6 및 도8의 부호 215를 참조)을 형성했다.
상술한 방법으로 형성한 정극은 높은 투광성을 나타내고, 460 ㎚의 파장 영역에서 90 ％ 이상의 투과율을 갖고 있었다. 또한, 광 투과율은, 상기와 동일한 두께의 투광성 도전 산화막층을 유리판 상에 적층한 투과율 측정용 샘플을 이용하여, 분광 광도계에 의해 측정했다. 또한, 광 투과율의 값은 유리판만으로 측정한 광 투과 블랭크값을 고려한 후 산출했다.
다음에, 진공 증착법에 의해, 투광성 도전 산화막층(정극) 상의 일부 및 Si 도프 n형 GaN 콘택트층(223) 상에 Cr로 이루어지는 제1층(층 두께 = 40 ㎚), Ti로 이루어지는 제2층(층 두께 = 100 ㎚), Au로 이루어지는 제3층(층 두께 = 400 ㎚)을 차례로 적층하고, 각각 정극 본딩 패드 및 부극을 형성했다.
정극 본딩 패드 및 부극을 형성한 후, 사파이어로 이루어지는 기판(211)의 이면을 다이아몬드 미립 등의 지립을 사용하여 연마하고, 최종적으로 경면으로 마무리했다. 그 후, 적층 구조체를 재단하고, 350 ㎛ 평방의 정방형의 개별 칩으로 분리하고, 리드 프레임 형상으로 적재한 후 금(Au)선으로 리드 프레임과 결선했다.
[구동 전압(Vf) 및 발광 출력(Po)의 측정]
이들 칩을 프로브 바늘에 의한 통전에 의해 전류 인가값 20 ㎃에 있어서의 순방향 전압(구동 전압 : Vf)을 측정한 결과 3.3 Ⅴ였다. 또한, 일반적인 적분구로 측정된 발광 출력(Po)은 12 ㎽이며, 발광면의 발광 분포는 정극(215)의 전체면에서 발광하고 있는 것을 확인할 수 있었다.
[제22 내지 제25 실험예]
ITO로 이루어지는 투광성 도전 산화막층의 성막 전에 약 2 ㎚의 투광성 도전 산화막 콘택트층을 성막하고, 제21 실험예와 마찬가지로 질화갈륨계 화합물 반도체 발광 소자를 제작했다.
[제26 실험예]
제21 실험예와 마찬가지로 ITO로 이루어지는 투광성 도전 산화막을 성막한 후, KrF248 ㎚의 엑시머 레이저를 이용하여 레이저 어닐 처리를 행했다. 레이저 어닐은 1샷의 조사 면적을 3 × 3 ㎜로 하고, 1샷의 에너지는 10 mJ, 주파수 200 ㎐의 조건으로 실시했다.
[제27 실험예]
ITO로 이루어지는 투광성 도전 산화막을 진공 증착법으로 성막하고, 제21 실험예와 같은 질화갈륨계 화합물 반도체 발광 소자를 제작했다.
[제28 실험예]
투광성 도전 산화막층으로서 Al2O3 농도가 10 질량％인 AZO를 스퍼터법으로 성막하고, 제21 실험예와 같은 질화갈륨계 화합물 반도체 발광 소자를 제작했다.
[제29 내지 제30 실험예]
어닐 온도를 표2에 나타내는 온도로 한 점을 제외하고, 제21 실험예와 마찬가지로 질화갈륨계 화합물 반도체 발광 소자를 제작했다.
[제31 내지 제32 실험예]
투광성 도전막을 표2에 나타내는 두께로 한 점을 제외하고, 제21 실험예와 마찬가지로 질화갈륨계 화합물 반도체 발광 소자를 제작했다.
[제33 실험예]
p형 GaN층 표면에 요철을 부여하는 공정을 행하지 않았던 점을 제외하고, 제21 실험예와 마찬가지로 질화갈륨계 화합물 반도체 발광 소자를 제작했다.
[제34 실험예]
600 ℃의 온도에서의 열 어닐 처리를 행하지 않았던 점을 제외하고, 제21 실험예와 마찬가지로 질화갈륨계 화합물 반도체 발광 소자를 제작했다.
[제35 실험예]
투광성 도전 산화막 성막 전의 세정을 실시하지 않았던 점을 제외하고, 제21 실험예와 마찬가지로 질화갈륨계 화합물 반도체 발광 소자를 제작했다.
[제36 실험예]
투광성 도전 산화막 콘택트층에 Pt 타겟을 사용하여, 약 0.5 ㎚의 층 두께의 Pt를 성막하고, 제1 실험예와 마찬가지로 질화갈륨계 화합물 반도체 발광 소자를 제작했다.
[제37 실험예]
600 ℃의 온도에서의 열 어닐 처리를 행하지 않았던 점을 제외하고, 제28 실험예와 마찬가지로 AZO 투광성 도전 산화막층을 이용한 질화갈륨계 화합물 반도체 발광 소자를 제작했다.
[제38 내지 제39 실험예]
어닐 온도를 표2에 나타내는 온도로 한 점을 제외하고, 제21 실험예와 마찬가지로 질화갈륨계 화합물 반도체 발광 소자를 제작했다.
[제40 내지 제41 실험예]
투광성 도전막을 표2에 나타내는 두께로 한 점을 제외하고, 제21 실험예와 마찬가지로 질화갈륨계 화합물 반도체 발광 소자를 제작했다.
상기 제21 내지 제41 실험예의 정극 성막 조건, 소자 특성의 일람을 표2에 나타낸다. 또한, 표2에는 p형 GaN 콘택트층과 투광성 도전 산화막층의 계면으로부터 투광성 도전 산화막층측으로, 각각 0, 1, 2, 5, 10 ㎚ 떨어진 위치에 있어서의 Sn 농도도 아울러 나타낸다.
Figure 112008043513097-PCT00002
표2에 나타내는 소자 특성의 평가 결과로부터, 600 ℃의 온도에서 열 어닐 처리를 행한 칩은 p형 GaN층과 ITO층의 계면으로부터 2 ㎚ 이내의 위치에 있어서의 Sn 농도가 높게 되어 있어 Vf에 저감을 볼 수 있다(예를 들어, 제21 실험예 등).
또한, 열 어닐 온도를 800 ℃(제9 실험예)로 한 경우나, 250 ℃(제10 실험예)로 한 경우도 계면으로부터 2 ㎚ 이내의 위치에 있어서의 Sn 농도가 높게 되어 있어 Vf에 저감을 볼 수 있다.
또한, 투광성 도전 산화막의 두께를 900 ㎚(제31 실험예)로 한 경우나, 60 ㎚(제32 실험예)로 한 경우도 계면으로부터 2 ㎚ 이내의 위치에 있어서의 Sn 농도가 높게 되어 있어 Vf에 저감을 볼 수 있다.
또한, 열 어닐 처리를 실시하지 않는 칩이라도, ITO 성막 전에 Sn을 이용한 콘택트층을 성막함으로써 Sn 농도가 높은 영역을 형성할 수 있고, Vf가 저감하고 있다(제22 실험예).
또한, Sn 등의 콘택트층을 성막하고, 열 어닐 처리를 행한 칩에서는, Sn 농도가 높은 영역이 보다 계면의 가까운 위치에 존재하고 있어 Vf는 더 저감한다(제23 내지 제25 실험예).
또한, 600 ℃의 온도에서의 열 어닐 처리 대신에 레이저 어닐을 실시한 칩(제26 실험예)이나, ITO막을 진공 증착법으로 성막한 칩(제27 실시예)도 마찬가지로 Sn 농도가 높은 영역이 존재했다.
또한, p형 GaN층 표면에 요철을 형성한 칩(제21 내지 제28 실험예)에서는, 요철 패턴을 형성하고 있지 않은 칩(제33 실험예)과 비교하면 발광 출력이 약 2 ㎽ 향상하고 있다. 또한, 상술한 바와 같이, 요철 패턴을 형성한 칩(예를 들어, 제21 실험예)은 p형 GaN층과 ITO층의 계면으로부터 2 ㎚ 이내의 위치에서의 Sn 농도가 높게 되어 있어 Vf는 요철 패턴을 형성하고 있지 않은 칩(제33 실험예)과 동등하게 되어 있다.
AZO를 투광성 도전 산화막으로서 성막한 경우(제28 실험예), Vf에서는 ITO막보다 떨어진다. 그러나, ITO막의 경우와 마찬가지로 600 ℃의 온도에서의 열 어닐 처리에 의해, 불순물인 Al의 농도가 높은 영역을 형성하고, Vf가 저감하고 있다. 또한, 박리 시험에 있어서, ITO막에서는 박리되지 않고 남은 구획이 70개 정도였던 것에 반해, AZO막에서는 100개 모두 잔존했다. AZO막은 ITO막에 비해 Vf에서는 떨어지나, 밀착성은 우수한 것을 알 수 있다.
또한, p형 GaN층 표면에 요철을 형성하지 않았던 제33 실험예에서는 Vf가 3.3 Ⅴ이며, 발광 출력(Po)이 10 ㎽였다.
또한, 투광성 도전 산화막의 성막 후에 열 어닐을 행하지 않았던 제34 실험예에서는, p형 GaN층과 ITO층의 계면으로부터 10 ㎚까지의 범위에 있어서, 특별히 Sn 농도가 높은 영역은 보이지 않았다. 제34 실험예의 발광 소자는 Vf가 3.6 Ⅴ였다.
또한, 투광성 도전 산화막의 성막 전에 p형 GaN층의 세정을 실시하지 않았던 제35 실험예에서는, p형 GaN층과 ITO층의 계면으로부터 1 ㎚의 범위에 Sn 농도가 약간 높은 영역이 확인되었다. 제35 실험예의 발광 소자는 Vf가 3.6 Ⅴ였다.
또한, 투광성 도전 산화막 콘택트층에 Pt 타겟을 사용하여 약 0.5 ㎚의 층 두께의 Pt를 성막한 제36 실험예에서는, 계면에 있어서의 불순물 농도가 4 ％로 되었다. 제36 실험예의 발광 소자는 발광 출력(Po)이 9 ㎽였다.
또한, 투광성 도전 산화막에 AZO를 이용하고, 600 ℃의 온도에서의 열 어닐 처리를 실시하지 않았던 제37 실험예에서는, p형 GaN층과 ITO층의 계면으로부터 10 ㎚까지의 범위에 있어서, 특별히 Sn 농도가 높은 영역은 보이지 않았다. 제37 실험예의 발광 소자는 Vf가 3.7 Ⅴ였다.
또한, 투광성 도전 산화막 성막 후의 열 어닐 온도를 1000 ℃로 한 제38 실험예에서는, 계면으로부터 2 ㎚의 범위로의 Sn 농도의 편석이 촉진되고 있다. 제38 실험예의 발광 소자는 Vf가 3.7 Ⅴ였다.
또한, 투광성 도전 산화막을 성막한 후의 열 어닐 온도를 200 ℃로 한 제39 실험예는 Vf가 3.7 Ⅴ였다.
또한, 투광성 도전 산화막의 두께를 1200 ㎚로 한 제40 실험예에서는, 계면으로부터 2 ㎚의 범위로의 Sn 농도의 편석이 촉진되고 있다. 제40 실험예의 발광 소자는 발광 출력(Po)이 9 ㎽였다.
또한, 투광성 도전 산화막의 두께를 30 ㎚로 한 제41 실험예에서는, 계면으로부터 2 ㎚의 범위로의 Sn 농도의 편석이 촉진되고 있다. 제41 실험예의 발광 소자는 Vf가 3.8 Ⅴ였다.
이상의 결과에 의해, 본 발명의 질화갈륨계 화합물 반도체 발광 소자가, 광 취출 효율이 우수한 동시에 기동 전압(Vf)이 낮고, 높은 소자 특성을 갖고 있는 것이 명백하다.
본 발명은 질화갈륨계 화합물 반도체 발광 소자, 특히 구동 전압(Vf)이 낮은 질화갈륨계 화합물 반도체 발광 소자 및 그 제조 방법에 적용할 수 있다.

Claims (28)

  1. 질화갈륨계 화합물 반도체 소자의 p형 반도체층 상에 불순물을 포함하는 투광성 도전 산화막이 적층되어 이루어지는 질화갈륨계 화합물 반도체 발광 소자에 있어서,
    상기 p형 반도체층과 상기 투광성 도전 산화막의 계면의 불순물 농도가 상기 투광성 도전 산화막의 벌크의 불순물 농도보다도 고농도로 되어 있는 것을 특징으로 하는 질화갈륨계 화합물 반도체 발광 소자.
  2. 제1항에 있어서, 상기 p형 반도체층 상의 적어도 일부에 요철면이 형성되어 있는 것을 특징으로 하는 질화갈륨계 화합물 반도체 발광 소자.
  3. 제1항 또는 제2항에 있어서, 상기 투광성 도전 산화막의 불순물 농도가 상기 투광성 도전 산화막과 상기 p형 반도체층의 계면의 위치에서 최대로 되어 있는 것을 특징으로 하는 질화갈륨계 화합물 반도체 발광 소자.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 p형 반도체층과 상기 투광성 도전 산화막 사이에 상기 투광성 도전 산화막보다도 불순물 농도가 높은 영역인 고불순물 농도 영역이 마련되어 있는 것을 특징으로 하는 질화갈륨계 화합물 반도체 발광 소자.
  5. 제4항에 있어서, 상기 고불순물 농도 영역이, 불순물 단체, 불순물의 산화물 및 상기 투광성 도전 산화막의 불순물 농도보다도 고농도의 불순물을 포함하는 투광성 도전 재료 중 어느 하나가 성막되어 이루어지는 것을 특징으로 하는 질화갈륨계 화합물 반도체 발광 소자.
  6. 제4항 또는 제5항에 있어서, 상기 고불순물 농도 영역이, Sn, SnO2 및 상기 투광성 도전 산화막의 Sn 농도보다도 고농도의 Sn을 포함하는 ITO(In2O3-SnO2) 중 어느 하나가 성막되어 이루어지는 것을 특징으로 하는 질화갈륨계 화합물 반도체 발광 소자.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 질화갈륨계 화합물 반도체 소자의 p형 반도체층과 상기 투광성 도전 산화막의 계면의, 상기 투광성 도전 산화막의 벌크보다도 불순물 농도가 높은 영역이, 상기 계면을 중심으로 하여 0.1 ㎚ 내지 20 ㎚의 범위에 존재하는 것을 특징으로 하는 질화갈륨계 화합물 반도체 발광 소자.
  8. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 질화갈륨계 화합물 반도체 소자의 p형 반도체층과 상기 투광성 도전 산화막의 계면의, 상기 투광성 도전 산화 막의 벌크보다도 불순물 농도가 높은 영역이, 상기 계면을 중심으로 하여 0.1 ㎚ 내지 10 ㎚의 범위에 존재하는 것을 특징으로 하는 질화갈륨계 화합물 반도체 발광 소자.
  9. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 질화갈륨계 화합물 반도체 소자의 p형 반도체층과 상기 투광성 도전 산화막의 계면의, 상기 투광성 도전 산화막의 벌크보다도 불순물 농도가 높은 영역이, 상기 계면을 중심으로 하여 0.1 ㎚ 내지 3 ㎚의 범위에 존재하는 것을 특징으로 하는 질화갈륨계 화합물 반도체 발광 소자.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서, 상기 투광성 도전 산화막이, ITO(In2O3-SnO2), AZO(ZnO-Al2O3), IZO(In2O3-ZnO), GZO(ZnO-GeO2)로 이루어지는 군으로부터 선택된 적어도 1종 이상의 재료로 이루어지는 것을 특징으로 하는 질화갈륨계 화합물 반도체 발광 소자.
  11. 제10항에 있어서, 상기 투광성 도전 산화막이 적어도 ITO(In2O3-SnO2)를 함유하고 있는 것을 특징으로 하는 질화갈륨계 화합물 반도체 발광 소자.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서, 상기 투광성 도전 산화막의 두 께가 35 ㎚ 내지 10000 ㎚(10 ㎛)의 범위 내인 것을 특징으로 하는 질화갈륨계 화합물 반도체 발광 소자.
  13. 제1항 내지 제11항 중 어느 한 항에 있어서, 상기 투광성 도전 산화막의 두께가 100 ㎚ 내지 1000 ㎚(1 ㎛)의 범위 내인 것을 특징으로 하는 질화갈륨계 화합물 반도체 발광 소자.
  14. 질화갈륨계 화합물 반도체 소자의 p형 반도체층 상에 불순물을 포함하는 투광성 도전 산화막을 적층하는 질화갈륨계 화합물 반도체 발광 소자의 제조 방법에 있어서, 상기 p형 반도체층 상에 불순물을 포함하는 투광성 도전 산화막을 적층한 후, 200 ℃ 내지 900 ℃의 온도에서 열 어닐 처리를 행하는 것을 특징으로 하는 질화갈륨계 화합물 반도체 발광 소자의 제조 방법.
  15. 질화갈륨계 화합물 반도체 소자의 p형 반도체층 상에 불순물을 포함하는 투광성 도전 산화막을 적층하는 질화갈륨계 화합물 반도체 발광 소자의 제조 방법에 있어서, 상기 p형 반도체층 상에 불순물을 포함하는 투광성 도전 산화막을 적층한 후, 300 ℃ 내지 600 ℃의 온도에서 열 어닐 처리를 행하는 것을 특징으로 하는 질화갈륨계 화합물 반도체 발광 소자의 제조 방법.
  16. 질화갈륨계 화합물 반도체 소자의 p형 반도체층 상에 불순물을 포함하는 투 광성 도전 산화막을 적층하는 질화갈륨계 화합물 반도체 발광 소자의 제조 방법에 있어서,
    상기 p형 반도체층 상에 불순물을 포함하는 투광성 도전 산화막을 적층한 후, 엑시머 레이저를 이용하여 레이저 어닐 처리를 행하는 것을 특징으로 하는 질화갈륨계 화합물 반도체 발광 소자의 제조 방법.
  17. 제14항 내지 제16항 중 어느 한 항에 있어서, 상기 p형 반도체층 상에 불순물을 포함하는 투광성 도전 산화막을 적층하기 전에, 상기 p형 반도체층 상의 적어도 일부에 요철면을 형성하는 것을 특징으로 하는 질화갈륨계 화합물 반도체 발광 소자의 제조 방법.
  18. 질화갈륨계 화합물 반도체 소자의 p형 반도체층 상에 고불순물 농도를 갖는 층 및 투광성 도전 산화막을 이 순서로 적층한 후, 200 ℃ 내지 900 ℃의 온도에서 열 어닐 처리를 행하는 것을 특징으로 하는 질화갈륨계 화합물 반도체 발광 소자의 제조 방법.
  19. 질화갈륨계 화합물 반도체 소자의 p형 반도체층 상에 고불순물 농도를 갖는 층 및 투광성 도전 산화막을 이 순서로 적층한 후, 300 ℃ 내지 600 ℃의 온도에서 열 어닐 처리를 행하는 것을 특징으로 하는 질화갈륨계 화합물 반도체 발광 소자의 제조 방법.
  20. 제18항 또는 제19항에 있어서, 상기 p형 반도체층 상에 고불순물 농도를 갖는 층 및 투광성 도전 산화막을 이 순서로 적층하기 전에, 상기 p형 반도체층 상의 적어도 일부에 요철면을 형성하는 것을 특징으로 하는 질화갈륨계 화합물 반도체 발광 소자의 제조 방법.
  21. 질화갈륨계 화합물 반도체 소자의 p형 반도체층 상의 적어도 일부에 요철면을 형성하고, 계속해서 상기 p형 반도체층 상에 고불순물 농도를 갖는 투광성 도전 산화막을 적층하는 질화갈륨계 화합물 반도체 발광 소자의 제조 방법이며, 하기 (1) 내지 (3)의 공정을 포함하여 이루어지는 것을 특징으로 하는 질화갈륨계 화합물 반도체 발광 소자의 제조 방법.
    (1) 기판 상에 질화갈륨계 화합물 반도체로 이루어지는 n형 반도체층, 발광층 및 p형 반도체층을 이 순서로 적층하는 공정 (1).
    (2) 상기 p형 반도체층 상에 금속 미립자로 이루어지는 마스크를 형성하는 공정 (2).
    (3) 상기 마스크 상으로부터 p형 반도체층을 건식 에칭하는 공정 (3).
  22. 제21항에 있어서, 상기 공정 (2)가, 상기 p형 반도체층 상에 금속 박막을 형성하는 공정 및 상기 금속 박막 형성 후의 열처리 공정으로 이루어지는 것을 특징으로 하는 질화갈륨계 화합물 반도체 발광 소자의 제조 방법.
  23. 제21항 또는 제22항에 있어서, 상기 마스크를 이루는 금속 미립자가 Ni, 혹은 Ni 합금으로 이루어지는 것을 특징으로 하는 질화갈륨계 화합물 반도체 발광 소자의 제조 방법.
  24. 제21항 내지 제23항 중 어느 한 항에 있어서, 상기 마스크를 이루는 금속 미립자가 100 ℃ 내지 450 ℃의 온도 범위에 융점을 갖는 저융점 금속, 혹은 저융점 합금인 것을 특징으로 하는 질화갈륨계 화합물 반도체 발광 소자의 제조 방법.
  25. 제21항 내지 제24항 중 어느 한 항에 있어서, 상기 마스크를 이루는 금속 미립자가 Ni, Au, Sn, Ge, Pb, Sb, Bi, Cd, In으로 이루어지는 군으로부터 선택된 저융점 금속, 또는 적어도 이들 금속의 1종을 포함한 저융점 합금인 것을 특징으로 하는 질화갈륨계 화합물 반도체 발광 소자의 제조 방법.
  26. 제21항 내지 제25항 중 어느 한 항에 있어서, 상기 p형 반도체층 상의 적어도 일부에 형성된 요철면이 습식 에칭 공정에 의해 형성되어 이루어지는 것을 특징으로 하는 질화갈륨계 화합물 반도체 발광 소자의 제조 방법.
  27. 제1항 내지 제13항 중 어느 한 항에 기재된 질화갈륨계 화합물 반도체 발광 소자로 이루어지는 램프.
  28. 제14항 내지 제26항 중 어느 한 항에 기재된 제조 방법에 의해 얻어지는 질화갈륨계 화합물 반도체 발광 소자로 이루어지는 램프.
KR1020087014721A 2005-12-14 2006-12-13 질화갈륨계 화합물 반도체 발광 소자 및 그 제조 방법, 및 질화갈륨계 화합물 반도체 발광 소자로 이루어진 램프 KR20080070750A (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2005360288A JP2007165611A (ja) 2005-12-14 2005-12-14 窒化ガリウム系化合物半導体発光素子及びその製造方法
JP2005360289A JP2007165612A (ja) 2005-12-14 2005-12-14 窒化ガリウム系化合物半導体発光素子及びその製造方法
JPJP-P-2005-00360288 2005-12-14
JPJP-P-2005-00360289 2005-12-14

Publications (1)

Publication Number Publication Date
KR20080070750A true KR20080070750A (ko) 2008-07-30

Family

ID=38162956

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020087014721A KR20080070750A (ko) 2005-12-14 2006-12-13 질화갈륨계 화합물 반도체 발광 소자 및 그 제조 방법, 및 질화갈륨계 화합물 반도체 발광 소자로 이루어진 램프

Country Status (5)

Country Link
US (2) US7893449B2 (ko)
EP (1) EP1965442B1 (ko)
KR (1) KR20080070750A (ko)
TW (1) TWI325642B (ko)
WO (1) WO2007069651A1 (ko)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007165613A (ja) * 2005-12-14 2007-06-28 Showa Denko Kk 窒化ガリウム系化合物半導体発光素子及びその製造方法
TWI449205B (zh) * 2007-10-25 2014-08-11 Epileds Technologies Inc Light emitting diode structure
TWI452726B (zh) 2007-11-30 2014-09-11 Univ California 利用表面粗糙之高度光取出效率之氮化物基發光二極體
WO2009084325A1 (ja) * 2007-12-28 2009-07-09 Mitsubishi Chemical Corporation Ｌｅｄ素子およびｌｅｄ素子の製造方法
JP2009212390A (ja) * 2008-03-05 2009-09-17 Toshiba Corp 発熱体搭載部品の取付構造
JP2010003804A (ja) * 2008-06-19 2010-01-07 Sharp Corp 窒化物半導体発光ダイオード素子およびその製造方法
KR101134732B1 (ko) * 2009-02-17 2012-04-19 엘지이노텍 주식회사 반도체 발광소자 및 그 제조방법
JP2011054598A (ja) * 2009-08-31 2011-03-17 Toshiba Corp 半導体発光素子およびその製造方法
KR101091504B1 (ko) * 2010-02-12 2011-12-08 엘지이노텍 주식회사 발광소자, 발광소자 패키지 및 발광소자 제조방법
JP5292374B2 (ja) * 2010-09-06 2013-09-18 株式会社東芝 半導体発光素子及びその製造方法
JP5674389B2 (ja) * 2010-09-09 2015-02-25 株式会社東芝 半導体発光素子及びその製造方法
KR101265197B1 (ko) 2010-11-25 2013-05-27 삼성에스디아이 주식회사 리튬 이차 전지용 양극 활물질, 이의 제조 방법 및 이를 포함하는 리튬 이차 전지
JP5200194B2 (ja) * 2011-06-24 2013-05-15 パナソニック株式会社 窒化ガリウム系半導体発光素子、光源および凹凸構造形成方法
KR101791175B1 (ko) * 2011-06-30 2017-10-27 엘지이노텍 주식회사 발광소자 및 이를 포함하는 발광소자 패키지
CN103579380A (zh) 2012-08-09 2014-02-12 索尼公司 受光或者发光元件、太阳能电池、光传感器、发光二极管
JP6181661B2 (ja) * 2012-10-22 2017-08-16 シャープ株式会社 窒化物半導体発光素子
JP6295693B2 (ja) 2014-02-07 2018-03-20 ソニー株式会社 撮像装置
US9620592B2 (en) * 2015-02-12 2017-04-11 International Business Machines Corporation Doped zinc oxide and n-doping to reduce junction leakage
JP2024130665A (ja) * 2023-03-15 2024-09-30 セイコーエプソン株式会社 発光装置、表示装置、および電子機器

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2836687B2 (ja) 1993-04-03 1998-12-14 日亜化学工業株式会社 窒化ガリウム系化合物半導体発光素子
JP3009095B2 (ja) 1995-10-27 2000-02-14 日亜化学工業株式会社 窒化物半導体発光素子
JP3739951B2 (ja) * 1998-11-25 2006-01-25 東芝電子エンジニアリング株式会社 半導体発光素子およびその製造方法
JP3469484B2 (ja) 1998-12-24 2003-11-25 株式会社東芝 半導体発光素子およびその製造方法
TW558846B (en) 2001-06-15 2003-10-21 Nichia Corp Nitride semiconductor light emitting element and light emitting device using the same
TW561637B (en) * 2002-10-16 2003-11-11 Epistar Corp LED having contact layer with dual dopant state
JP2005150675A (ja) * 2003-11-18 2005-06-09 Itswell Co Ltd 半導体発光ダイオードとその製造方法
WO2005050748A1 (ja) * 2003-11-19 2005-06-02 Nichia Corporation 半導体素子及びその製造方法
JP2005217331A (ja) * 2004-01-30 2005-08-11 Nichia Chem Ind Ltd 半導体発光素子
JP2005244129A (ja) * 2004-02-27 2005-09-08 Nichia Chem Ind Ltd 半導体発光素子
JP4543700B2 (ja) * 2004-02-27 2010-09-15 日亜化学工業株式会社 半導体発光素子
JP2005259970A (ja) * 2004-03-11 2005-09-22 Nichia Chem Ind Ltd 半導体発光素子
KR100598155B1 (ko) 2004-03-17 2006-07-07 (주)옵토웨이 무반사 처리된 고효율 발광 다이오드 소자
JP4977957B2 (ja) 2004-03-29 2012-07-18 日亜化学工業株式会社 半導体発光素子
US7615798B2 (en) 2004-03-29 2009-11-10 Nichia Corporation Semiconductor light emitting device having an electrode made of a conductive oxide

Also Published As

Publication number Publication date
US20110104837A1 (en) 2011-05-05
TW200739947A (en) 2007-10-16
WO2007069651A1 (ja) 2007-06-21
EP1965442A4 (en) 2014-04-30
TWI325642B (en) 2010-06-01
US20090278158A1 (en) 2009-11-12
EP1965442A1 (en) 2008-09-03
EP1965442B1 (en) 2016-09-07
US7893449B2 (en) 2011-02-22

Similar Documents

Publication Publication Date Title
KR20080070750A (ko) 질화갈륨계 화합물 반도체 발광 소자 및 그 제조 방법, 및 질화갈륨계 화합물 반도체 발광 소자로 이루어진 램프
KR101081691B1 (ko) 질화갈륨계 화합물 반도체 발광 소자의 제조 방법
JP5201566B2 (ja) 化合物半導体発光素子及びその製造方法
JP5533675B2 (ja) 半導体発光素子
TWI472055B (zh) 化合物半導體發光元件及其製造方法、化合物半導體發光元件用導電型透光性電極、燈、電子機器以及機械裝置
US7947995B2 (en) Gallium nitride-based compound semiconductor light emitting device
JP5276959B2 (ja) 発光ダイオード及びその製造方法、並びにランプ
CN101331616B (zh) 氮化镓类化合物半导体发光元件的制造方法及灯
KR20080075000A (ko) 질화갈륨계 화합물 반도체 발광 소자 및 그 제조 방법, 및 질화갈륨계 화합물 반도체 발광 소자로 이루어진 램프
WO2006011672A1 (en) Positive electrode for semiconductor light-emitting device
JP2007220972A (ja) 半導体発光素子及びその製造方法、並びにランプ
JP2006066903A (ja) 半導体発光素子用正極
WO2007108531A1 (ja) 窒化ガリウム系化合物半導体発光素子の製造方法、窒化ガリウム系化合物半導体発光素子及びそれを用いたランプ
JP2007165612A (ja) 窒化ガリウム系化合物半導体発光素子及びその製造方法
JP2007103891A (ja) 窒化ガリウム系化合物半導体発光素子及びその製造方法
CN101258614A (zh) 氮化镓基化合物半导体发光器件及其制造方法

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
B601 Maintenance of original decision after re-examination before a trial
J301 Trial decision

Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20101111

Effective date: 20120706