KR20080065114A - 반도체 메모리 장치 및 그것의 오버 드라이빙 방법 - Google Patents

반도체 메모리 장치 및 그것의 오버 드라이빙 방법 Download PDF

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본 발명에 따른 반도체 메모리 장치는: 센스 앰프에 연결된 전원라인; 상기 센스 앰프의 센싱 구간에서 상기 전원라인에 외부전압(VEXT)을 인가하는 오버 드라이버; 및 상기 센스 앰프의 증폭 구간에서 상기 전원라인에 내부전압(VINTA)을 인가하는 내부전압 드라이버를 포함하되, 상기 오버 드라이버는 블럭 단위로 오버 드라이빙을 실시한다.
Figure P1020070002095
오버 드라이빙, 비트라인

Description

반도체 메모리 장치 및 그것의 오버 드라이빙 방법{SEMICONDUCTOR AND OVER DRIVING METHOD THEREOF}
도 1은 본 발명에 따른 반도체 메모리 장치를 보여주고 있다.
도 2는 본 발명에 따른 반도체 메모리 장치의 또 다른 실시예이다.
도 3은 도2에 도시된 메모리 셀 어레이의 메모리 블럭을 보여주고 있다.
도 4은 도3에 도시된 컨정션을 포함한 블럭의 일부분을 보다 자세하게 보여주고 있다.
도 5는 본 발명에 따른 내부전압 드라이버 및 오버 드라이버를 보여주고 있다.
도 6은 도 5에 도시된 오버 드라이버 및 내부전압 드라이버에 따른 전원라인(LA0)의 전압레벨 변화를 보여주는 타이밍도이다.
도 7은 본 발명에 따른 상보적인 전원라인들(LA,LAB)로부터 전압을 공급받는 비트라인 센스 앰프를 보여주고 있다.
도 8은 본 발명에 따른 반도체 메모리 장치와 종래의 반도체 메모리 장치의 상보적 비트라인쌍의 활성 상태를 보여주고 있다.
*도면의 주요부분에 대한 부호의 설명*
100,200: 반도체 메모리 장치 110,210: 메모리 셀 어레이
120,220: 로우 디코더 130,230: 컬럼 디코더
140,240,260: 오버 드라이버들
141~155,241~255,261~275: 오버 드라이버
211: 메모리 블럭 212: 메모리 셀들
213: 비트라인 센스 앰프 214: 서브워드라인 드라이버
215: 컨정션 101: 전원라인
LA0~LAn: 전원라인 217: 내부전압 드라이버
282,283,293: 피모스 트랜지스터 280,291: 노아 게이트
281,290,292: 인버터
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로 반도체 메모리 장치의 오버 드라이버 및 그것의 오버 드라이빙 방법에 관한 것이다.
반도체 메모리 장치는 고집적 및 저전력화되면서 낮은 구동 전압과 고속화를 구현하여야 한다. 구동 전압이 낮아지면서, 반도체 메모리 장치의 센스 앰프(Sense AamPBifier) 동작을 돕기 위한 여러가지 기술적 보완들이 있는데, 그중의 하나가 센스 앰프 오버 드라이빙(over driving) 방법이다.
반도체 메모리 장치의 센스 앰프는 기본적으로 비트라인 쌍의 전압차를 증폭하기 위한 것이다. 센스 앰프는 비트라인의 전압차를 증폭함으로써 메모리 셀의 데 이터 리드/라이드(read/write) 동작과 데이터 리프레쉬 동작을 수행한다. 이와 같은 센스 앰프의 동작들은 별도로 마련된 센스 앰프 제어 회로에 의해 제어된다.
종래의 센스 앰프에서, 피모스트랜지스터(PMOS Transistor)는 엔모스트랜지스터(NMOS Transistor)에 비하여 상대적으로 작은 전류구동능력을 갖지만, 그 크기는 약 2배 정도의 비율로 구성되어 있다. 그런데, 최근 디램(DRAM) 등의 메모리의 용량이 커지면서 칩사이즈 문제가 대두됨에 따라서, 센스 앰프를 구성하는 피모스트랜지스터의 크기도 거의 엔모스트랜지스터의 크기와 같은 정도로 작아지게 되었다. 그 결과, 피모스트랜지스터의 데이터 구동능력이 약화되었다. 특히 센스 앰프에서 하이쪽으로 비트라인 데이터의 증폭하는데 문제가 발생되었다. 이러한 증폭문제를 해결하기 위해, 센스 앰프의 인에이블시점에서 센싱 데이터를 오버 드라이빙하는 센스 앰프의 오버드라이빙 방법이 사용되고 있다.
오버 드라이브된 센스 앰프(over-driven sense amPBifier)는 활성화(active)될 때, 데이터 센싱 속도의 향상을 위해서 먼저 외부전압(예를 들어 VEXT:3.3V)이 공급된다. 그 후, 센스 앰프는 축적된 전압을 유지하기 위하여 낮게 조정된 어레이 내부전압(예를들어 VINTA:2.2V)이 공급된다. 즉, 프리차지 전압(VBL)에서 내부전압(VINTA)으로 풀업하는 동작에서, 내부전압(VINTA, 예컨대 2.2V)이 낮아 프리 차지 전압(VBL)과의 차이가 크지 않으므로 원하는 레벨(내부전압,VINTA)까지 상승하는데 많은 시간이 소요되게 된다. 이것을 극복하기 위하여 일정구간 동안은 외부전압(VEXT:3.3V)을 공급하게 되는데, 이를 오버 드라이빙이라 한다.
종래의 오버 드라이빙은 메쉬 구조의 파워라인을 통하여 뱅크 단위로 외부전 압(VEXT)을 공급하고 있었다. 그러나 이러한 메쉬 구조의 파워라인은 RC 지연을 고려할 때 영역별로 취약한 노드들을 발생시키게 된다. 이렇게 취약한 노드들에서는 센스 앰프의 오버 드라이빙 효과가 현저하게 떨어지게 된다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 오버 드라이빙 효과를 개선한 반도체 메모리 장치 및 그것의 오버 드라이빙 방법에 대하여 제공하는데 있다.
본 발명에 따른 반도체 메모리 장치는: 센스 앰프에 연결된 전원라인; 상기 센스 앰프의 센싱 구간에서 상기 전원라인에 외부전압(VEXT)을 인가하는 오버 드라이버; 및 상기 센스 앰프의 증폭 구간에서 상기 전원라인에 내부전압(VINTA)을 인가하는 내부전압 드라이버를 포함하되, 상기 오버 드라이버는 블럭 단위로 오버 드라이빙을 실시한다.
실시예에 있어서, 상기 블럭 단위로 오버 드라이빙하기 위하여 블럭신호를 생성하는 블럭 신호 생성기를 더 포함한다.
실시예에 있어서, 상기 블럭 신호 생성기는 로우 디코더이다.
실시예에 있어서, 상기 로우 디코더는 외부로부터 어드레스를 입력받아 최상위비트(MSB)를 상기 블럭 신호로 사용한다.
실시예에 있어서, 상기 내부전압 드라이버는 상기 오버 드라이버가 동작할 때 멈춘다.
실시예에 있어서, 상기 외부 전압은 센싱이 시작되는 시점부터 일정구간동안 공급된다.
실시예에 있어서, 상기 블럭 단위는 하나의 메모리 블럭이다.
실시예에 있어서, 상기 내부전압 드라이버는 메모리 셀 어레이의 컨정션에 배치된다.
실시예에 있어서, 상기 오버 드라이버는 상기 컨정션에 배치된다.
실시예에 있어서, 상기 오버 드라이버는 상기 메모리 셀 어레이 밖에 배치된다.
실시예에 있어서, 상기 오버 드라이버는 상기 외부전압이 상기 전원라인에 갑작스럽게 인가되지 않도록 전류량을 조절하기 위한 전류조절회로를 더 포함한다.
실시예에 있어서, 상기 전류조절회로는 기준전압(REF)에 응답하여 턴온되며, 상기 기준전압은 상기 반도체 메모리 장치의 내부로부터 제공된다.
실시예에 있어서, 상기 오버 드라이버는 상기 전원라인 양끝단에 연결되어 상기 외부전압을 공급한다.
본 발명에 따른 다른 반도체 메모리 장치는: 센스 앰프의 상보적인 비트라인 쌍에 각각 연결되어 전압을 공급하는 전원라인쌍; 상기 센스 앰프의 증폭 구간동안 상기 전원라인 쌍에 각각 내부전압들을 공급하는 내부전압 드라이버들; 및 상기 센스 앰프의 센싱 구간동안 상기 전원라인쌍에 외부전압들을 공급하는 오버 드라이버들을 포함하되, 상기 오버드라이버들은 블럭 단위로 오버 드라이빙을 실시한다.
본 발명에 따른 또 다른 반도체 메모리 장치는: 센스 앰프를 갖는 복수의 메 모리 블럭들을 갖는 메모리 셀 어레이; 상기 센스 앰프에 오버 드라이빙을 실시하는 오버 드라이버; 상기 센스 앰프가 센싱을 시작할 때 상기 오버 드라이빙을 실시하도록 상기 제 1 신호를 생성하는 제어회로; 및 어드레스를 입력받아 상기 메모리 셀 어레이의 해당하는 워드라인을 활성화시키도록 디코딩하며, 상기 메모리 셀 어레이의 복수의 블럭들을 선택하는 제 2 신호를 생성하는 로우 디코더를 포함하되, 상기 오버 드라이버는 상기 제 1 및 제 2 신호에 응답하여 블럭 단위로 오버 드라이빙을 실시한다.
실시예에 있어서, 상기 제 2 신호는 상기 어드레스 중에서 최상위비트(MSB)가 이용된다.
실시예에 있어서, 상기 블럭 단위는 하나의 메모리 블럭이다.
실시예에 있어서, 상기 메모리 셀 어레이는 상기 센스 앰프의 비트라인에 전압을 공급하는 전원라인들을 포함한다.
실시예에 있어서, 상기 제 1 및 제 2 신호들에 응답하여 상기 오버 드라이버는 선택된 블럭의 전원라인들에 외부전압(VEXT)을 인가한다.
실시예에 있어서, 상기 메모리 셀 어레이는 상기 전원라인들에 내부전압을 공급하는 내부전압 드라이버를 포함한다.
실시예에 있어서, 상기 센스 앰프의 증폭구간에서 상기 전원라인들은 상기 내부전압 드라이버로부터 상기 내부전압을 공급받는다.
실시예에 있어서, 상기 내부전압 드라이버는 상기 메모리 셀 어레이의 컨정션에 배치된다.
실시예에 있어서, 상기 오버 드라이버는 상기 메모리 셀 어레이를 기준으로 위, 아래로 배치된다.
실시예에 있어서, 상기 제 2 신호는 메모리 블럭들을 선택하는 복수의 블럭 신호를 포함하며, 상기 오버 드라이버는 상기 제 1 신호 및 상기 복수의 블럭 신호를 각각 입력받아 상기 외부전압을 생성하는 상기 복수의 외부전압 발생회로들을 포함한다.
실시예에 있어서, 상기 오버 드라이버는 상기 외부전압이 상기 전원라인에 갑작스럽게 인가되지 않도록 전류량을 조절하기 위한 전류조절회로를 더 포함한다.
실시예에 있어서, 상기 전류조절회로는 제 3 신호(REF)에 응답하여 턴온되며, 상기 제 3 신호는 상기 제어회로부터 제공된다.
본 발명에 따른 센스 앰프의 오버 드라이빙 방법은: (a) 상기 센스 앰프의 센싱 구간에서 오버 드라이빙 신호를 생성하는 단계; (b) 오버 드라이빙을 실시할 블럭들을 선택하는 단계; 및 (c) 상기 오버 드라이빙 신호에 응답하여 상기 선택된 블럭들만 오버 드라이빙을 실시한다.
실시예에 있어서, 상기 (b) 단계에서 상기 블럭들을 선택하기 위한 블럭 신호를 생성하는 블럭 신호 생성기를 포함한다.
실시예에 있어서, 상기 블럭 신호 생성기는 로우 디코더이며, 상기 로우 디코더는 입력되는 어드레스 중에서 최상위비트(MSB)를 상기 블럭 신호로 이용한다.
실시예에 있어서, 상기 오버 드라이빙 신호는 상기 센스 앰프의 센싱되는 시점에 생성된다.
실시예에 있어서, 상기 (c) 단계에서, 상기 오버 드라이빙을 실시할 때 갑자기 많은 양의 전류가 흐르는 것을 조절하기 위한 전류조절회로를 더 포함한다.
실시예에 있어서, 상기 반도체 메모리 장치는 디램이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시예를 첨부된 도면을 참조하여 설명한다.
도 1은 본 발명에 따른 반도체 메모리 장치(100)를 보여주고 있다. 도 1를 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 로우 디코더(120), 컬럼 디코더(130) 및 오버 드라이버들(140)을 포함하고 있다. 본 발명의 반도체 메모리 장치(100)는 센스 앰프(도시되지 않음)를 블럭 단위로 오버 드라이빙하고 있다. 여기서 블럭 단위는 하나 이상의 복수의 메모리 블럭을 의미한다.
메모리 셀 어레이(110)는 복수의 메모리 셀들로 이루어진 복수의 메모리 블럭들(BLK0~BLKn), 전원라인(LA0~LAn), 비트라인 센스 앰프(BLSA), 서브워드라인 드라이버(SWD), 컨정션(CONJUNCTION)으로 이루어져 있다. 메모리 셀 어레이(110)는 로우 디코더(120)로부터 출력된 워드라인 선택신호와 컬럼 디코더(130)로부터 출력된 비트라인 선택신호에 의해 데이터를 라이트하거나 리드한다. 전원라인(LA0~LAn)을 통해서, 비트라인 센스 앰프(BLSA)의 동작에 필요한 전압들(예를들어, 내부전압(VINTA), 외부전압(VEXT))을 비트라인에 공급된다. 비트라인 센스 앰프(BLSA), 서브워드라인 드라이버(SWD) 및 컨정션(CONJUNCTION)은 도 2에서 상세하게 설명하겠다.
로우 디코더(120)는 어드레스 버퍼(도시되지 않음)로부터 출력된 어드레스를 디코딩하여 워드라인 선택신호를 출력한다. 워드라인 선택신호에 응답하여 메모리 셀 어레이(110)의 해당 블럭이 활성화된다. 한편, 본 발명의 로우 디코더(120)는 오버 드라이빙할 블럭을 선택하는 블럭 신호들(PB0BB~PBnB)를 생성하여 오버 드라이버들(140)에 전달한다. 블럭 신호들(PB0BB~PBnB)은 입력된 어드레스의 최상위비트(MSB)를 이용할 수 있다. 만약, 오버 드라이빙을 할 블럭이 하나일 경우, 블럭 신호들(PB0BB~PBnB)은 워드라인 선택신호를 이용할 수 있다.
컬럼 디코더(130)는 글로벌 컬럼 디코더(도시되지 않음)로부터 출력된 비트라인을 선택하기 위한 디코딩 신호 및 컬럼그룹을 선택하기 위한 디코딩 신호를 입력받아 디코딩하여 해당 컬럼 그룹의 비트라인을 데이터 라인에 연결하도록 한다.
오버 드라이버들(140)은 복수의 오버 드라이버(141~155)를 포함하고 있다. 각각의 오버 드라이버들(141~155)은 오버 드라이빙 신호(PVINTAESB), 블럭 신호들(PB0BB~PBnB) 및 기준전압(REF)을 입력받아 전원라인(LA0~LAn)중에서 선택된 전원라인들에만 외부전압(VEXT)을 공급한다.
여기서 오버 드라이빙 신호(PVINTAESB)는 반도체 메모리 장치(100)의 제어장치(도시되지 않음)에서 생성되어 전달된다. 블럭 신호들(PB1~PBn)은 로우 디코더(130)로부터 전달된다. 기준전압(REF)은 반도체 메모리 장치(100)의 내부전압 발생회로(도시되지않음)로부터 전달된다. 기준전압(REF)은 전원라인들(LA0~LAn)에 갑자기 외부전압(VEXT)이 인가되지 않도록 전류량을 조절하기 위하여 이용된다.
본 발명의 반도체 메모리 장치(100)는 오버 드라이버들(140)을 통하여 복수 의 블럭단위로 오버 드라이빙을 실시하게 된다.
도 2는 본 발명에 따른 반도체 메모리 장치(200)의 또 다른 실시예이다. 도 2를 참조하면, 반도체 메모리 장치(200)는 제 1 오버 드라이버들(240) 및 제 2 오버 드라이버들(260)을 포함하고 있다. 여기서 제 1 오버드라이버들(240)은 복수의 오버 드라이버들(241~255)을 포함하고, 제 2 오버 드라이버들(260)은 복수의 오버 드라이버들(261~275)을 포함하고 있다.
각각의 전원라인들(LA0~LAn)은 제 1 오버 드라이버들(240) 및 제 2 오버 드라이버들(260)에서 동시에 외부전압(VEXT)이 공급된다. 즉, 전원라인들(LA0~LAn)의 양쪽 끝단은 제 1 오버 드라이버들(240)와 제 2 오버 드라이버들(260)에서 각각 해당하는 오버 드라이버들에 연결되어 있다.
도 1을 참조하면, 제 1 오버 드라이버들(240)은 메모리 셀 어레이(210)의 아래쪽에 배치되고, 제 2 오버 드라이버들(260)은 메모리 셀 어레이(210)의 위쪽에 배치된다.
도 3은 도2에 도시된 메모리 셀 어레이(210)의 메모리 블럭(211)을 보여주고 있다. 도 3를 참조하면, 메모리 블럭(211)은 복수의 서브블럭들로 포함하고 있다. 설명의 편의를 위하여 메모리 블럭(211)은 제 1 블럭을 가정하고 설명하도록 하겠다.
서브블럭들은 메모리 셀들(212), 비트라인 센스 앰프(213), 서브워드라인 드라이버(214) 및 컨정션(215)을 포함하고 있다. 각각의 메모리 셀들(212)에는 비트라인 센스 앰프(213) 및 서브워드라인 드라이버(214)가 배치된다. 컨정션(215)은 서브워드라인 드라이버(214)와 비트라인 센스 앰프(213)가 교차하는 영역이다. 컨졍션(215)에는 비트라인 센스 앰프(213)의 전압원으로 사용되는 내부전압(VINTA)을 공급을 제어하는 내부전압 드라이버(도시되지 않음), 비트라인 이퀼라이저(도시되지 않음) 및 워드라인 구동을 위한 회로(PXi,도시되지 않음)가 적절하게 배치되어 있다.
도 4은 도3에 도시된 컨정션(215)을 포함한 블럭(211)의 일부분(216)을 보여주고 있다. 도 4를 참조하면, 전원라인(LA0)에는 오버 드라이버(261)와 내부전압 드라이버(217)에 연결되어 있다. 여기서 내부전압 드라이버(217)는 컨정션(215)의 내부에 배치된다.
내부전압 드라이버(217)는 메쉬 구조로된 내부전압(VINTA) 전원라인(101)으로부터 내부전압(VINTA)을 전원라인(LA0)에 공급하게 된다. 따라서, 비트라인들(BLSA0~BLSAn)은 전원라인(LA0)를 통하여 내부전압(VINTA)을 공급받게 된다. 내부 전압전압 드라이버(217)는 이러한 기능을 제어한다.
한편, 오버 드라이버(261)는 제 1 블럭(BLK0)이 오버 드라이빙할 블럭으로 선택되었을 때만 전원라인(LA0)에 외부전압(VEXT)을 공급한다. 여기서 제 1 블럭(BLK0)의 선택 여부는 로우 디코더(220)로부터 전달된 블럭 신호(PB0B)에 따라 결정된다.
본 발명의 센스 앰프는 선택된 복수의 블럭들만 오버 드라이빙을 실시한다. 따라서, 종래의 오버 드라이브된 센스 앰프가 가지는 취약한 노드들이 발생하지 않게 된다.
도 5는 본 발명에 따른 내부전압 드라이버(217) 및 오버 드라이버(261)를 보 있다. 도 5를 참조하면, 내부전압 드라이버(217)는 오버 드라이빙 신호(PVINTAESB) 및 블럭 신호(PB0B)에 응답하여 내부전압(VINTA)을 전원라인(LA0)에 인가한다. 오버 드라이버(261)는 오버 드라이빙 신호(PVINTAESB), 블럭 신호(PB0B) 및 기준전압(REF)에 응답하여 외부전압(VEXT)을 전원라인(LA0)에 인가한다.
도 5를 참조하면, 내부전압 드라이버(217)는 인터들(290,292), 피모스 트랜지스터(293) 및 노아 게이트(291)를 포함하고 있다. 내부전압 드라이버(217)는 다음과 같이 동작한다.
인버터(290)는 반도체 메모리 장치(200)의 내부의 제어회로(도시되지 않음)로부터 오버 드라이빙 신호(PVINTAESB)를 입력받아 반전하여 출력한다. 노아 게이트(291)는 인버터(290)의 출력과 로우 디코더(220)로부터 블럭 신호(PB0B)를 입력받아 노아 연산하여 출력한다. 인버터(292)는 노아 게이트(291)의 출력은 반전하여 출력한다. 피모스 트랜지스터(293)는 인버터(292)의 출력에 응답하여 내부전압(VINTA)를 전원라인(LA0)에 공급하게 된다.
내부전압 드라이버(217)는 컨정션(215)에 포함되어 있지만 반드시 그럴 필요는 없다. 컨정션(215) 크기의 한계를 고려하여, 내부전압 드라이버(217)는 피모스 트랜지스터(293)만 컨정션(215)에 포함시키고, 나머지는 메모리 셀 어레이(210)의 외곽으로 배치시킬 수 있다.
도 5를 다시 참조하면, 오버 드라이버(261)는 노아 게이트(280), 인버터(281) 및 피모스 트랜지스터들(282,283)을 포함하고 있다.
오버 드라이버(261)의 동작을 설명하면 다음과 같다. 노아 게이트(280)는 제어회로(도시되지 않음)로부터 오버 드라이빙 신호(PVINTAESB) 및 로우 디코더(220)으로부터 블럭 신호(PB0B)를 입력받아 노아 연산하여 출력한다. 인버터(281)는 노아 게이트(280)의 출력을 반전한다. 피모스 트랜지스터(283)는 인버터(281)의 출력에 따라 외부전압(VEXT)를 전원라인(LA0)에 공급하게 된다. 피모스 트랜지스터(282)는 기준전압(REF)에 따라 공급되는 전류량을 적절하게 조절한다.
도 6은 도 5에 도시된 오버 드라이버(261) 및 내부전압 드라이버(217)에 따른 전원라인(LA0)의 전압레벨 변화를 보여주는 타이밍도이다.
도 5 및 도 6을 참조하면, 반도체 메모리 장치(200)의 비트라인 센스 앰프(213)를 구동하는 방법은 다음과 같다. 반도체 메모리 장치(200)는 로우 어드레스(RA)에 동기하여 오버 드라이빙 신호(PVINTAESB)을 일정구간 생성한다. 오버 드라이빙 신호(PVINTAESB)는 비트라인의 센싱 시작과 동시에 '로우' 레벨로 떨어진다. 한편, 반도체 메모리 장치(200)는 로우 어드레스(RA)에 로우 디코더(220)으로부터 제 1 블럭은 선택하는 블럭 신호(PB0B)를 생성한다. 생성된 블럭 신호(PB0B)는 '로우' 레벨 상태이다. 이러한 오버 드라이빙 신호(PVINTAESB) 및 블럭 신호(PB0B)는 내부전압 드라이버(217) 및 오버 드라이버(261)에 입력된다. 따라서 노드(A)는 '로우' 레벨이 되어 오버 드라이버(261)의 피모스 트랜지스터(283)는 턴온되고, 노드(B)는 '하이' 레벨이 되어 내부전압 드라이버(217)의 피모스 트랜지스터(293)는 턴오프된다. 그러므로, 전원라인(LA0)에 일정구간 동안 외부전압(VEXT)이 인가된다. 여기서 일정구간은 비트라인 센스 앰프(213)의 센싱구간 내이다.
한편, 일정구간의 오버 드라이빙이 완료되면, 도 6에서 보았듯이 오버 드라이빙 신호(PVINTAESB)는 '하이' 레벨 상태가 된다. 블럭 신호(PB0B)는 계속해서 '로우' 레벨 상태이다. 따라서, 노드(A)는 '하이' 레벨이 되어 오버 드라이(217)의 피모스 트랜지스터(283)는 턴오프되고, 노드(B)는 '로우' 레벨이 되어 내부전압 드라이버(217)의 피모스 트랜지스터(293)는 턴온된다. 그러므로, 전원라인(LA0)에는 내부전압(VINTA)이 인가된다. 따라서, 전원라인(LA0)은 내부전압(VINTA) 레벨이 된다. 그러므로 비트라인 센스 앰프(213)는 전원라인(LA0)에 인가된 내부전압(VINTA)를 비트라인에 공급하게 된다. 이때, 비트라인 센스 앰프(213)는 컬럼 어드레스(CA)를 입력받아 해당 비트라인(BL)을 활성화시켜 데이터를 읽어오거나 쓰기를 실시한다. 이후, 비트라인 센스 앰프(213)는 프리챠지 명령에 응답하여 비트라인(BL)을 내부전압(VINTA)의 절반이 되게 한다.
도 7은 본 발명에 따른 상보적인 전원라인들(LA,LAB)로부터 전압을 공급받는 비트라인 센스 앰프(213)를 보여주고 있다. 도 7을 참조하면, 메모리 셀(212)은 비트라인 센스 앰프(213)의 비트라인(BL)에 연결되어 있다.
도 7을 참조하면, 비트라인 센스 앰프(213)의 동작은 다음과 같다. 비트라인 센스 앰프(213)는 로우 어드레스(RA)에 동기하여, 전하공유를 실시한다. 이후, 센싱을 시작하는 시점에서 비트라인 센스 앰프(213)는 오버 드라이빙 신호(PVINTAESB)를 입력받아 일정구간 오버 드라이빙을 실시한다. 이때, 비트라인(BL)은 전원라인(LA)로부터 외부전압(VEXT)을 공급받고, 비트라인(BLB)는 전원라인(LAB)로부터 외부전압(VSS)를 공급받는다. 센싱을 마친 후, 비트라인 센스 앰 프(213)는 읽기 명령 혹은 쓰기 명령에 따라 메모리 셀(213)로부터 읽어온 데이터및 메모리 셀(213)에 쓸 데이터를 증폭시킨다. 이때 비트라인(BL)은 전원라인(LA)로부터 내부전압(VINTA)를 공급받고, 비트라인(BLB)는 전원라인(LAB)로부터 0V를 공급받는다. 증폭을 마친 후, 비트라인 센스 앰프(213)의 비트라인들(BL,BLB)이 등화되도록 전원라인들(LA,LAB)은 서로 연결된다. 따라서, 비트라인들(BL,BLB)는 모두 내부전압(VINTA)의 절반이 된다.
도 8은 본 발명에 따른 반도체 메모리 장치(200)와 종래의 반도체 메모리 장치의 비트라인의 활성 상태를 보여주고 있다. 도 8a는 종래의 반도체 메모리 장치의 비트라인의 활성 상태를 보여주고 있다. 도 8b는 본 발명에 따른 반도체 메모리 장치(200)의 비트라인의 활성 상태를 보여주고 있다.
도 8을 보면, 본 발명의 반도체 메모리 장치(200)는 종래의 반도체 메모리 장치보다 센싱 속도가 빨라지게 된다. 이는 본 발명의 반도체 메모리 장치(200)는 복수의 블럭단위로 오버 드라이빙을 하기 때문이다.
한편, 본 발명의 반도체 메모리 장치(200)는 종래의 반도체 메모리 장치보다 비트라인의 왜곡도 개선된다. 본 발명의 반도체 메모리 장치(200)는 컬럼선택라인(CSL)이 턴온되기 이전에 전원라인(LA) 및 전원라인(LAB)의 차이가 100mV 이상 증가하게 된다. 따라서, DNM 및 비트라인 센스 앰프의 DC 패스를 감소시킬 수 있게 된다.
본 발명의 반도체 메모리 장치(200)는 블럭단위로 오버 드라이빙을 함으로 센싱 속도가 빨라지고, 비트라인의 왜곡도 개선되게 된다.
본 발명의 반도체 메모리 장치(200)는 오버 드라이버(261)를 메모리 셀 어레이(210) 외곽으로 두어 설계하였지만 반드시 그럴 필요는 없다. 본 발명의 오버 드라이버(261)를 컨정션(215)의 내부에 배치시킬 수도 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명에 따른 반도체 메모리 장치는 블럭 단위로 오버 드라이빙을 실시하여 센싱 속도가 빨라지고 비트라인 왜곡을 개선하게 된다.

Claims (31)

  1. 센스 앰프에 연결된 전원라인;
    상기 센스 앰프의 센싱 구간에서 상기 전원라인에 외부전압(VEXT)을 인가하는 오버 드라이버; 및
    상기 센스 앰프의 증폭 구간에서 상기 전원라인에 내부전압(VINTA)을 인가하는 내부전압 드라이버를 포함하되,
    상기 오버 드라이버는 블럭 단위로 오버 드라이빙을 실시하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 블럭 단위로 오버 드라이빙하기 위하여 블럭신호를 생성하는 블럭 신호 생성기를 더 포함하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 블럭 신호 생성기는 로우 디코더인 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 로우 디코더는 외부로부터 어드레스를 입력받아 최상위비트(MSB)를 상기 블럭 신호로 사용하는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 내부전압 드라이버는 상기 오버 드라이버가 동작할 때 멈추는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 외부 전압은 센싱이 시작되는 시점부터 일정구간동안 공급되는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 블럭 단위는 하나의 메모리 블럭인 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 내부전압 드라이버는 메모리 셀 어레이의 컨정션에 배치되는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 오버 드라이버는 상기 컨정션에 배치되는 반도체 메모리 장치.
  10. 제 8 항에 있어서,
    상기 오버 드라이버는 상기 메모리 셀 어레이 밖에 배치되는 반도체 메모리 장치.
  11. 제 2 항에 있어서,
    상기 오버 드라이버는 상기 외부전압이 상기 전원라인에 갑작스럽게 인가되지 않도록 전류량을 조절하기 위한 전류조절회로를 더 포함하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 전류조절회로는 기준전압(REF)에 응답하여 턴온되며, 상기 기준전압은 상기 반도체 메모리 장치의 내부로부터 제공되는 반도체 메모리 장치.
  13. 제 1 항에 있어서,
    상기 오버 드라이버는 상기 전원라인 양끝단에 연결되어 상기 외부전압을 공급하는 반도체 메모리 장치.
  14. 센스 앰프의 상보적인 비트라인 쌍에 각각 연결되어 전압을 공급하는 전원라인쌍;
    상기 센스 앰프의 증폭 구간동안 상기 전원라인 쌍에 각각 내부전압들을 공급하는 내부전압 드라이버들; 및
    상기 센스 앰프의 센싱 구간동안 상기 전원라인쌍에 외부전압들을 공급하는 오버 드라이버들을 포함하되,
    상기 오버드라이버들은 블럭 단위로 오버 드라이빙을 실시하는 반도체 메모리 장치.
  15. 센스 앰프를 갖는 복수의 메모리 블럭들을 갖는 메모리 셀 어레이;
    상기 센스 앰프에 오버 드라이빙을 실시하는 오버 드라이버;
    상기 센스 앰프가 센싱을 시작할 때 상기 오버 드라이빙을 실시하도록 상기 제 1 신호를 생성하는 제어회로; 및
    어드레스를 입력받아 상기 메모리 셀 어레이의 해당하는 워드라인을 활성화시키도록 디코딩하며, 상기 메모리 셀 어레이의 복수의 블럭들을 선택하는 제 2 신호를 생성하는 로우 디코더를 포함하되,
    상기 오버 드라이버는 상기 제 1 및 제 2 신호에 응답하여 블럭 단위로 오버 드라이빙을 실시하는 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    상기 제 2 신호는 상기 어드레스 중에서 최상위비트(MSB)가 이용되는 반도체 메모리 장치.
  17. 제 15 항에 있어서,
    상기 블럭 단위는 하나의 메모리 블럭인 반도체 메모리 장치.
  18. 제 15 항에 있어서,
    상기 메모리 셀 어레이는 상기 센스 앰프의 비트라인에 전압을 공급하는 전원라인들을 포함하는 반도체 메모리 장치.
  19. 제 18 항에 있어서,
    상기 제 1 및 제 2 신호들에 응답하여 상기 오버 드라이버는 선택된 블럭의 전원라인들에 외부전압(VEXT)을 인가하는 반도체 메모리 장치.
  20. 제 19 항에 있어서,
    상기 메모리 셀 어레이는 상기 전원라인들에 내부전압을 공급하는 내부전압 드라이버를 포함하는 반도체 메모리 장치.
  21. 제 20 항에 있어서,
    상기 센스 앰프의 증폭구간에서 상기 전원라인들은 상기 내부전압 드라이버로부터 상기 내부전압을 공급받는 반도체 메모리 장치.
  22. 제 20 항에 있어서,
    상기 내부전압 드라이버는 상기 메모리 셀 어레이의 컨정션에 배치되는 반도 체 메모리 장치.
  23. 제 15 항에 있어서,
    상기 오버 드라이버는 상기 메모리 셀 어레이를 기준으로 위, 아래로 배치되는 반도체 메모리 장치.
  24. 제 15 항에 있어서,
    상기 제 2 신호는 메모리 블럭들을 선택하는 복수의 블럭 신호를 포함하며,
    상기 오버 드라이버는 상기 제 1 신호 및 상기 복수의 블럭 신호를 각각 입력받아 상기 외부전압을 생성하는 상기 복수의 외부전압 발생회로들을 포함하는 반도체 메모리 장치.
  25. 제 18 항에 있어서,
    상기 오버 드라이버는 상기 외부전압이 상기 전원라인에 갑작스럽게 인가되지 않도록 전류량을 조절하기 위한 전류조절회로를 더 포함하는 반도체 메모리 장치.
  26. 제 25 항에 있어서,
    상기 전류조절회로는 제 3 신호(REF)에 응답하여 턴온되며, 상기 제 3 신호는 상기 제어회로부터 제공되는 반도체 메모리 장치.
  27. 센스 앰프의 오버 드라이빙 방법에 있어서:
    (a) 상기 센스 앰프의 센싱 구간에서 오버 드라이빙 신호를 생성하는 단계;
    (b) 오버 드라이빙을 실시할 블럭들을 선택하는 단계; 및
    (c) 상기 오버 드라이빙 신호에 응답하여 상기 선택된 블럭들만 오버 드라이빙을 실시하는 센스 앰프의 오버 드라이빙 방법.
  28. 제 27 항에 있어서,
    상기 (b) 단계에서 상기 블럭들을 선택하기 위한 블럭 신호를 생성하는 블럭 신호 생성기를 포함하는 센스 앰프의 오버 드라이빙 방법.
  29. 제 28 항에 있어서,
    상기 블럭 신호 생성기는 로우 디코더이며, 상기 로우 디코더는 입력되는 어드레스 중에서 최상위비트(MSB)를 상기 블럭 신호로 이용하는 센스 앰프의 오버 드라이빙 방법.
  30. 제 27 항에 있어서,
    상기 오버 드라이빙 신호는 상기 센스 앰프의 센싱되는 시점에 생성되는 센스 앰프의 오버 드라이빙 방법.
  31. 제 27 항에 있어서,
    상기 (c) 단계에서, 상기 오버 드라이빙을 실시할 때 갑자기 많은 양의 전류가 흐르는 것을 조절하기 위한 전류조절회로를 더 포함하는 센스 앰프의 오버 드라이빙 방법.
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