KR20080044914A - 금속 실리케이트막의 형성 방법 및 기록 매체 - Google Patents

금속 실리케이트막의 형성 방법 및 기록 매체 Download PDF

Info

Publication number
KR20080044914A
KR20080044914A KR1020087008582A KR20087008582A KR20080044914A KR 20080044914 A KR20080044914 A KR 20080044914A KR 1020087008582 A KR1020087008582 A KR 1020087008582A KR 20087008582 A KR20087008582 A KR 20087008582A KR 20080044914 A KR20080044914 A KR 20080044914A
Authority
KR
South Korea
Prior art keywords
film
silicon substrate
raw material
substrate
nucleation
Prior art date
Application number
KR1020087008582A
Other languages
English (en)
Other versions
KR100966388B1 (ko
Inventor
신타로 아오야마
츠요시 다카하시
고우지 시모무라
미키 아루가
Original Assignee
도쿄엘렉트론가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도쿄엘렉트론가부시키가이샤 filed Critical 도쿄엘렉트론가부시키가이샤
Publication of KR20080044914A publication Critical patent/KR20080044914A/ko
Application granted granted Critical
Publication of KR100966388B1 publication Critical patent/KR100966388B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02142—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing silicon and at least one metal element, e.g. metal silicate based insulators or metal silicon oxynitrides
    • H01L21/02148—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing silicon and at least one metal element, e.g. metal silicate based insulators or metal silicon oxynitrides the material containing hafnium, e.g. HfSiOx or HfSiON
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/02—Pretreatment of the material to be coated
    • C23C16/0272—Deposition of sub-layers, e.g. to promote the adhesion of the main coating
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/40—Oxides
    • C23C16/401—Oxides containing silicon
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523—Pulsed gas flow or change of composition over time
    • C23C16/45525—Atomic layer deposition [ALD]
    • C23C16/45527—Atomic layer deposition [ALD] characterized by the ALD cycle, e.g. different flows or temperatures during half-reactions, unusual pulsing sequence, use of precursor mixtures or auxiliary reactants or activations
    • C23C16/45536—Use of plasma, radiation or electromagnetic fields
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/56—After-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02043—Cleaning before device manufacture, i.e. Begin-Of-Line process
    • H01L21/02052—Wet cleaning only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02321—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer
    • H01L21/02329—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of nitrogen
    • H01L21/02332—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of nitrogen into an oxide layer, e.g. changing SiO to SiON
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H01L21/0234—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H01L21/31645—Deposition of Hafnium oxides, e.g. HfO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/318—Inorganic layers composed of nitrides

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Organic Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Electromagnetism (AREA)
  • Formation Of Insulating Films (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

실리콘 기판 상으로의 고유전체막의 형성 방법은, 상기 실리콘 기판 표면을 희불산 처리하는 공정과, 상기 희불산 처리 공정 후, 상기 실리콘 기판 표면에 Hf와 질소를 포함하는 유기 금속 원료를 공급하여, HfN의 핵 형성을 실행하는 공정과, 상기 핵 형성 공정 후, 상기 실리콘 기판 표면에 Hf를 포함하는 유기 금속 원료와 Si를 포함하는 유기 원료를 공급하여, Hf 실리케이트막을 CVD법에 의해 성막하는 공정을 포함한다.

Description

금속 실리케이트막의 형성 방법 및 기록 매체{METHOD FOR METAL SILICATE FILM FORMATION AND RECORDING MEDIUM}
본 발명은 일반적으로 성막 기술에 관한 것으로, 특히 금속 실리케이트막의 형성 방법 및 이러한 금속 실리케이트막을 사용한 반도체 장치의 제조 방법에 관한 것이다.
미세화 기술의 진보에 따라, 오늘날에는 게이트 길이가 0.1㎛를 자르는 초미세화ㆍ초고속 반도체 장치의 제조가 가능하게 되고 있다.
이러한 초미세화ㆍ초고속 반도체 장치에서는, 게이트 길이의 축소에 따라, 게이트 산화막의 막두께도 스케일링 규칙을 따라서 감소시킬 필요가 있지만, 게이트 길이가 0.1㎛를 자르는 반도체 장치에서는, 게이트 산화막의 막두께도 종래의 열산화막을 사용한 경우, 1~2nm, 또는 그 이하로 설정할 필요가 있다. 그러나, 이와 같이 매우 얇은 게이트 절연막에서는 터널 전류가 증대하고, 그 결과 게이트 리크 전류가 증대하는 문제를 회피할 수 없다.
이러한 사정에 의해, 종래, 비유전률이 열산화막의 비유전률보다 훨씬 크고, 이 때문에 실제 막두께가 크더라도 SiO2막으로 환산한 경우의 막두께가 작은 Ta2O5나 Al2O3, ZrO2, HfO2, 또는 ZrSiO4 또는 HfSiO4와 같은 고유전체(이른바 high-K 유전체) 재료를 게이트 절연막에 대하여 적용하는 것이 제안되고 있다. 이러한 고유전체 재료를 사용함으로써, 게이트 길이가 0.1㎛ 이하로, 매우 짧은 초고속 반도체 장치에 있어서도 수 nm의 물리적 막두께의 게이트 절연막을 사용할 수 있어, 터널 효과에 의한 게이트 리크 전류를 억제할 수 있다. 일반적으로, 이러한 고유전체 재료는, 실리콘 기판 표면에 형성된 경우, 다결정 구조로 된다.
실리콘 기판 표면에 직접적으로 고유전체막을 형성한 경우에는, 실리콘 기판과 고유전체막 사이에서 Si 원자와 금속 원자가 대규모의 상호 확산이 발생하기 쉽기 때문에, 고유전체막은 실리콘 기판 표면에 매우 얇은 계면 산화막을 거쳐서 형성되는 것이 일반적이다. 한편, 최근에는, 상기 고유전체막의 원료를 선택함으로써, 실리콘 기판 표면에 직접적으로 고유전체막을 형성하는 기술도 제안되고 있다.
발명의 개시
발명이 해결하고자 하는 과제
도 1(a)~(c)는 상기 계면 산화막을 거쳐서 실리콘 기판(11) 상에 HfSiO4막을 형성하는 본 발명의 관련 기술에 의한 공정을 나타낸다.
도 1(a)를 참조하면, 실리콘 기판(11)의 표면에 희불산(DHF) 처리가 실시되어, 자연 산화막이 제거되는 동시에, 노출된 신선한 실리콘 표면이 수소 종단된다.
다음에, 도 1(b)의 공정에서, 이렇게 DHF 처리된 실리콘 기판(11)의 표면에, 전형적으로는 400~500℃의 자외광 여기 래디컬 산화 처리에 의해, 막두께가 약 0.4nm의 실리콘 산화막(12)이 상기 계면 산화막으로서 형성되고, 또한 도 1(c)의 공정에서, 이러한 계면 산화막 상에, 터셔리부톡시하프늄(HTB) 및 테트라에톡시실란(TEOS)을 원료로 한 CVD법에 의해, 전형적으로는 480℃의 기판 온도로 HfSiO4막(13A)이 수 나노미터의 막두께로 형성된다.
이렇게 해서 형성된 HfSiO4막(13A)은 리크 전류가 적어, 초고속 반도체 장치의 게이트 전극으로서 우수한 성질을 갖고 있다.
그러나, 실제로 이러한 HTB와 TEOS를 원료로 하여 형성된 HfSiO4막을 게이트 절연막에 사용하여 전계 효과 트랜지스터를 제작해 보면, 동작중에 임계값 전압이 현저히 변동하는 현상이 발생하는 것이 발견되었다. 이것은, 특히 계면 산화막(12)과 상기 HfSiO4막(13A)의 계면 근방에 결함이 존재하고, 반도체 장치의 동작시에, 이러한 결함에 캐리어가 포획되는 것을 시사하고 있다.
이에 대하여, 도 2(a), (b)는 상기 실리콘 기판(11) 상에 직접적으로 HfSiO4막(13B)을, TDEAH(테트라키스디에틸아미드하프늄) 및 TDMAS(트리스디메틸아미드실란)을 원료로 한 CVD법에 의해 형성하는 다른 관련 기술에 의한 공정을 나타낸다.
도 2(a)를 참조하면, 실리콘 기판(11)의 표면이 도 1(a)의 공정과 마찬가지로 DHF 처리되어, 자연 산화막이 제거된 후, 도 2(b)의 공정에서, TDEAH 및 TDMAS 를 원료로, CVD법을, 전형적으로는 610℃의 기판 온도로 실행함으로써, 상기 실리콘 기판(12) 상에 HfSiO4막(13B)이 수 나노미터의 막두께로 형성된다. 또한, 상기 DEEAH와 TDMAS를 원료로 하는 HfSiO4막의 성막은, 도 1(c)와 같은 계면 산화막(12) 상에서 실행하면, 형성되는 HfSiO4막의 표면 거칠기가 증대하기 때문에, 도 2(a)와 같은 DHF 처리를 행한 실리콘 기판(11)에 대하여 직접적으로 행해진다.
이렇게 해서 TDEAH와 TDMAS를 원료로 형성된 HfSiO4막(13B)은 리크 전류가 큰 문제점을 갖고는 있지만, 실제로 이러한 HfSiO4막을 게이트 절연막에 사용하여 전계 효과 트랜지스터를 제작해 보면, 임계값 전압이 안정하고, 실리콘 기판(21)과 HfSiO4막(13B)의 계면 근방에는 결함이 적은 우수한 막질의 절연막이 형성되어 있는 것이 시사된다. 단, 이렇게 해서 TDEAH와 TDMAS를 원료로 하여 형성된 HfSiO4막(13B)은 앞서도 설명한 바와 같이 리크 전류 특성이 뒤떨어지는 문제점을 갖고 있다.
그래서, 본 발명은 상기의 과제를 해결한, 새롭고 유용한 고유전체막의 제조 방법을 제공하는 것을 개괄적 과제로 한다.
본 발명의 보다 구체적인 과제는, 실리콘 기판 상으로의 고유전체막의 형성 방법으로서, 상기 실리콘 기판과의 사이의 계면 특성을 향상시킬 수 있고, 또한 리크 전류 특성을 향상시킬 수 있는 고유전체막의 형성 방법을 제공하는 것에 있다.
특허 문헌 1: WO03/049173호 국제 공개 공보
비특허 문헌 1: 신학 기보 SDM2002-189(2002-10)
과제를 해결하기 위한 수단
일측면에 의하면 본 발명은, 실리콘 기판 상으로의 고유전체막의 형성 방법으로서, 상기 실리콘 기판 표면을 희불산 처리하는 공정과, 상기 희불산 처리 공정 후, 상기 실리콘 기판 표면에 Hf와 질소를 포함하는 유기 금속 원료를 공급하여, HfN의 핵 형성을 실행하는 공정과, 상기 핵 형성 공정 후, 상기 실리콘 기판 표면에 Hf를 포함하는 유기 금속 원료와 Si를 포함하는 유기 원료를 공급하여, Hf 실리케이트막을 CVD법에 의해 성막하는 공정을 포함하는 고유전체막의 성막 방법을 제공한다.
다른 측면에 의하면 본 발명은, 범용 컴퓨터에 의해 기판 처리 장치를 제어시켜서, 상기 기판 처리 장치에, 실리콘 기판 상으로의 고유전체막의 성막 처리를 실행시키는 프로그램을 기록한 컴퓨터 판독 가능한 기록 매체로서, 상기 고유전체막의 성막 처리는, 상기 실리콘 기판 표면을 희불산 처리하는 공정과, 상기 희불산 처리 공정 후, 상기 실리콘 기판 표면에 Hf와 질소를 포함하는 유기 금속 원료를 공급하여, HfN의 핵 형성을 실행하는 공정과, 상기 핵 형성 공정 후, 상기 실리콘 기판 표면에 Hf를 포함하는 유기 금속 원료와 Si를 포함하는 유기 원료를 공급하여, Hf 실리케이트막을 CVD법에 의해 성막하는 공정을 포함하는 컴퓨터 판독 가능한 기록 매체를 제공한다.
발명의 효과
본 발명에 의하면, 성막의 초기 단계에 있어서, 희불산 처리한 실리콘 기판 표면에 Hf와 질소를 포함하는 유기 금속 원료를 공급하여, HfN의 핵 형성을 실행함으로써, 상기 실리콘 기판 표면에는 질소 원자가, Si(100)면 상에서의 Si 원자의 면밀도의 1/100 정도의 면밀도로 퇴적되지만, 이러한 질소 원자가 실리콘 기판 표면의 결함을 해소하여, 실리콘 기판과 HfSiO4막 사이의 계면 특성이 안정화되는 것으로 생각된다. 또한, 상기 HfN의 핵 생성 공정을, 실리콘 기판 표면에서의 SiC 형성이 발생하지 않는 400℃ 이하의 온도로 실행함으로써, 상기 실리콘 기판과 HfSiO4막의 계면을 더욱 안정화할 수 있다. 그래서, 이렇게 해서 HfN의 핵 형성을 실행한 실리콘 기판 표면에, HTB와 TEOS를 원료로 하는 CVD법에 의해 HfSiO4막을 성막함으로써, 임계값 특성이 안정하고, 리크 전류가 적은 HfSiO4 게이트 절연막을 형성하는 것이 가능해진다.
도 1은 본 발명의 관련 기술에 의한 실리콘 기판 상으로의 HfSiO4막의 형성 공정을 나타내는 도면,
도 2는 다른 본 발명의 관련 기술에 의한 실리콘 기판 상으로의 HfSiO4막의 형성 공정을 나타내는 도면,
도 3은 본 발명에서 사용하는 기판 처리 장치의 구성을 나타내는 도면,
도 4는 본 발명의 원리를 설명하는 도면,
도 5는 본 발명의 원리를 설명하는 다른 도면,
도 6은 본 발명의 원리를 설명하는 다른 도면,
도 7은 실리콘 기판 표면에서의 SiC 형성을 나타내는 도면,
도 8은 본 발명의 원리를 설명하는 또 다른 도면,
도 9는 본 발명의 제 1 실시형태에 따른 기판 처리 방법을 나타내는 흐름도,
도 10은 도 9에 대응한 기판 처리 공정을 나타내는 도면,
도 11은 본 발명의 제 1 실시형태에서 사용하는 다른 기판 처리 장치를 나타내는 도면,
도 12는 본 발명의 제 2 실시형태에 따른 기판 처리 방법을 나타내는 흐름도,
도 13은 본 발명의 제 2 실시형태에 의해 형성된 막 구조를 나타내는 도면,
도 14는 본 발명의 제 3 실시형태에 따른 클러스터형 기판 처리 장치의 구성을 나타내는 도면,
도 15는 도 14의 클러스터형 기판 처리 장치에서 실행되는 기판 처리 공정을 나타내는 흐름도,
도 16은 도 14의 클러스터형 기판 처리 장치에서 사용하는 마이크로파 플라즈마 처리 장치의 구성을 나타내는 도면,
도 17은 도 14의 클러스터형 기판 처리 장치의 제어 장치를 구성하는 범용 컴퓨터의 구성을 나타내 도면.
발명을 실시하기 위한 최선의 형태
[원리]
본 발명의 발명자는 본 발명의 기초로 되는 연구에 있어서, 상기 도 2(a), (b)의 HfSiO4막의 성막 공정에서 문제로 되는, 실리콘 기판(12)과 HfSiO4막(13B) 사이의 계면 상태를 조사하고 있었던 바, 상기 과제의 해결 수단의 단서로 된 현상을 발견하였다.
도 3은 본 발명의 발명자가 상기 연구에서 시용한 기판 처리 장치(40)의 개략적 구성을 나타낸다.
도 3을 참조하면, 기판 처리 장치(40)는 본래 실리콘 기판 상에 막두께가 수 옹스트롬의 극박 실리콘 산화막을 자외광 활성화 산소 래디컬에 의해 형성하고, 이것을 리모트 플라즈마원에서 형성된 질소 래디컬에 의해 질화하는 공정을 위해서 설계된 기판 처리 장치이지만(일본 특허 공개 제2004-6614호 공보 참조), 본 발명에서는, 이러한 종래의 기판 처리 장치의 구성을 일부 변경하여 실험하고 있다.
도 3을 참조하면, 상기 기판 처리 장치(40)는 히터(42A)를 구비하여 프로세 스 위치와 기판 반입ㆍ반출 위치 사이를 상하 이동이 자유롭게 마련된 기판 보지대(保持臺)(42)를 수납하고, 상기 기판 보지대(42)와 함께 프로세스 공간(41B)을 구성하는 처리 용기(41)를 구비하고 있으며, 상기 기판 보지대(42)는 구동 장 치(42C)에 의해 회동된다. 또한, 상기 처리 용기(41)의 내벽면은 석영 유리로 이루어진 내부 라이너(41G)에 의해 덮여져 있고, 이에 따라, 노출 금속면으로부터의 피처리 기판의 금속 오염을 1×1010원자/㎠ 이하의 레벨로 억제하고 있다.
또한, 상기 기판 보지대(42)와 구동 장치(42C)의 결합부에는 자기 밀봉(48)이 형성되고, 자기 밀봉(48)은 진공 환경에 보지(保持)되는 자기 밀봉실(42B)과 대기 환경 중에 형성되는 구동 장치(42C)를 분리하고 있다. 자기 밀봉(48)은 액체이기 때문에, 상기 기판 보지대(42)는 회동 자유롭게 보지된다.
도시된 상태에서는, 상기 기판 보지대(42)는 프로세스 위치에 있고, 아래쪽에 피처리 기판의 반입ㆍ반출을 위한 반입ㆍ반출실(41C)이 형성되어 있다. 상기 처리 용기(41)는 게이트 밸브(47A)를 사이에 두고 기판 반송 유닛(47)에 결합되어 있고, 상기 기판 보지대(42)가 반입ㆍ반출(41C) 중에 하강한 상태에 있어서, 상기 게이트 밸브(47A)를 거쳐서 기판 반송 유닛(47)으로부터 피처리 기판 W가 기판 보지대(42) 상에 반송되고, 또한 처리 완료된 기판 W가 기판 보지대(42)로부터 기판 반송 유닛(47)에 반송된다.
도 3의 기판 처리 장치(40)에서는, 상기 처리 용기(41)의 게이트 밸브(47A)에 가까운 부분에 배기구(41A)가 형성되어 있고, 상기 배기구(41A)에는 밸브(43A) 및 APC(자동 압력 제어 장치)(44B)를 사이에 두고 터보 분자 펌프(43B)가 결합되어 있다. 상기 터보 분자 펌프(43B)에는, 또한 드라이 펌프 및 기계식 승압기 펌프를 결합하여 구성한 펌프(44)가 밸브(43C)를 사이에 두고 결합되어 있고, 상기 터보 분자 펌프(43B) 및 드라이 펌프(44)를 구동함으로써, 상기 프로세스 공간(41B)의 압력을 1.33×10-1~1.33×10-4Pa(10-3~10-6Torr)까지 감압하는 것이 가능하게 된다.
한편, 상기 배기구(41A)는 밸브(44A) 및 APC(44B)를 사이에 두고 직접적으로도 펌프(44)에 결합되어 있고, 상기 밸브(44A)를 개방함으로써, 상기 프로세스 공간은 상기 펌프(44)에 의해 1.33Pa~1.33kPa(0.01~10Torr)의 압력까지 감압된다.
상기 처리 용기(41)에는, 피처리 기판 W를 사이를 두고서 상기 배기구(41A)와 대향하는 쪽에 산소 가스 및 TDEAH를 각각의 라인으로부터 공급되는 처리 가스 공급 노즐(41D)이 마련되어 있고, 상기 처리 가스 공급 노즐(41D)에 공급된 산소 또는 TDEAH의 가스는 상기 프로세스 공간(41B) 내를 상기 피처리 기판 W의 표면을 따라 흘러서, 상기 배기구(41A)로부터 배기된다.
이와 같이 상기 처리 가스 공급 노즐(41D)로부터 공급된 처리 가스, 특히 산소 가스를 활성화하여 산소 래디컬을 생성시키기 때문에, 도 6의 기판 처리 장치(40)에서는 상기 처리 용기(41) 상, 상기 처리 가스 공급 노즐(41D)과 피처리 기판 W 사이의 영역에 대응하여 석영 창(45A)을 갖는 자외광원(45)이 마련된다. 단, 본 실험에서는, 상기 자외광원(45)은 사용되지 않는다. 또한, 상기 처리 용기(41)에는 상기 피처리 기판 W에 대하여 배기구(41A)와 대향하는 쪽에 리모트 플라즈마원(46)이 형성되어 있다. 단, 본 실험에서는, 상기 리모트 플라즈마원(46)은 사용되지 않는다.
도 4의 기판 처리 장치(40)에서는, 또한 상기 반입ㆍ반출실(41C)을 질소 가 스에 의해 퍼지하는 퍼지 라인(41c)이 마련되고, 또한 상기 자기 밀봉실(42B)을 질소 가스에 의해 퍼지하는 퍼지 라인(42b) 및 그 배기 라인(42c)이 마련되어 있다.
보다 상세하게 설명하면, 상기 배기 라인(42c)에는 밸브(49A)를 사이에 두고 터보 분자 펌프(49B)가 결합되고, 상기 터보 분자 펌프(49B)는 밸브(49C)를 사이에 두고 펌프(44)에 결합되어 있다. 또한, 상기 배기 라인(42c)은 펌프(44)와 밸브(49D)를 사이에 두고서도 직접 결합되어 있고, 이에 따라 자기 밀봉실(42B)을 여러 가지의 압력으로 보지하는 것이 가능하게 된다.
상기 반입ㆍ반출실(41C)은 펌프(44)에 의해 밸브(44C)를 거쳐서 배기되거나, 또는 터보 분자 펌프(43B)에 의해 밸브(43D)를 거쳐서 배기된다. 상기 프로세스 공간(41B) 중에 있어서 오염이 발생하는 것을 회피하기 위해서, 상기 반입ㆍ반출실(41C)은 프로세스 공간(41B)보다 저압으로 유지되고, 또한 상기 자기 밀봉실(42B)은 차동 배기됨으로써, 상기 반입ㆍ반출실(41C)보다 더욱 저압으로 유지된다.
도 4는 도 3의 기판 처리 장치(40)에 있어서 TDEAH와 TDMAS를 도입하여 HfSiO4막을 형성한 후, 상기 실리콘 기판을 처리 용기(41)로부터 취출하여, 상기 처리 용기 내부를 Ar 가스로 퍼지한 후, DHF 처리한 새로운 실리콘 기판을 도입하여, 처리 용기(41) 내에 퍼지 공정 후도 잔류하고 있는 TDEAH 분위기에 폭로(暴露)한 경우의, 실리콘 기판 표면의 XPS 백그라운드 스펙트럼을 나타내고 있다(「TEDAH-TDMAS on DHF last」). 즉, 도 5에서 「TEDAH-TDMAS on DHF last」라고 표기한 시 료는, DHF 처리된 실리콘 기판을, HfSiO4막의 성막을 행하지 않고, TDEAH 분위기에 폭로한 것과 실질적으로 동일한 상태로 되어 있다. 또한, 도 5 중, 실선은 XPS 실측점에 대하여 고속 퓨리에 변환(FFT)에 의해 피트시킨 커브를 나타내고 있다.
도 4를 참조하면, 상기 XPS 측정에 있어서 Hf4d 궤도의 피크가 검출되고, 상기 실리콘 기판 표면에는 Hf가 퇴적해 있는 것이 확인되었다. 이러한 Hf는 처리 용기 내에 잔류하고 있는 TEDAH에 기인하는 것으로 생각된다.
이에 대하여, 도 4 중, 「HTB TEOS on UVO2」라고 표기하고 있는 시료는, 상기 도 1(a)~(c)의 공정에서, 자외광 활성화 산소 래디컬에 의해 두께가 수 옹스트롬의 산화막을 형성된 실리콘 기판 상에 HfSiO4막을 성막한 후, 상기 실리콘 기판을 기판 처리 장치(40)의 처리 용기(41)로부터 취출하여, 상기 처리 용기(41) 내부를 Ar 가스로 퍼지한 후, 마찬가지의 산화막을 형성한 새로운 실리콘 기판을 처리 용기 내에 도입하여, 잔류하고 있는 HTB와 TEOS의 분위기에 폭로한 경우의, XPS 백그라운드 스펙트럼을 나타내고 있다.
도 4를 참조하면, 상기 「HTB TEOS on UVO2」의 시료에서는, Hf의 피크는 전혀 검출되고 있지 않아, 앞서의 「TEDAH-TDMAS on DHF last」의 시료와 상이한 결과가 발생하고 있음을 알 수 있다.
도 5는 도 4의 XPS 스펙트럼에 있어서, Hf4d 궤도의 피크 근방을 확대해서 나타내는 도면이다. 단, 도 5 중에는, 상기 도 5의 XPS 스펙트럼(성막 시간 0초) 외에, 성막을 여러 가지의 시간 계속한 경우의 스펙트럼이 겹쳐서 표시되어 있다.
도 5를 참조하면, 상기 Hf4d 궤도의 XPS 피크는 HfN에 의한 화학적 시프트를 발생하고 있고, 상기 도 4의 상태, 즉 실질적인 HfSiO4막의 성막 개시 전의 상태에 있어서, 이미 실리콘 기판(12)의 표면에는 잔류 분위기에 의해 실질적인 HfN이 형성되는 것을 나타내고 있다. 또한, 그 후, 도 2(b)의 공정에 대응하여 TDEAH와 TDMAS를 공급하여 HfSiO4막을 실리콘 기판 표면에 성장시킨 경우에도, 실리콘 기판상의 HfN은 잔류하고 있는 것이, 상기 성막 시간을 5초, 10초, 50초, 100초, 200초로 변화시킨 XPS 스펙트럼으로부터 확인된다.
한편, 상기 도 4의 상태, 즉 실질적인 HfSiO4막의 성막 개시 전의 상태에 있어서는, HfO의 XPS 피크는 관측되지 않아, 상기 실리콘 기판(12)의 표면에는 HfO2는 형성되어 있지 않음을 알 수 있다.
도 5에서의 HfN의 XPS 피크로부터 견적한 상기 실리콘 기판(12)의 표면에서의 질소 원자의 면밀도의 값은 8.4×1012cm-2이지만, 이것은 실리콘 (100)면 상에 있어서의 Si의 면밀도(7×1014cm-2)의 값의 약 1/100로 되어 있다. 이와 같이 실리콘 기판 표면에, Hf와 결합한 형태로 퇴적한 질소 원자는 실리콘 기판 표면에 드문드문하게 분포한 결함에 선택적으로 결합하고, 이에 따라, 전자 또는 홀의 트랩으로 되는 결함이 해소되어, 전계 효과 트랜지스터를 제작한 경우에, 임계값 전압의 시프트가 억제되는 것으로 생각된다.
이에 반하여, 도 1(a)~(c)의 공정에서는, 실리콘 기판 표면의 결함에 질소 원자가 결합하지 않아, 이러한 계면이 HfSiO4막(13A)의 형성 후에도 실리콘 기판(11)과 실리콘 산화막(12)의 계면에 잔류해 버려서, 캐리어의 트랩으로서 작용하는 것으로 생각된다.
또한, 본 발명의 발명자는 상기 도 1(a)~(c)의 공정에서는, 리크 전류 특성이 우수한 HfSiO4막이 얻어지는 데 반하여, 도 2(a)~(b)의 공정에서는, 얻어지는 HfSiO4막의 리크 전류 특성이 뒤떨어지는 이유를 조사하여, 도 6에 나타내는 결과를 얻었다.
도 6은 상기 도 2(a)~(b)의 공정을 실행한 후, 처리 용기 내부를 Ar 가스로 퍼지하고, 또한 새로운 실리콘 기판을 도입하여 610℃로 보지한 경우(성막 시간 0초)의, 상기 실리콘 기판 표면에서의 C1s 궤도의 XPS 스펙트럼을 나타낸다.
도 6을 참조하면, XPS 스펙트럼 중에는, O-C-O 결합의 피크, C-O 결합의 피크, C-C 결합 및 C-H 결합의 피크가 관측되고, 실리콘 기판 표면에는 잔류 분위기 내의 유기 금속 화합물 및 유기 실리콘 화합물에 기인한다고 생각되는 탄소 원자의 퇴적이 발생하고 있음을 알 수 있다.
한편, 도 6의 XPS 스펙트럼에는, Si-C 결합에 따르는 화학적 시프트가 관측되지만, 이것은 실리콘 기판 상에 퇴적한 탄소 원자가 Si 원자와 결합하여 SiC를 형성하고 있음을 시사하고 있다.
도 7은 비특허 문헌 1에 보고된, 실리콘 기판 표면에서의 SiC 형성의 모델을 나타내는 도면이다.
도 7을 참조하면, 실리콘 기판이 약 400℃로 가열되면, 실리콘 기판 표면을 종단하고 있었던 수소 원자가 SiH2 또는 SiH의 형태로 탈리하여, 활성인 실리콘 표면이 노출된다. 이 수소 원자의 탈리와 실질적으로 동시에, 상기 실리콘 기판 표면에서는 분위기 내의 탄소에 의한 SiC의 형성이 개시되고, 특히 기판 온도가 450℃ 근처에서 SiC의 형성이 급격히 상승하여, 500℃을 초과하면 SiC 형성 반응은 급격히 진행함을 알 수 있다. 이러한 실리콘 기판 표면에 형성된 SiC는 결함을 형성하여, 예컨대 실리콘 기판 표면에 형성된 실리콘 산화막의 리크 전류 특성을 열화시키는 것이 알려져 있다.
그래서, 이와 같이 도 6의 XPS 스펙트럼에 있어서 SiC가 검출된 것은, 실리콘 기판 표면에 상기 도 7의 메카니즘으로 형성된 SiC가, HfSiO4막의 리크 전류 열화의 원인으로 되고 있음을 시사하고 있다고 생각된다. 도 6의 SiC 피크의 높이로부터는, Si 기판 표면에서의 탄소 원자의 면밀도가 2.4×1014cm-2로 산출되지만, 이러한 값은 실리콘 기판 표면의 실리콘 원자 중, 3개에 하나가 탄소 원자에 결합하고 있는 상태에 대응한다.
이에 대하여, 도 8은 도 1(a)~(c)의 공정을 실행한 후에, 처리 용기 내부를 퍼지하고, 또한 새로운 실리콘 기판을 도입하여 자외광 래디컬 산화 처리를 행한 후, 500℃로 보지한 경우의 C1s의 XPS 스펙트럼을 나타낸다.
도 8을 참조하면, 이 경우에는, 실리콘 기판 표면에 산화막이 존재하기 때문에, SiC 형성되지 않음을 알 수 있다.
도 1(a)~(c)의 공정에서는, 처음에 도 1(b)의 공정에서 실리콘 기판(11) 상에 400℃ 정도의 저온으로 자외광 래디컬 산화막(12)이 형성되기 때문에, 실리콘 기판 표면에는 SiC이 형성되지 않고, 이 때문에, 도 1(c)의 공정에서 HfSiO4막을 퇴적하더라도, SiC 결함에 의한 리크 전류 특성의 열화가 발생하지 않는 것으로 생각된다.
그래서, 본 발명에서는, 처음에 HfN의 핵 형성 공정을 실행하여 실리콘 기판 표면을 TDEAH 등 Hf의 아미드계 유기 금속 원료에 폭로함으로써, 상기 실리콘 기판 표면의 결함을 질소 원자에 의해 해소하고, 그 후에 리크 전류 특성이 우수한 HfSiO4막을, HBT과 TEOS를 원료로 한 CVD법에 의해 형성하는 것을 제안한다. 그때, 상기 핵 형성 공정을 400℃ 이하의 온도로 실행함으로써, 실리콘 기판 표면에서의 SiC 형성을 억제할 수 있고, 그 후에 HfSiO4막을 HBT과 TEOS를 원료에, 보다 높은 600℃ 정도의 온도로 성막함으로써, 고품질의 HfSiO4막을 형성하는 것이 가능하게 된다.
[제 1 실시형태]
도 9는 본 발명의 제 1 실시형태에 따른 HfSiO4막의 성막 공정을 나타내는 흐름도, 도 10(a)~(c)는 도 9의 흐름도에 대응한 기판 처리 공정을 나타내는 도면이다.
도 9를 참조하면, 단계 1에 있어서 도 10(a)에 나타내는 바와 같이 실리콘 기판(21)이 DHF 처리되어, 자연 산화막이 제거되는 동시에, 상기 실리콘 기판 표면이 수소 종단된다.
다음에, 도 9의 단계 2에 있어서, 상기 DHF 처리된 실리콘 기판(21)의 표면에, 도 10(b)에 나타내는 바와 같이 TDEAH를 공급하여, 400℃ 이하의 온도로 HfN층(22)을 핵 형성층으로서 형성한다.
또한, 도 10(c)의 공정에서, 상기 HfN 핵 형성층(22)이 형성된 실리콘 기판(21) 상에, HTB와 TEOS를 원료에, HfSiO4막(23)을 소망하는 두께, 예를 들어 2~4nm로 형성한다.
본 실시예에서는, 처음에 DHF 처리된 실리콘 기판 표면에 HfN 핵 형성층(22)을 형성함으로써, 실리콘 기판(21) 표면에서 캐리어의 트랩으로 될 수 있는 사이트가 질소 원자와의 결합에 의해 해소되어, 실리콘 기판(21)과 HfSiO4막(23) 사이의 계면의 전기 특성을 안정화시킨다.
또한, 그때에, 상기 HfN 핵 생성층(22)의 형성을, 실리콘 기판 표면에서 SiC 결함이 성장하지 않는 400℃ 이하의 온도로 실행함으로써, 도 10(c)의 공정에서 형성되는 HfSiO4막 내에서의 결함의 형성을 회피할 수 있다. 또한, 상기 도 10(c)의 공정은, 예를 들어 600℃ 이상의 고온에서 실행하더라도, 실리콘 기판(21)의 표면은 이미 HfN 핵 형성층(22)으로 덮여져 있기 때문에, 실리콘 기판(21)의 표면에 SiC 결함이 형성되는 일이 없어, HfSiO4막은 양호한 리크 전류 특성을 나타낸다.
예컨대, 상기 도 10(a)의 공정을 도 3의 기판 처리 장치(40)를 사용하여 실행하는 경우에는, 도 10(a)의 DHF 처리한 실리콘 기판(21)을 상기 처리 용기(41) 내의 기판 보지대(42) 상에 피처리 기판 W로서 보지하고, 400℃의 기판 온도로 보지한다. 또한, 상기 처리 용기(41) 내압을 200Pa로 설정하고, 상기 처리 가스 공급 노즐(41D)로부터 TDEAH만을, 예를 들어 0.2SCCM의 유량으로 공급한다. 이 상태를 10~20초간 보지함에 따라, 상기 도 10(b)의 공정에 대응하여, 상기 실리콘 기판(21)의 표면에 상기 HfN 핵 형성층(22)이, 질소 원자의 면밀도가 적어도 8.4×1012/㎠로 되도록 형성된다.
또한, 본 실시형태에서는, 상기 도 10(c)의 공정을 도 11에 나타내는 MOCVD 장치(60)를 사용하여 실행한다.
도 11을 참조하면, 상기 MOCVD 장치(60)는 펌프(61)에 의해 배기되는 처리 용기(62)를 구비하고, 상기 처리 용기(62) 중에는 피처리 기판 W를 보지하는 보지대(62A)가 마련되어 있다.
또한, 상기 처리 용기(62) 중에는 상기 피처리 기판 W에 대향하도록 샤워헤드(62S)가 마련되고, 상기 샤워헤드(62S)에는, 산소 가스를 공급하는 라인(62a)이 도시를 생략한 MFC(질량 유량 제어기) 및 밸브 V1를 사이에 두고 접속되어 있다.
상기 MOCVD 장치(60)는 터셔리부틸하프늄(HTB) 등 유기 금속 화합물 원료를 보지하는 용기(63B)를 구비하고 있고, 상기 용기(63B) 내의 유기 금속 화합물 원료는, He 가스 등의 압송 가스에 의해, 유체 유량 제어기(62d)를 경유하여 기화 기(62e)에 공급되고, 상기 기화기(62e)에서 Ar 등의 캐리어 가스의 도움에 의해 기화된 유기 금속 화합물 원료 가스가 밸브 V3를 거쳐서 샤워헤드(62S)에 공급된다.
또한, 상기 MOCVD 장치(60)에는, TEOS 등의 유기 실리콘 화합물 원료를 보지하는 가열 용기(63A)를 구비하고 있고, 상기 가열 용기(63A)에서 증발한 상기 유기 실리콘 화합물 원료 가스가, MFC(62b) 및 밸브 V2를 거쳐서 샤워헤드(62S)에 공급된다.
상기 샤워 헤드(62S) 내에서 상기 산소 가스, 유기 실리콘 화합물 원료 가스 및 유기 금속 화합물 원료 가스는 각각의 경로를 통해서, 상기 샤워헤드(62S) 중 상기 실리콘 기판 W에 대향하는 면에 형성된 개구부(62s)로부터, 상기 처리 용기(62) 내의 프로세스 공간으로 방출된다.
그래서, 본 실시형태에서는, 상기 도 10(b)의 상태의 실리콘 기판(21)을 상기 처리 용기(62) 내에 도입하여, 상기 기판 보지대(62A) 상에 피처리 기판 W로서 보지하고, 예컨대 상기 처리 용기(62)의 내압을 40Pa, 기판 온도를 480℃로 설정하고, 상기 샤워헤드(62S)로부터 HTB를 0.2SCCM의 유량으로, TEOS를 0.2SCCM의 유량으로 도입함으로써, 상기 HfN 핵 형성층(22)이 형성된 실리콘 기판(21) 상에 HfSiO4막을 2~4nm의 막두께로 형성한다.
또한, 본 실시형태에서는 도 9의 단계 2에 있어서 TDEAH를 Hf의 유기 아미드 화합물로서 사용하는 예를 설명했지만, 본 발명은 이러한 특정한 화합물에 한정되는 것이 아니라, 예컨대 TEMAH(테트라키스디메틸메틸아미드하프늄), TDMAH(테트라 키스디메틸아미드하프늄) 등 다른 유기 아미드 화합물을 사용하는 것도 가능하다.
또한, 본 실시예에서는 도 9의 단계 3에 있어서 HTB를 Hf의 유기 금속 원료로서, 또한 TEOS를 유기 Si 원료로서 사용하는 예를 설명했지만, 본 발명은 이러한 특정한 화합물에 한정되는 것이 아니라, 예컨대 TDEAH 등, 다른 유기 Hf 원료를, 또한 TDMAS 등 다른 유기 실리콘 화합물을 사용하는 것도 가능하다.
또한, 상기 도 10(c)의 CVD 공정은, 도 2에 나타낸 바와 같이 400℃ 이상의 온도로 실행할 수 있으며, 특히 610℃ 등, 600℃를 초과하는 온도에 있어서, 고품질의 HfSiO4막을 성막할 수 있다.
또한, 본 실시예에서는, 도 9의 단계 2, 즉 도 10의 공정 (B)를 도 3의 기판 처리 장치(40)에서 실행하고, 또한 도 9의 단계 3, 즉 도 10의 공정 (C)를 도 11의 기판 처리 장치(60)에서 실행하고 있지만, 어느 쪽의 공정도 도 11의 기판 처리 장치(60)에서 실행하는 것이 가능하다.
[제 2 실시형태]
도 12는 본 발명의 제 2 실시형태에 따른 HfSiO4막의 성막 공정을 나타내는 흐름도, 도 13은 본 실시형태에서 형성되는 구조를 나타낸다. 단, 도 12, 13 중, 앞서 설명한 단계에 대응하는 단계에는 동일한 참조 부호를 부여하고, 설명을 생략한다.
도 12를 참조하면, 본 실시예에서는, 단계 2에 있어서 실리콘 기판(21) 상에 HfN 핵 생성층(22)을 형성한 후, 단계 2A에 있어서 도 4의 기판 처리 장치(40)의 자외광원(45)을 구동하여, 상기 처리 가스 공급 노즐(41D)로부터 상기 프로세스 공간(41B) 내에 산소 가스를 도입함으로써, 상기 실리콘 기판 표면에, SiC가 형성되지 않는 400℃의 온도로 막두께가 약 0.4nm의 실리콘 산화막(22A)을 형성한다(도 13).
이렇게 해서 형성된 실리콘 산화막은, 실리콘 기판(21)의 표면 중, HfN으로 덮여져 있지 않은 부분을 덮고, 다음에 단계 3에 있어서 HfSiO4막(23)을 고온으로 퇴적할 때에, 실리콘 기판 표면에서의 SiC 형성을 보다 확실히 저지하는 것이 가능하게 된다. 이러한 자외광 여기 래디컬 산화 공정은, 예를 들어 2.66Pa의 프로세스압으로, 산소 가스를 200SCCM의 유량으로 공급하고, Xe 엑시머 램프로 이루어지는 자외광원(45)을 W/㎠의 자외광 파워 밀도로 구동함으로써 형성할 수 있다.
또한, 도 12의 단계 2A에서는, 상기 자외광 여기 래디컬 산화 공정에 계속해서, 상기 리모트 플라즈마원(46)에 있어서 질소 가스를 RF 여기하여, 형성된 질소 래디컬에 의해 상기 기판 표면의 실리콘 산화막(22A)을 질화하는 공정을 더 행해도 좋다. 이러한 질화 공정에 의해 상기 실리콘 산화막(22A)은 적어도 그 표면이 산질화막(22B)으로 변환되어, 막의 K값이 증대하고, 또한 리크 전류 특성도 향상한다. 도 12의 단계 2A에서의 자외광 여기 래디컬 산화 공정 및 RF 래디컬 질화 공정에 있어서는, 특허 문헌 1을 참조.
단계 2A의 공정에 의해, 상기 실리콘 기판(21)의 표면은 연속해서 실리콘 산 화막(22A) 또는 실리콘산 질화막(23A)으로 덮여지기 때문에, 도 2의 단계 3에서 HfSiO4막(23)을 예를 들어 600℃의 온도로 형성하더라도, SiC 결함이 형성되는 것이 없어, HfSiO4막(23)의 리크 전류 특성을 크게 향상시킬 수 있다.
본 실시예에서는, 도 13에 도시하는 바와 같이, 상기 실리콘 산화막(22A) 또는 실리콘산 질화막(22B)의 아래에 HfN 핵 생성층(22)이 형성되어, 캐리어의 트랩으로 되는 실리콘 기판 표면의 결함이 해소되고 있기 때문에, 이러한 구조를 초고속 반도체 장치의 게이트 절연막에 사용한 경우에도, 임계값 전압의 시프트가 발생하는 일은 없다.
본 실시예에서는, 상기 도 12의 단계 2에 있어서, 형성되는 HfN 핵 형성층(22)이 실리콘 기판(21)의 표면을 연속해서 덮을 필요는 없고, 단순히 실리콘 기판 표면의 결함으로 될 수 있는 사이트와 결합하면 충분하여, 상기 핵 형성 공정을 매우 단시간(10초 정도) 실행하는 것만으로 된다.
[제 3 실시형태]
도 14는 본 발명의 제 3 실시형태에 따른 클러스터형 기판 처리 장치(80)의 구성을 나타낸다.
도 14를 참조하면, 상기 기판 처리 장치(80)는 로드록실(81A, 81B)이 결합된 진공 기판 반송실(80A)을 포함하고, 상기 진공 기판 반송실(80A)에는, 상기 기판 처리 장치(40)로 이루어지는 처리실(81)과, 상기 기판 처리 장치(60)로 이루어지는 처리실(82)과, 마이크로파 플라즈마 질화 처리 장치로 이루어지는 처리실(83)과, 저압 어닐 처리 장치로 이루어지는 처리실(84)이 결합되어 있고, 피처리 기판은, 제어 장치(85)에 의한 제어 하에, 상기 로드록실(81A)로부터 처리실(81), 처리실(82), 처리실(83), 처리실(84)에 순차적으로 반송되고, 처리실(84)에서의 처리를 끝낸 기판은 로드록실(81B)에 되돌려진다.
도 15는 도 14의 클러스터형 기판 처리 장치(80)에 의해 실행되는 기판 처리를 나타내는 흐름도이다.
도 15를 참조하면, 처음에 DHF 처리된 실리콘 기판이 피처리 기판으로서 상기 로드록실(81A)로부터 처리실(81)에 보내어지고(단계 21), 앞서 도 13의 단계 2에서 설명한 TDEAH에 의한 HfN의 핵 형성 공정이 400℃의 기판 온도로 실행되어, 실리콘 기판 표면에 HfN 핵 형성층(22)이 형성된다.
다음에 상기 피처리 기판이 처리실(81)에 보지된 채로, 상기 도 12의 단계 2A의 공정이 실행되고(단계 22), 실리콘 기판 표면에, 도 13에서 설명한 매우 얇은 실리콘 산화막(22A) 또는 산질화막(22B)이 형성된다.
다음에, 이렇게 해서 처리된 피처리 기판은 처리실(82)에 보내어지고(단계 23), 480℃의 온도로 보지되어, 도 12의 단계 3의 공정이 실행되고, 상기 HfSiO4막(23)이 소망하는 두께, 예를 들면 2~4nm로 형성된다.
본 실시예에서는, 또한 이와 같이 HfSiO4막(23)이 형성된 실리콘 기판은, 예컨대 도 16(a), (b)에 나타내는 구성의 마이크로파 플라즈마 처리 장치(100)로 이 루어지는 처리실(83)에 보내어지고(단계 24), HfSiO4막이 질화 처리에 의해, HfSiON막으로 변환된다.
도 16(a)를 참조하면, 마이크로파 플라즈마 처리 장치(100)는 복수의 배기 포트(111D)로부터 배기되는 처리 용기(111)를 갖고, 상기 처리 용기(111) 내에는 피처리 기판(12)을 보지하는 보지대(113)가 형성되어 있다. 상기 처리 용기(111)가 균일한 배기를 실현하기 위해서, 상기 보지대(113)의 주위에는 링 형상으로 공간(111C)이 형성되어 있고, 상기 복수의 배기 포트(111D)를 상기 공간(111C)에 연통하도록 형성함으로써, 상기 처리 용기(111)를 상기 공간(111C) 및 배기 포트(111D)를 거쳐서 균일하게 배기할 수 있다.
상기 처리 용기(111) 상에는, 상기 보지대(113) 상의 피처리 기판(112)에 대응하는 위치에, 상기 처리 용기(111)의 외벽의 일부로서, 저손실 유전체로 이루어지는 세라믹 커버 플레이트(117)가 씰링(116A)을 사이에 두고 상기 피처리 기판(112)에 대면하도록 형성되어 있다.
상기 커버 플레이트(117)는 상기 처리 용기(111) 상에 마련된 링 형상 부재(114) 상에 상기 씰링(116A)을 사이에 두고 착석해 있고, 상기 링 형상 부재(114)에는, 가스 공급 포트(114A)에 연통한, 상기 링 형상 부재(114)에 대응한 링 형상의 가스 통로(114B)가 형성되어 있다. 또한, 상기 링 형상 부재(114) 내에는, 상기 가스 통로(114B)에 연통하는 복수의 가스 도입구(114C)가 상기 피처리 기판(112)에 대하여 축 대칭으로 형성되어 있다.
그래서, 상기 가스 공급 포트(114A)에 공급된 Ar, Kr나 Xe 및 H2 등의 가스는 상기 가스 통로(114B)로부터 상기 도입구(114C)에 공급되고, 상기 도입구(114C)로부터 상기 처리 용기(111) 내부의 상기 커버 플레이트(117) 직하의 공간(111A)으로 방출된다.
상기 처리 용기(111) 상에는, 또한 상기 커버 플레이트(117) 상에, 상기 커버 플레이트(117)로부터 4~5mm 이격하여, 도 17(b)에 나타내는 방사면을 갖는 방사상 라인 슬롯 안테나(130)가 마련되어 있다.
상기 방사상 라인 슬롯 안테나(130)는 상기 링 형상 부재(114) 상에 씰링(116B)을 사이에 두고 착석해 있고, 외부의 마이크로파원(도시하지 않음)에 동축 도파관(121)을 사이에 두고 접속되어 있다. 상기 방사상 라인 슬롯 안테나(130)는 상기 마이크로파원으로부터의 마이크로파에 의해, 상기 공간(111A)에 방출된 플라즈마 가스를 여기한다.
상기 방사상 라인 슬롯 안테나(130)는, 상기 동축 도파관(121)의 외측 도파관(121A)에 접속된 평탄한 디스크 형상의 안테나 본체(122)와, 상기 안테나 본체(122)의 개구부에 형성된, 도 16(b)에 나타내는 다수의 슬롯(118a) 및 이것에 직교하는 다수의 슬롯(118b)이 형성된 방사판(118)으로 이루어지고, 상기 안테나 본체(122)와 상기 방사판(118) 사이에는, 두께가 일정한 유전체판으로 이루어지는 지파판(119)이 삽입되어 있다. 또한, 상기 방사판(118)에는 동축 도파관(121)을 구성하는 중심 도체(121B)가 접속되어 있다. 상기 안테나 본체(122) 상에는, 냉매 통로(120A)를 포함하는 냉각 블록(120)이 마련되어 있다.
이러한 구성의 방사상 라인 슬롯 안테나(130)에서는, 상기 동축 도파관(121)으로부터 급전된 마이크로파는, 상기 디스크 형상의 안테나 본체(122)와 방사판(118) 사이를 반경 방향으로 넓어지면서 진행하지만, 그때에 상기 지파판(119)의 작용에 의해 파장이 압축된다. 그래서, 이렇게 해서 반경 방향으로 진행하는 마이크로파의 파장에 대응하여 상기 슬롯(118a 및 118b)을 동심원 형상으로, 또한 서로 직교하도록 형성해 놓음으로써, 원편파를 갖는 평면파를 상기 방사판(118)에 실질적으로 수직인 방향으로 방사할 수 있다.
이러한 방사상 라인 슬롯 안테나(130)를 사용함으로써, 상기 커버 플레이트(117) 직하의 공간(111A)에 균일한 고밀도 플라즈마가 형성된다. 이렇게 해서 형성된 고밀도 플라즈마는 전자 온도가 낮고, 그 때문에 피처리 기판(112)에 손상이 발생하는 일이 없고, 또한 처리 용기(111)의 기벽(器壁)의 스퍼터링에 기인하는 금속 오염이 발생하는 일도 없다.
그런데, 상기 처리실(83)에서는, 상기 HfSiO4막(23)이 형성된 도 14의 상태의 실리콘 기판(21)이, 상기 기판 보지대(113) 상에 피처리 기판(112)으로서, 예컨대 400℃의 온도로 보지되고, 상기 공간(111)에 질소 가스를 Ar 가스와 동시에 공급하여, Ar의 플라즈마 여기에 의해, 질소 래디컬 N*을 발생시킨다. 이렇게 해서 형성된 질소 래디컬 N*은, 상기 실리콘 기판(21) 상의 HfSiO4막에 작용하여 그 산소 원자의 일부를 치환하고, 이것을 HfSiON막으로 변환한다.
도 16(a), (b)의 마이크로파 플라즈마 처리 장치에서는, 플라즈마의 전자 온도가 수 전자 볼트로 낮기 때문에, 이러한 플라즈마 처리를 행하더라도, 전하가 HfSiO4막 내에 침입하는 일은 없다.
HfSiO4막을 이렇게 질화 처리함으로써, 이러한 HfSiO4막을 게이트 절연막(44)에 사용한 경우, 이온 주입 공정에서 발생하는 도펀트, 특히 B의 채널 영역으로의 침입이 저지되어, 전계 효과 트랜지스터의 경계값 특성이 안정화한다. 또한, 이러한 HfSiO4막의 질화 처리에 의해, HfSiO4막의 K값이 증대하여, SiO2 환산막 두께를 저감하는 것이 가능하게 된다.
마지막으로, 이렇게 해서 얻어진 HfSiO4막은 처리 용기(84)에 있어서 열처리되고(단계 25), 로드록실(81A 또는 81B)에 되돌려진다.
또한, 상기한 클러스터형 기판 처리 장치(100)의 제어는 제어 장치(85)에 의해서 이루어진다.
상기 제어 장치(85)는 전형적으로는 도 17에 나타내는 구성의 범용 컴퓨터로 이루어지고, 컴퓨터 판독 가능한 기록 매체(86)에 기록된 제어 프로그램 코드 수단에 의해, 상기 제어를 실행한다.
도 17은 상기 제어 장치(85)의 개략적 구성을 나타낸다.
도 17을 참조하면, 상기 제어 장치(85)는 시스템 버스(85A)를 포함하고, 상기 시스템 버스(85A)에는 CPU(85B), 메모리 유닛(85C), 그래픽 카드(85D), 입출력 장치(85E), 인터페이스 카드(85F), 하드 디스크 유닛(85G), 네트워크 제어기(85H) 등이 결합되어 있으며, 상기 제어 장치(85)는 상기 클러스터형 기판 처리 장치(80)를 상기 인터페이스 카드(85F)를 거쳐서 제어한다.
특히 상기 입출력 장치(85)는 제어 프로그램 코드를 기록한 자기 기록 매체 또는 광기록 매체를 상기 CPU(85B)의 제어 하에서 판독하여, 제어 프로그램을 메모리 유닛(85C) 또는 하드 디스크 유닛(85G) 상에 전개한다. 또한, 상기 CPU는 이렇게 해서 전개된 제어 프로그램을 순차적으로 실행하여, 상기 인터페이스 카드를 거쳐서 기판 처리 장치(80)를 제어한다.
또한, 상기 제어 프로그램은 네트워크(85I)로부터 네트워크 제어기(85H) 경유하여 다운로드할 수도 있다.
이상, 본 발명을 바람직한 실시예에 대해서 설명했지만, 본 발명은 이러한 특정한 실시형태에 한정되는 것이 아니라, 특허청구범위에 기재된 요지 내에서 여러 가지의 변형ㆍ변경이 가능하다.
이상, 본 발명을 바람직한 실시예에 대해서 설명했지만, 본 발명은 이러한 특정한 실시예에 한정되는 것이 아니라, 특허청구범위에 기재한 요지 내에서 여러 가지의 변형ㆍ변경이 가능하다.
본 발명은 우선권 주장의 기초로 되는 2005년 10월 12일에 출원된 일본 특허 출원 제2005-298158의 전체 내용을 포함하는 것이다.

Claims (22)

  1. 실리콘 기판 상으로의 고(高)유전체막의 형성 방법으로서,
    상기 실리콘 기판 표면을 희불산 처리하는 공정과,
    상기 희불산 처리 공정 후, 상기 실리콘 기판 표면에, Hf와 질소를 포함하는 유기 금속 원료를 공급하여, HfN의 핵 형성을 실행하는 공정과,
    상기 핵 형성 공정 후, 상기 실리콘 기판 표면에, Hf를 포함하는 유기 금속 원료와 Si를 포함하는 유기 원료를 공급하여, Hf 실리케이트막을 CVD법에 의해 성막하는 공정
    을 포함하는 고유전체막의 성막 방법.
  2. 제 1 항에 있어서,
    상기 HfN의 핵 형성 공정은 400℃ 이하의 온도로 실행되는 고유전체막의 성막 방법.
  3. 제 1 항에 있어서,
    상기 Hf와 질소를 포함하는 유기 금속 원료는 하프늄의 아미드 화합물로 이루어지는 고유전체막의 성막 방법.
  4. 제 1 항에 있어서,
    상기 HfN의 핵 형성 공정은, 상기 실리콘 기판 표면을 따라, 테트라키스디에틸아미드하프늄을 상기 Hf와 질소를 포함하는 유기 금속 원료로서 흘리는 공정을 포함하는 고유전체막의 성막 방법.
  5. 제 1 항에 있어서,
    상기 HfN의 핵 형성 공정 후, 상기 Hf 실리케이트막의 성막 공정 전에, 상기 실리콘 기판 표면을 자외광 여기 산소 래디컬에 의해 산화하여, 실리콘 산화막을 형성하는 공정을 더 포함하는 고유전체막의 성막 방법.
  6. 제 5 항에 있어서,
    상기 실리콘 산화막의 적어도 표면 부분을, 플라즈마 여기된 질소 래디컬에 의해 질화하는 공정을 더 포함하는 고유전체막의 성막 방법.
  7. 제 1 항에 있어서,
    상기 Hf 실리케이트막을 성막하는 CVD 공정은, 상기 실리콘 기판 표면에, 터 셔리부톡시하프늄과 테트라에톡시실란을, 각각 Hf를 포함하는 유기 금속 원료 및 Si를 포함하는 유기 원료로서 공급하면서 실행되는 고유전체막의 성막 방법.
  8. 제 1 항에 있어서,
    상기 CVD 공정은 400℃ 이상의 온도로 실행되는 것을 특징으로 하는 고유전체막의 성막 방법.
  9. 제 1 항에 있어서,
    상기 CVD 공정 후, 상기 유전체막을 플라즈마 질화하는 공정을 포함하는 고유전체막의 성막 방법.
  10. 제 1 항에 있어서,
    상기 핵 생성 공정은 제 1 처리 용기에서 실행되고, 상기 CVD 공정은 제 2의 다른 처리 용기에서 실행되는 고유전체막의 성막 방법.
  11. 제 1 항에 있어서,
    상기 핵 생성 공정과 CVD 공정은 동일한 처리 용기 내에 있어서 각각의 기판 온도에서 실행되는 고유전체막의 성막 방법.
  12. 범용 컴퓨터에 의해 기판 처리 장치를 제어시키고, 상기 기판 처리 장치에, 실리콘 기판 상으로의 고유전체막의 성막 처리를 실행시키는 프로그램을 기록한 컴퓨터 판독 가능한 기록 매체로서,
    상기 고유전체막의 성막 처리는,
    상기 실리콘 기판 표면을 희불산 처리하는 공정과,
    상기 희불산 처리 공정 후, 상기 실리콘 기판 표면에 Hf와 질소를 포함하는 유기 금속 원료를 공급하여, HfN의 핵 형성을 실행하는 공정과,
    상기 핵 형성 공정 후, 상기 실리콘 기판 표면에 Hf를 포함하는 유기 금속 원료와 Si를 포함하는 유기 원료를 공급하여, Hf 실리케이트막을 CVD법에 의해 성막하는 공정
    을 포함하는 컴퓨터 판독 가능한 기록 매체.
  13. 제 12 항에 있어서,
    상기 HfN의 핵 형성 공정은 400℃ 미만의 온도로 실행되는 컴퓨터 판독 가능한 기록 매체.
  14. 제 12 항에 있어서,
    상기 Hf와 질소를 포함하는 유기 금속 원료는 하프늄의 아미드 화합물로 이루어지는 컴퓨터 판독 가능한 기록 매체.
  15. 제 12 항에 있어서,
    상기 HfN의 핵 형성 공정은, 상기 실리콘 기판 표면을 따라, 테트라키스디에틸아미드하프늄을 상기 Hf와 질소를 포함하는 유기 금속 원료로서 흘리는 공정을 포함하는 컴퓨터 판독 가능한 기록 매체.
  16. 제 12 항에 있어서,
    상기 HfN의 핵 형성 공정 후, 상기 Hf 실리케이트막의 성막 공정 전에, 상기 실리콘 기판 표면을 자외광 여기 산소 래디컬에 의해 산화하여, 실리콘 산화막을 형성하는 공정을 더 포함하는 컴퓨터 판독 가능한 기록 매체.
  17. 제 16 항에 있어서,
    상기 실리콘 산화막의 적어도 표면 부분을 플라즈마 여기된 질소 래디컬에 의해 질화하는 공정을 더 포함하는 컴퓨터 판독 가능한 기록 매체.
  18. 제 12 항에 있어서,
    상기 Hf 실리케이트막을 성막하는 CVD 공정은, 상기 실리콘 기판 표면에, 터셔리부톡시하프늄과 테트라에톡시실란을, 각각 Hf를 포함하는 유기 금속 원료 및 Si를 포함하는 유기 원료로서 공급하면서 실행되는 컴퓨터 판독 가능한 기록 매체.
  19. 제 12 항에 있어서,
    상기 CVD 공정은 400℃ 이상의 온도로 실행되는 컴퓨터 판독 가능한 기록 매체.
  20. 제 12 항에 있어서,
    상기 CVD 공정 후, 상기 고유전체막을 플라즈마 질화하는 공정을 포함하는 컴퓨터 판독 가능한 기록 매체.
  21. 제 12 항에 있어서,
    상기 핵 생성 공정은 제 1 처리 용기에 있어서 실행되고, 상기 CVD 공정은 제 2의 다른 처리 용기에 있어서 실행되는 컴퓨터 판독 가능한 기록 매체.
  22. 제 12 항에 있어서,
    상기 핵 생성 공정과 CVD 공정은 동일한 처리 용기 내에 있어서 각각의 기판 온도에서 실행되는 컴퓨터 판독 가능한 기록 매체.
KR1020087008582A 2005-10-12 2006-09-22 금속 실리케이트막의 형성 방법 및 기록 매체 KR100966388B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2005-00298158 2005-10-12
JP2005298158A JP4823635B2 (ja) 2005-10-12 2005-10-12 成膜方法およびコンピュータ可読記録媒体

Publications (2)

Publication Number Publication Date
KR20080044914A true KR20080044914A (ko) 2008-05-21
KR100966388B1 KR100966388B1 (ko) 2010-06-28

Family

ID=37942563

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020087008582A KR100966388B1 (ko) 2005-10-12 2006-09-22 금속 실리케이트막의 형성 방법 및 기록 매체

Country Status (5)

Country Link
US (1) US20080242113A1 (ko)
JP (1) JP4823635B2 (ko)
KR (1) KR100966388B1 (ko)
CN (1) CN101288161A (ko)
WO (1) WO2007043312A1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6006040B2 (ja) 2012-08-27 2016-10-12 株式会社Ｓｃｒｅｅｎホールディングス 基板処理装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3974547B2 (ja) * 2003-03-31 2007-09-12 株式会社東芝 半導体装置および半導体装置の製造方法
US20040198069A1 (en) * 2003-04-04 2004-10-07 Applied Materials, Inc. Method for hafnium nitride deposition
JP4499374B2 (ja) * 2003-05-14 2010-07-07 富士通株式会社 半導体装置及びその製造方法
US20050153571A1 (en) * 2003-11-17 2005-07-14 Yoshihide Senzaki Nitridation of high-k dielectric films
EP1742273A4 (en) * 2004-04-09 2008-07-09 Tokyo Electron Ltd METHOD FOR FORMING GRID ISOLATION FILM, STORAGE MEDIUM, AND COMPUTER PROGRAM

Also Published As

Publication number Publication date
KR100966388B1 (ko) 2010-06-28
CN101288161A (zh) 2008-10-15
WO2007043312A1 (ja) 2007-04-19
US20080242113A1 (en) 2008-10-02
JP2007109824A (ja) 2007-04-26
JP4823635B2 (ja) 2011-11-24

Similar Documents

Publication Publication Date Title
KR100701714B1 (ko) 기판상으로의 절연막의 형성 방법, 반도체 장치의 제조 방법 및 기판 처리 장치
US8440268B2 (en) Method and apparatus for growing plasma atomic layer
JP4512098B2 (ja) 半導体装置の製造方法及び基板処理装置
US7462571B2 (en) Film formation method and apparatus for semiconductor process for forming a silicon nitride film
US7374617B2 (en) Atomic layer deposition methods and chemical vapor deposition methods
JP4926219B2 (ja) 電子デバイス材料の製造方法
KR100687598B1 (ko) 절연막의 형성 방법 및 형성 시스템
KR20180058232A (ko) SiO 및 SiN을 포함하는 유동성 막들을 증착시키는 방법들
KR100906509B1 (ko) 게이트 절연막의 형성 방법, 기억 매체, 및 컴퓨터프로그램
KR100874517B1 (ko) 플라즈마 처리 방법
JP2009177161A (ja) 絶縁膜の形成方法
KR20070088512A (ko) 반도체 디바이스의 제조 방법 및 기판 처리 장치
JP4694108B2 (ja) 酸化膜形成方法、酸化膜形成装置および電子デバイス材料
EP1492161A1 (en) Method for forming underlying insulation film
US20060174833A1 (en) Substrate treating apparatus and method of substrate treatment
JP4526995B2 (ja) ゲート絶縁膜の形成方法ならびにコンピュータ読取可能な記憶媒体およびコンピュータプログラム
JPWO2003088342A1 (ja) 電子デバイス材料の製造方法
KR100958265B1 (ko) 기판 처리 방법, 컴퓨터 판독 가능 기록 매체, 기판 처리장치, 및 기판 처리 시스템
KR100966388B1 (ko) 금속 실리케이트막의 형성 방법 및 기록 매체
JP2009158783A (ja) 絶縁膜の形成方法
JP2003188172A (ja) 基板処理方法
JPH0574763A (ja) ゲート絶縁膜の形成方法
JP4088275B2 (ja) 絶縁膜の形成方法
JP2006093240A (ja) 成膜方法
US20080050928A1 (en) Semiconductor constructions, and methods of forming dielectric materials

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee