KR20080044088A - 플라즈마 표시 장치 및 그 구동 장치 - Google Patents

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Abstract

플라즈마 표시 장치에서, 본 발명에서는 상기 제1 전극에 제1 전압을 공급하는 제1 전원과 제1 전극 사이에 제1 스위치가 연결되어 있고, 상기 제1 전극에 상기 제1 전압보다 낮은 제2 전압을 공급하는 제2 전원과 상기 제1 전극 사이에 제2 스위치가 연결되어 있고, 상기 제2 스위치의 동작과 반대로 동작하는 제3 스위치는 상기 제1 전원과 상기 제1 스위치 사이에 연결되어 있다. 그리고, 상기 제1 스위치와 상기 제3 스위치는 백투백(back-to-back)으로 연결되어 있다. 어드레스 기간에서는 상기 제2 스위치가 턴온되어 주사 전극에 주사 펄스가 인가되고, 상기 제2 스위치가 턴온되는 동안 상기 제3 스위치가 턴오프되어 상기 제1 전원에서 상기 제2 전원으로 전류 경로가 형성되어 회로 소자가 파괴되는 것을 방지할 수 있다.
PDP, 전극, 주사 전극, 어드레스 기간, 트랜지스터, 전류 경로

Description

플라즈마 표시 장치 및 그 구동 장치{PLASMA DISPLAY AND DRIVING APPARATUS THEREOF}
도 1은 본 발명의 실시 예에 따른 플라즈마 표시장치의 개략적인 평면도이다.
도 2는 본 발명의 제1 실시 예에 따른 플라즈마 표시 장치의 구동 파형도이다.
도 3은 도 2의 구동 파형을 생성하기 위한 주사 전극 구동부(400)의 구동 회로를 나타낸 도면이다.
도 4는 도 2의 구동 파형 중 리셋 기간의 하강 기간과 어드레스 기간에서의 구동 타이밍을 나타낸 도면이다.
도 5a 및 도 5b는 각각 도 2의 구동 파형 중 리셋 기간의 하강 기간 및 어드레스 기간에서의 구동 파형을 생성하기 위한 동작 과정을 나타낸 도면이다.
도 6은 도 2의 구동 회로에서 트랜지스터(Yg2)가 없는 경우 발생할 수 있는 전류 경로를 나타낸 도면이다.
도 7은 도 6에 도시된 전류 경로를 차단하기 위한 구동 회로를 나타낸 도면이다.
본 발명은 플라즈마 표시 장치 및 그 구동 장치에 관한 것이다.
플라즈마 표시 장치는 기체 방전에 의해 생성된 플라즈마를 이용하여 문자 또는 영상을 표시하는 평면 표시 장치로서, 그 크기에 따라 수십에서 수백 만개 이상의 픽셀(pixel)이 매트릭스(matrix) 형태로 배열되어 있다.
플라즈마 표시 장치에서는 한 프레임(1TV 필드)이 각각의 가중치를 가지는 복수의 서브필드로 분할되어 구동되며, 각 서브필드는 시간적인 동작 변화로 표현하면 리셋 기간, 어드레스 기간 및 유지 기간으로 이루어진다.
리셋 기간은 셀에 어드레싱 동작이 원활히 수행되도록 하기 위해 각 셀의 상태를 초기화시키는 기간이며, 어드레스 기간은 패널에서 켜지는 셀과 켜지지 않는 셀을 선택하기 위하여 켜지는 셀(어드레싱된 셀)에 어드레스 전압을 인가하여 벽 전하를 쌓아두는 동작을 수행하는 기간이다. 유지 기간은 유지 방전 펄스를 인가하여 어드레싱된 셀에 실제로 화상을 표시하기 위한 방전을 수행하는 기간이다.
이러한 동작을 위해서, 주사 전극을 구동하기 위한 구동 회로에는 유지 기간에서 주사 전극에 하이 레벨 전압과 로우 레벨 전압을 인가하기 위한 트랜지스터, 리셋 기간에서 주사 전극의 전압을 점진적으로 증가시키기 위한 트랜지스터, 리셋 기간에서 주사 전극의 전압을 감소시키기 위한 트랜지스터 및 어드레스 기간에서 복수의 주사 전극에 순차적으로 주사 펄스를 인가하기 위한 트랜지스터가 형성되어 있다. 이때, 어드레스 기간에서 복수의 주사 전극에 순차적으로 주사 펄스를 인가 하기 위한 트랜지스터가 턴온될 경우, 유지 방전 펄스의 로우 레벨 전압을 인가하기 위한 트랜지스터의 바디 다이오드를 통하여 주사 펄스를 인가하기 위한 트랜지스터로 전류 경로가 형성된다. 이 전류 경로에 의해 쇼트가 발생되어 회로 소자가 파괴될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 복수의 스위치가 온/오프 될 때 불필요한 전류 경로가 형성되어 회로 소자가 파괴되는 것을 방지하고, 플라즈마 표시 장치의 단가를 줄일 수 있는 플라즈마 표시 장치 및 그 구동 장치를 제공하는 것이다.
본 발명의 특징에 따르면, 제1 전극 및 제2 전극을 포함하는 플라즈마 표시 장치의 구동 장치가 제공된다. 이 구동 장치는 상기 제1 전극에 제1 전압을 공급하는 제1 전원과 제1 전극 사이에 연결되는 제1 스위치와, 상기 제1 전극에 상기 제1 전압보다 낮은 제2 전압을 공급하는 제2 전원과 상기 제1 전극 사이에 연결되는 제2 스위치와, 상기 제1 전원과 상기 제1 스위치 사이에 연결되어 상기 제2 스위치의 동작과 반대로 동작하는 제3 스위치를 포함하며, 상기 제1 스위치와 상기 제3 스위치는 백투백(back-to-back)으로 연결되어 있다.
본 발명의 다른 특징에 따르면, 플라즈마 표시 패널 및 구동부를 포함하는 플라즈마 표시 장치가 제공된다. 상기 플라즈마 표시 패널은 주사 전극과 유지 전극을 포함하며, 상기 주사 전극과 유지 전극에 의해 방전 셀이 형성되어 있다. 상 기 구동부는 상기 주사 전극에 제1 전압을 공급하는 제1 전원과 주사 전극 사이에 연결되는 제1 스위치와, 상기 주사 전극에 상기 제1 전압보다 낮은 제2 전압을 공급하는 제2 전원과 상기 제1 전극 사이에 연결되는 제2 스위치와, 상기 제1 전원과 상기 제1 스위치 사이에 연결되어 상기 제2 스위치의 동작과 반대로 동작하는 제3 스위치를 포함하며, 상기 제1 스위치와 상기 제3 스위치는 백투백(back-to-back)으로 연결되어 있다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다. 또한 명세서 전체에서 어떤 부분이 어떤 구성 요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
그리고 명세서 전체에서 언급하는 벽 전하란 셀의 벽(예를 들어, 유전체층) 상에서 각 전극에 가깝게 형성되는 전하를 말한다. 그리고 벽 전하는 실제로 전극 자체에 접촉되지는 않지만, 여기서는 전극에 "형성됨", "축적됨" 또는 "쌓임"과 같이 설명한다. 또한 벽 전압은 벽 전하에 의해서 셀의 벽에 형성되는 전위 차를 말한다.
도 1은 본 발명의 실시 예에 따른 플라즈마 표시장치의 개략적인 평면도이다.
도 1에 나타낸 바와 같이 본 발명의 실시 예에 따른 플라즈마 표시장치는 플라즈마 표시 패널(100), 제어부(200), 어드레스 전극 구동부(300), 주사 전극 구동부(400) 및 유지 전극 구동부(500)를 포함한다.
플라즈마 표시 패널(100)은 열 방향으로 뻗어 있는 복수의 어드레스 전극(A1~Am), 그리고 행 방향으로 서로 쌍을 이루면서 뻗어 있는 복수의 유지 전극(X1~Xn) 및 주사 전극(Y1~Yn)을 포함한다. 유지 전극(X1~Xn)은 각 주사 전극(Y1~Yn)에 대응해서 형성되어 있으며, 유지 전극(X1~Xn)과 주사 전극(Y1~Yn)이 유지 기간에서 화상을 표시하기 위한 표시 동작을 수행한다. 어드레스 전극(A1~Am)은 유지 전극(X1~Xn) 및 주사 전극(Y1~Yn)과 직교하도록 배치된다. 이때, 어드레스 전극(A1~Am)과 주사 전극(Y1~Yn) 및 유지 전극(X1~Xn)의 교차부에 있는 방전 공간이 셀(12)을 형성한다. 이러한 플라즈마 표시 패널(100)의 구조는 일 예이며, 아래에서 설명하는 구동 방법이 적용될 수 있는 다른 구조의 패널도 본 발명에 적용될 수 있다.
제어부(200)는 외부로부터 영상 신호를 수신하여 어드레스 전극 구동 제어신호, 유지 전극 구동 제어신호 및 주사 전극 구동 제어신호를 출력한다. 그리고 제어부(200)는 한 프레임을 복수의 서브필드로 분할하여 구동한다. 각 서브필드는 시간적인 동작 변화로 표현하면 리셋 기간, 어드레스 기간 및 유지 기간으로 이루어진다.
어드레스 구동부(300)는 제어부(200)로부터 어드레스 전극 구동 제어신호를 수신하여 표시하고자 하는 방전 셀을 선택하기 위한 표시 데이터 신호를 각 어드레스 전극에 인가한다.
주사 전극 구동부(400)는 제어부(200)로부터 주사 전극 구동 제어신호를 수신하여 주사 전극에 구동 전압을 인가한다.
유지 전극 구동부(500)는 제어부(200)로부터 유지 전극 구동 제어신호를 수신하여 유지 전극에 구동 전압을 인가한다.
다음, 도 2를 참조하여 본 발명의 실시 예에 따른 플라즈마 표시 장치의 구동 파형에 대해서 상세하게 설명한다. 아래에서는 설명의 편의상 하나의 셀을 형성하는 어드레스 전극(이하, 'A 전극'이라 함), 유지 전극(이하, 'X 전극'이라 함) 및 주사 전극(이하, 'Y 전극'이라 함)에 인가되는 구동 파형에 대해서만 설명한다.
도 2는 본 발명의 제1 실시 예에 따른 플라즈마 표시 장치의 구동 파형도이다.
도 2에 나타낸 바와 같이, 리셋 기간의 상승 기간에서는 X 전극 및 A 전극의 전압을 기준 전압(도 2에서는 기준 전압을 접지 전압(0V)로 가정함)으로 유지하고, Y 전극의 전압을 Vs 전압에서 Vset 전압까지 점진적으로 증가시킨다. 이처럼, Y 전극의 전압이 증가하는 동안, Y 전극과 X 전극 사이 및 Y 전극과 A 전극 사이에서 약방전이 발생되어, Y 전극에는 (-)벽 전하가 형성되고 X 전극 및 A 전극에는 (+)벽 전하가 형성된다.
리셋 기간의 하강 기간에서는, A 전극과 X 전극의 전압을 각각 기준 전압과 Ve 전압으로 유지한 상태에서, Y 전극의 전압을 Vs 전압에서 Vnf 전압까지 점진적으로 감소시킨다. 그러면, Y 전극의 전압이 감소하는 중에 Y 전극과 X 전극 사이 및 Y 전극과 A 전극 사이에서 약 방전이 일어나게 되며, 이에 따라 Y 전극에 형성된 (-)벽 전하와 X 전극 및 A 전극에 형성된 (+)벽 전하가 소거된다. 일반적으로 (Vnf-Ve) 전압의 크기는 Y 전극과 X 전극 사이의 방전 개시 전압(Vfxy) 근처로 설정된다. 그러면, Y 전극과 X 전극 사이의 벽 전압이 거의 0V 가 되어, 어드레스 기간에서 어드레스 방전이 일어나지 않은 셀이 유지 기간에서 오방전하는 것을 방지할 수 있다.
어드레스 기간에서는, 켜질 방전 셀을 선택하기 위해서, X 전극에 Ve 전압을 인가한 상태에서, 복수의 Y 전극에 순차적으로 VscL 전압을 가지는 주사 펄스를 인가한다. 이때, VscL 전압이 인가된 Y 전극과 X 전극에 의해 형성되는 복수의 방전 셀 중에서 발광할 방전 셀을 통과하는 A 전극에 Va 전압을 인가한다. 그러면, Va 전압이 인가된 A 전극과 VscL 전압이 인가된 Y 전극 사이 및 VscL 전압이 인가된 Y 전극과 Ve 전압이 인가된 X 전극 사이에서 어드레스 방전이 일어난다. 이에 따라 Y 전극에는 (+)벽 전하가 형성되고, A 전극 및 X 전극에는 (-)벽 전하가 형성된다. 여기서, VscL 전압이 인가되지 않는 Y 전극에는 VscL 전압보다 높은 VscH 전압이 인가되고, 선택되지 않는 방전 셀의 A 전극에는 기준 전압이 인가된다.
한편, 어드레스 기간에서 이러한 동작을 수행하기 위해, 주사 전극 구동부(400)는 Y 전극(Y1~Yn)중 VscL 전압을 가지는 주사 펄스가 인가될 Y 전극을 선택한다. 예를 들어, 싱글 구동에서는 수직 방향으로 배열된 순서대로 Y 전극을 선택 할 수 있다. 그리고 하나의 Y 전극이 선택되는 경우, 어드레스 전극 구동부(300)는 해당 Y 전극에 의해 형성된 방전 셀 중 켜질 방전 셀을 선택한다. 즉, 어드레스 전극 구동부(300)는 A 전극 중 Va 전압의 어드레스 펄스가 인가될 셀을 선택한다.
유지 기간에서는, Y 전극과 X 전극에 하이 레벨 전압(도 2에서는 Vs 전압)과 로우 레벨 전압(도 2에서는 0V 전압)을 가지는 유지 방전 펄스가 반대 위상으로 인가한다. 그러면, Y 전극에 Vs 전압이 인가되고 X 전극에 0V 전압이 인가되어 Y 전극과 X 전극 사이에서 유지 방전이 일어나고, 이 유지 방전에 의해 Y 전극과 X 전극에 각각 (-)벽 전하 및 (+)벽 전하가 형성된다. 이하, Y 전극과 X 전극에 유지 방전 펄스를 인가하는 과정은 해당 서브필드가 표시하는 가중치에 대응하는 횟수만큼 반복된다. 일반적으로, 유지 방전 펄스는 Vs 유지 구간을 갖는 구형파이다.
다음으로, 도 3을 참조하여 도 2의 구동 파형을 생성하는 구동 회로에 대해서 상세하게 설명한다. 도 3에서는 복수의 트랜지스터를 n 채널 전계 효과 트랜지스터, 특히 NMOS(n-channel metal oxide semiconductor)트랜지스터로 도시하였으며, 이들 트랜지스터에는 소스에서 드레인 방향으로 바디 다이오드가 형성될 수 있다. 그리고 NMOS 트랜지스터 대신에 유사한 기능을 하는 다른 트랜지스터로 대체 가능하다. 또한 도 2에서는 트랜지스터를 하나의 트랜지스터로 도시하였지만, 트랜지스터는 각각 병렬로 연결된 복수의 트랜지스터로 형성될 수 있다. 그리고 X 전극과 Y 전극에 의해 형성되는 용량성 성분을 패널 커패시터(Cp)로 도시하였다.
도 3은 도 2의 구동 파형을 생성하기 위한 주사 전극 구동부(400)의 구동 회로를 나타낸 도면이다.
도 3에 나타낸 바와 같이, 주사 전극 구동부(400)는 유지 구동부(410), 리셋 구동부(420) 및 주사 구동부(430)를 포함한다.
유지 구동부(410)는 전력 회수부(411) 및 트랜지스터(Ys, Yg1, Yg2)를 포함한다. 전력 회수부(411)는 트랜지스터(Yr, Yf), 인덕터(L), 다이오드(Dr, Df) 및 커패시터(Cer)를 포함한다.
트랜지스터(Ys)는 Vs 전압을 공급하는 전원(Vs)과 패널 커패시터(Cp)의 Y 전극 사이에 연결되며, 트랜지스터(Yg1, Yg2)는 0V 전압을 공급하는 전원(0V)과 패널 커패시터(Cp)의 Y 전극 사이에 연결되어 있다. 트랜지스터(Ys)는 Y 전극에 Vs 전압을 인가하며, 트랜지스터(Yg1, Yg2)는 Y 전극에 0V 전압을 인가한다. 이때, 트랜지스터(Yg1)의 바디 다이오드를 통한 전류 경로를 차단하기 위해 트랜지스터(Yg1)과 트랜지스터(Yg2)는 백투백(back-to-back) 형태로 연결된다.
트랜지스터(Ys, Yg1)의 접점 사이에 커패시터(Cer)의 제1 단이 연결되어 있으며, 커패시터(Cer)에는 Vs 전압과 0V 전압의 중간 정도의 전압(Vs/2)이 충전되어 있다. 그리고 Y 전극에 제1단이 연결된 인덕터(L)의 제2단에 트랜지스터(Yr)의 소스가 연결되고 커패시터(Cer)의 제1단에 트랜지스터(Yr)의 드레인이 연결되어 있으며, 인덕터(L)의 제2단에 트랜지스터(Yf)의 드레인이 연결되고 커패시터(Cer)의 제1단에 트랜지스터(Yf)의 소스가 연결되어 있다.
그리고 트랜지스터(Yr)의 소스와 인덕터(L)사이에 다이오드(Dr)가 연결되어 있고, 트랜지스터(Yf)의 드레인과 인덕터(L)사이에 다이오드(Df)가 연결되어 있다. 다이오드(Dr)는 트랜지스터(Yf)가 바디 다이오드를 가질 경우 Y 전극의 전압을 증 가시키는 상승 경로를 설정하기 위한 것이고, 다이오드(Df)는 트랜지스터(Yf)가 바디 다이오드를 가질 경우 Y 전극의 전압을 하강시키는 하강 경로를 설정하기 위한 것이다. 이때, 트랜지스터(Yr, Yf)가 바디 다이오드를 가지지 않는다면 다이오드(Dr, Df)가 제거될 수도 있다. 이와 같이 연결된 전력 회수부(411)는 인덕터(L)와 패널 커패시터(Cp)의 공진을 이용하여 Y 전극의 전압을 0V 전압에서 Vs 전압까지 증가시키거나 Vs 전압에서 0V 전압으로 감소시킨다.
한편, 전력 회수부(411)에서 인덕터(L), 다이오드(Df) 및 트랜지스터(Yf) 사이의 연결 순서는 바뀔 수 있으며, 인덕터(L), 다이오드(Dr) 및 트랜지스터(Yr) 사이의 연결 순서도 바뀔 수 있다. 예를 들어, 인덕터(L)가 트랜지스터(Yr, Yf)의 접점과 전력 회수용 커패시터(Cer) 사이에 연결될 수도 있다. 또한, 도 3에서는 인덕터(L)가 트랜지스터(Yr, Yf)의 접점에 연결되었지만, 트랜지스터(Yr)에 의해 형성되는 상승 경로 및 트랜지스터(Yf)에 의해 형성되는 하강 경로 상에 각각 인덕터가 연결될 수도 있다.
리셋 구동부(420)는 트랜지스터(Yrr, Yfr), 커패시터(Cset), 제너 다이오드(ZD) 및 다이오드(Dset)를 포함하며, 리셋 기간의 상승 기간에서 Y 전극의 전압을 Vs 전압에서 Vset 전압까지 점진적으로 증가시키고, 리셋 기간의 하강 기간에서 Y 전극의 전압을 Vs 전압에서 Vnf 전압까지 점진적으로 감소시킨다. Vset 전압을 공급하는 전원(Vset)에 드레인이 연결된 트랜지스터(Yrr)의 소스가 패널 커패시터(Cp)의 Y 전극에 연결되어 있다. 트랜지스터(Yrr)의 바디 다이오드로 인한 전류를 차단하기 위해 트랜지스터(Yrr)의 바디 다이오드와 반대 방향으로 다이오 드(Dset)가 형성된다. 그리고 트랜지스터(Yfr)는 VscL 전압을 공급하는 전원(VscL)과 패널 커패시터(Cp)의 Y 전극 사이에 연결되어 있으며, 도 2의 구동 파형에서 Vnf 전압이 VscL 전압보다 높게 형성되어 있으므로, 트랜지스터(Yfr)에 제너 다이오드(ZD)의 캐소드가 연결되어 있다. 여기서, Vnf 전압은 VscL 전압보다 항복 전압만큼 높인 전압으로 가정하였다. 그리고 Vnf 전압이 VscL 전압보다 높게 형성되어 있으므로 트랜지스터(YscL)가 턴온될 때, 트랜지스터(Yfr)의 바디 다이오드를 통하여 전류 경로가 형성될 수 있다. 따라서 트랜지스터(Yfr)의 바디 다이오드를 통한 전류 경로를 차단하기 위해 트랜지스터(Yfr)는 백투백(back-to-back) 형태로 형성될 수 있다.
주사 구동부(430)는 선택 회로(431), 커패시터(CscH) 및 트랜지스터(YscL)를 포함하며, 어드레스 기간에서 켜질 방전 셀을 선택하기 위해서 Y 전극에 VscL 전압을 인가하고, 켜지지 않을 방전 셀의 Y 전극에 VscH 전압을 인가한다. 일반적으로 어드레스 기간에서 복수의 Y 전극(Y1~Yn)을 순차적으로 선택할 수 있도록 각각의 Y 전극(Y1~Yn)에 선택 회로(431)가 IC 형태로 연결되어 있으며, 이러한 선택 회로(431)를 통하여 주사 전극 구동부(400)의 구동 회로가 Y 전극(Y1~Yn)에 공통으로 연결된다. 도 3에서는 하나의 Y 전극에 연결되는 선택 회로(431)만을 도시하였다.
선택 회로(431)는 트랜지스터(Sch, Scl)를 포함한다. 트랜지스터(Sch)의 소스와 트랜지스터(Scl)의 드레인은 각각 패널 커패시터(Cp)의 Y 전극에 연결되어 있다. 트랜지스터(Scl)의 소스와 트랜지스터(Sch)의 드레인의 접점에 커패시터(CscH)의 제1단이 연결되어 있고 커패시터(CscH)의 제2단에 트랜지스터(Sch)의 드레인이 연결되어 있다. 그리고 전원(VscL)과 패널 커패시터(Cp)의 Y 전극 사이에 트랜지스터(YscL)가 연결되어 있으며, VscH 전압을 공급하는 전원(VscH)에 애노드가 연결된 다이오드(DscH)의 캐소드가 트랜지스터(Scl)의 드레인에 연결되어 있다. 여기서, 트랜지스터(YscL)가 턴온되어 커패시터(CscH)에는 (VscH-VscL) 전압이 충전된다.
아래에서는 도 4, 도 5a 및 도 5b를 참조로 하여 도 2의 구동 파형을 생성하는 방법에 대해서 설명한다. 그리고 도 2의 구동 파형 중 Y 전극에 음의 전압이 인가되는 리셋 기간의 하강 기간 및 어드레스 기간에 대해서만 설명한다.
도 4는 도 2의 구동 파형 중 리셋 기간의 하강 기간과 어드레스 기간에서의 구동 타이밍을 나타낸 도면이고, 도 5a 및 도 5b는 각각 도 2의 구동 파형 중 리셋 기간의 하강 기간 및 어드레스 기간에서의 구동 파형을 생성하기 위한 동작 과정을 나타낸 도면이다.
먼저, 도 4에 도시된 기간(T1) 전에, 트랜지스터(Yrr)이 턴온되어 있어 패널 커패시터(Cp)의 Y 전극은 Vset 전압을 유지한다.
기간(T1)에서는 트랜지스터(Yrr)이 턴오프되고 트랜지스터(Ys)가 턴온된다. 그러면, 도 5a에 나타낸 바와 같이, 패널 커패시터(Cp), 트랜지스터(Scl), 트랜지스터(Ys) 및 전원(Vs)으로의 전류 경로가 형성된다(①). 이 경로(①)에 의해 Y 전극에 Vs 전압이 인가된다.
다음, 기간(T2)에서는 트랜지스터(Yfr)가 턴온되고 트랜지스터(Ys)가 턴오프된다. 그러면, 도 5a에 나타낸 바와 같이, 패널 커패시터(Cp), 트랜지스터(Scl), 제너 다이오드(ZD), 트랜지스터(Yfr) 및 전원(VscL)으로의 전류 경로가 형성된다 (②). 이 경로(②)에 의해 Y 전극의 전압이 Vnf 전압까지 점진적으로 감소된다.
기간(T3)에서는 트랜지스터(Sch, YscL)가 턴온되고 트랜지스터(Scl, Yfr)가 턴오프된다. 그러면, 도 5b에 나타낸 바와 같이, 전원(VscL), 트랜지스터(YscL), VscH 전압으로 충전된 커패시터(CscH), 트랜지스터(Sch) 및 패널 커패시터(Cp)로의 전류 경로가 형성된다(③). 이 경로(③)에 의해 Y 전극에 VscL 전압이 인가된다.
다음, 켜질 방전 셀의 Y 전극에 주사 펄스가 인가되는 기간(T4)에서는 트랜지스터(Sch)가 턴오프되고 트랜지스터(Scl)가 턴온된다. 그러면, 도 5b에 나타낸 바와 같이, 패널 커패시터(Cp), 트랜지스터(Scl), 트랜지스터(YscL) 및 전원(VscL)으로의 전류 경로가 형성된다(④). 이 경로(④)에 의해 Y 전극에는 VscL 전압을 갖는 주사 펄스가 인가된다. 이어서 다른 Y 전극이 선택되는 기간(T5)에서는 다시 트랜지스터(Sch)가 턴온되어 Y 전극에 VscH 전압이 인가된다(③).
한편, 기간(T3 ~ T5)에서와 같이 Y 전극에 접지 전압(0V)보다 낮은 레벨의 음의 전압(VscL)을 인가하기 위한 트랜지스터(YscL)가 턴온될 경우, 도 6에 나타낸 바와 같이 전원(0V)에 트랜지스터(Yg) 하나가 연결되어 있으면, 전위차에 의해 전원(0V), 트랜지스터(Yg1)의 바디 다이오드, 트랜지스터(YscL) 및 트랜지스터(YscL)로의 전류 경로가 형성될 수 있다(⑤). 이 전류 경로(⑤)에 의해 쇼트가 발생되어 회로 소자가 파괴될 수 있다. 본 발명에서는 이러한 전류 경로(⑤)를 차단하기 위해서 도 3에 나타낸 바와 같이 Y 전극에 0V 전압을 인가하는 트랜지스터(Yg1)와 전원(0V) 사이에 트랜지스터(Yg2)과 트랜지스터(Yg1)과 백투백이 되도록 설치합니다. 그리고 도 4에 나타낸 바와 같이 트랜지스터(YscL)가 턴온되는 경우 트랜지스 터(Yg2)를 턴오프하여 트랜지스터(Yg1)의 바디 다이오드를 통해 전원(VscL)로 전류가 흐르는 것을 방지할 수 있다.
또한, 이 전류 경로(⑤)를 차단하기 위해서는 도 7에 나타낸 바와 같이 트랜지스터(Yg)와 트랜지스터(YscL) 사이에 트랜지스터(Ynp)를 추가할 수 있다. 그러나, 트랜지스터(Ynp)의 경우 Y 전극과 전원(Vset) 사이 및 Y 전극과 전원(Vs) 사이에 위치하여, 전류 용량이 높은 트랜지스터를 사용해야 한다. 전류 용량이 높을수록 트랜지스터의 단가가 올라가고 많은 열이 발생한다. 그러나, 본 발명의 실시 예에 따른 전원(0V)과 트랜지스터(Yg1) 사이에 연결되는 트랜지스터(Yg2)는 접지 전압과 같은 낮은 전압을 차단함으로써, 도 7에 비해 상대적으로 전류 용량이 낮은 트랜지스터를 사용할 수 있다. 따라서, 본 발명에서는 트랜지스터의 단가를 낮출 수 있다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리 범위에 속하는 것이다.
이상에서 살펴본 바와 같이, 본 발명의 실시 예에서는 트랜지스터를 추가하여 전위차가 높은 전원으로부터 전위차가 낮은 전원으로 불필요한 전류가 흐르는 것을 차단함으로써, 회로 소자가 파괴되는 것을 방지할 수 있다. 또한, 추가되는 트랜지스터를 낮은 전압을 인가하는 전원에 연결함으로써, 전류 용량이 낮은 트랜 지스터를 이용하여 단가를 낮출 수 있다.

Claims (10)

  1. 제1 전극 및 제2 전극을 포함하는 플라즈마 표시 장치의 구동 장치에 있어서,
    상기 제1 전극에 제1 전압을 공급하는 제1 전원과 제1 전극 사이에 연결되는 제1 스위치,
    상기 제1 전극에 상기 제1 전압보다 낮은 제2 전압을 공급하는 제2 전원과 상기 제1 전극 사이에 연결되는 제2 스위치, 및
    상기 제1 전원과 상기 제1 스위치 사이에 연결되어 상기 제2 스위치의 동작과 반대로 동작하는 제3 스위치를 포함하며,
    상기 제1 스위치와 상기 제3 스위치는 백투백(back-to-back)으로 연결되는 구동 장치.
  2. 제1항에 있어서,
    상기 제1 전극에 상기 제2 전압보다 높은 제3 전압을 공급하는 제3 전원과 상기 제1 전극 사이에 연결되는 제4 스위치, 및
    상기 제2 스위치와 상기 제1 전극 사이에 연결되는 제5 스위치를 더 포함하며,
    어드레스 기간에서 상기 제2 스위치를 턴 온하고 상기 제3 스위치를 턴오프한 상태에서, 상기 제4 스위치를 턴온하여 켜지지 않을 방전 셀에 대응하는 상기 제1 전극에 상기 제3 전압을 인가하고, 상기 제5 스위치를 턴온하여 켜질 방전 셀에 대응하는 상기 제1 전극에 상기 제2 전압을 인가하는 구동 장치.
  3. 제1항에 있어서,
    상기 제2 전원과 상기 제1 전극 사이에 연결되는 제6 스위치, 및
    상기 제6 스위치와 상기 제1 전극 사이에 연결되는 제너 다이오드를 더 포함하며,
    리셋 기간에서 상기 제6 스위치를 턴온하여 상기 제1 전극의 전압을 상기 제2 전압보다 높은 제5 전압까지 점진적으로 감소시키는 구동 장치.
  4. 제3항에 있어서,
    상기 제6 스위치는 백투백(back-to-back)으로 연결된 두 트랜지스터를 포함하는 구동 장치.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 전압은 접지 전압(0V)인 구동 장치.
  6. 주사 전극과 유지 전극을 포함하며, 상기 주사 전극과 유지 전극에 의해 방전 셀이 형성되는 플라즈마 표시 패널, 및
    상기 주사 전극에 제1 전압을 공급하는 제1 전원과 주사 전극 사이에 연결되 는 제1 스위치와, 상기 주사 전극에 상기 제1 전압보다 낮은 제2 전압을 공급하는 제2 전원과 상기 제1 전극 사이에 연결되는 제2 스위치와, 상기 제1 전원과 상기 제1 스위치 사이에 연결되어 상기 제2 스위치의 동작과 반대로 동작하는 제3 스위치를 포함하며, 상기 제1 스위치와 상기 제3 스위치는 백투백(back-to-back)으로 연결되는 구동부를 포함하는 플라즈마 표시 장치.
  7. 제6항에 있어서,
    상기 구동부는,
    상기 제1 전극에 상기 제2 전압보다 높은 제3 전압을 공급하는 제3 전원과 상기 제1 전극 사이에 연결되는 제4 스위치와, 상기 제2 스위치와 상기 제1 전극 사이에 연결되는 제5 스위치를 더 포함하며,
    어드레스 기간에서 상기 제2 스위치를 턴온하고 상기 제3 스위치를 턴오프한 상태에서, 상기 제4 스위치를 턴온하여 켜지지 않을 방전 셀에 대응하는 상기 제1 전극에 상기 제3 전압을 인가하고, 상기 제5 스위치를 턴온하여 켜질 방전 셀에 대응하는 상기 제1 전극에 상기 제2 전압을 인가하는 플라즈마 표시 장치.
  8. 제6항에 있어서,
    상기 구동부는,
    상기 제2 전원과 상기 제1 전극 사이에 연결되는 제6 스위치와, 상기 제6 스위치와 상기 제1 전극 사이에 연결되는 제너 다이오드를 더 포함하며,
    리셋 기간에서 상기 제6 스위치를 턴온하여 상기 제1 전극의 전압을 상기 제2 전압보다 높은 제5 전압까지 점진적으로 감소시키는 플라즈마 표시 장치.
  9. 제8항에 있어서,
    상기 제6 스위치는 백투백(back-to-back)으로 연결된 두 트랜지스터를 포함하는 플라즈마 표시 장치.
  10. 제6항 내지 제8항 중 어느 한 항에 있어서,
    상기 제1 전압은 접지 전압인 플라즈마 표시 장치.
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