KR20080068403A - 플라즈마 표시 장치 및 그 구동 방법 - Google Patents

플라즈마 표시 장치 및 그 구동 방법 Download PDF

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Abstract

플라즈마 표시 장치에서는 Ve 전압을 공급하는 전원과 유지 전극 사이에 트랜지스터가 연결되어 있고, Ve 전압을 공급하는 전원과 접지단 사이에 커패시터가 연결되어 있다. 플라즈마 표시 장치에서는 유지 기간 동안 유지 전극에 Vs 전압과 0V 전압을 교대로 인가한다. 이때, Vs 전압이 Ve 전압이 더 낮게 설정되어 있어 유지 기간에서 유지 전극에 Vs 전압이 인가될 때 트랜지스터의 바디 다이오드를 통해 커패시터에 Vs 전압이 충전된다. 따라서, 유지 기간 이후 트랜지스터를 턴온하여 유지 전극에 Ve 전압을 인가하기 전까지의 기간에서 커패시터에 충전된 Vs 전압을 Ve 전압 이하의 전압으로 방전시킨다. 이렇게 하면, Ve 전압을 공급하는 전원과 유지 전극 사이에 하나의 트랜지스터 사용이 가능해진다.
PDP, 전극, 방전, 커패시터, 트랜지스터

Description

플라즈마 표시 장치 및 그 구동 방법{PLASMA DISPLAY AND DRIVING METHOD THEREOF}
도 1은 본 발명의 실시 예에 따른 플라즈마 표시 장치를 나타내는 도면이다.
도 2는 본 발명의 실시 예에 따른 유지 전극 구동부(400)의 구동 회로(410)를 개략적으로 나타내는 도면이다.
도 3은 본 발명의 실시 예에 따른 플라즈마 표시 장치의 구동 파형을 나타낸 도면이다.
도 4 및 도 5는 각각 본 발명의 제1 및 제2 실시 예에 따른 유지 전극 구동 회로의 신호 타이밍도이다.
본 발명은 플라즈마 표시 장치 및 그 구동 방법에 관한 것이다.
플라즈마 표시 장치는 기체 방전에 의해 생성된 플라즈마를 이용하여 문자 또는 영상을 표시하는 플라즈마 표시 패널을 이용한 표시 장치이다. 이러한 플라즈마 표시 패널에는 복수의 방전 셀이 매트릭스 형태로 배열되어 있다.
일반적으로 플라즈마 표시 장치에서는 한 프레임이 복수의 서브필드로 분할 되어 구동되며, 복수의 서브필드 중 표시 동작이 일어나는 서브필드의 가중치의 조합에 의해 계조가 표시된다. 각 서브필드의 어드레스 기간 동안 주사 전극과 어드레스 전극에 각각 주사 펄스 및 어드레스 펄스가 인가되어 주사 전극과 어드레스 전극 사이에서 일어나는 어드레스 방전에 의해 켜질 셀과 켜지지 않을 셀이 선택되고, 유지 기간 동안 주사 전극과 유지 전극에 각각 유지 전압을 가지는 유지 펄스가 반대 위상으로 인가되어 켜질 셀에 대하여 주사 전극과 유지 전극 사이에서 일어나는 유지 방전에 의해 실제로 영상이 표시된다.
그리고 어드레스 기간에서는 어드레스 방전 이후에 유지 전극에 (-) 벽 전하를 많이 형성하여 유지 기간에서 유지 방전이 잘 일어나도록 하기 위해 유지 전극의 전압을 양의 전압으로 바이어스하고 있다. 이때, 바이어스되는 양의 전압은 일반적으로 유지 전압보다 낮게 설정하고 있다. 이로 인하여 유지 전극과 양의 전압을 공급하는 전원 사이에 백투백(back-to-back)으로 연결되는 두 트랜지스터를 사용해야 하므로, 회로 소자의 사용 개수가 많아지게 된다.
본 발명이 이루고자 하는 기술적 과제는 어드레스 기간에서 하나의 트랜지스터로 유지 전극에 바이어스 전압을 공급할 수 있는 플라즈마 표시 장치 및 그 구동 방법을 제공하는 것이다.
본 발명의 한 특징에 따른 플라즈마 표시 장치는, 복수의 제1 전극, 복수의 제2 전극, 상기 복수의 제1 전극과 제1 전압을 공급하는 제1 전원 사이에 연결되어 있는 제1 트랜지스터, 상기 복수의 제1 전극과 상기 제1 전압보다 낮은 제2 전압을 공급하는 제2 전원 사이에 연결되어 있는 제2 트랜지스터, 상기 제1 전압과 상기 제2 전압 사이의 제3 전압을 공급하는 제3 전원 사이에 연결되어 있는 제3 트랜지스터, 그리고 상기 제3 전원과 상기 제3 전압보다 낮은 제4 전압을 공급하는 제4 전원 사이에 연결되어 있으며, 상기 제1 트랜지스터의 턴온 시에 상기 제1 전압으로 충전되는 커패시터를 포함한다. 이때, 리셋 기간에서 상기 복수의 제2 전극의 전압이 점진적으로 상승되는 제1 기간 중 유지 기간과 이어지는 일부 기간 동안 상기 커패시터에 충전된 전압을 상기 제3 전압 이하로 방전시킨다.
본 발명의 다른 특징에 따르면, 일방향으로 뻗어 있는 복수의 제1 전극을 포함하는 플라즈마 표시 장치를 구동하는 방법이 제공된다. 이 구동 방법은, 제1 기간 동안 제1 전압을 공급하는 제1 전원과 상기 복수의 제1 전극 사이에 연결되어 있는 트랜지스터를 턴온하여 상기 복수의 제1 전극에 상기 제1 전압을 인가하는 단계, 유지 기간 동안 상기 제1 전압보다 높은 제2 전압과 상기 제2 전압보다 낮은 제3 전압을 상기 복수의 제1 전극에 교대로 인가하는 단계, 상기 유지 기간에서 상기 복수의 제1 전극에 상기 제2 전압이 인가되는 동안 상기 제1 전원과 상기 제1 전압보다 낮은 제4 전압을 공급하는 제2 전원 사이에 연결되어 있는 커패시터를 상기 제1 전압으로 충전시키는 단계, 그리고 상기 유지 기간 이후부터 상기 제1 기간 전까지의 기간 중 적어도 일부 기간 동안 상기 커패시터에 충전된 전압을 상기 제1 전압 이하로 방전시키는 단계를 포함한다.
본 발명의 또 다른 특징에 따르면, 복수의 제1 전극 및 상기 복수의 제1 전 극과 함께 표시 동작을 수행하는 복수의 제2 전극을 포함하는 플라즈마 표시 장치가 제공된다. 플라즈마 표시 장치는, 상기 복수의 제1 전극에 연결되어 있으며, 유지 기간 동안 상기 복수의 제1 전극에 제1 전압과 상기 제1 전압보다 낮은 제2 전압을 교대로 인가하는 유지 구동부, 상기 제1 전압보다 낮은 제3 전압을 공급하는 제1 전원과 상기 복수의 제1 전극 사이에 연결되어 있는 제1 트랜지스터, 그리고 상기 제1 전원과 상기 제3 전압보다 낮은 제4 전압을 공급하는 제2 전원 사이에 연결되어 있으며 상기 유지 기간에서 상기 복수의 제1 전극에 상기 제1 전압이 인가될 때 상기 제1 전압으로 충전되는 커패시터를 포함한다. 이때, 상기 유지 기간 이후부터 상기 제1 트랜지스터가 턴온되기 전까지의 기간 중 적어도 일부 기간 동안 상기 커패시터를 상기 제3 전압 이하의 전압으로 방전시킨다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다.
도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라 그 중간에 다른 소자를 사이에 두고 연결되어 있는 경우도 포함한다.
이제 본 발명의 실시 예에 따른 플라즈마 표시 장치 및 그 구동 방법에 대해 서 상세하게 설명한다.
도 1은 본 발명의 실시 예에 따른 플라즈마 표시 장치를 나타내는 도면이다.
도 1에 나타낸 바와 같이, 본 발명의 실시 예에 따른 플라즈마 표시 장치는 플라즈마 표시 패널(100), 제어부(200), 어드레스 전극 구동부(300), 유지 전극 구동부(400) 및 주사 전극 구동부(500)를 포함한다.
플라즈마 표시 패널(100)은 열 방향으로 뻗어 있는 복수의 어드레스 전극(이하, "A 전극"이라 함)(A1-Am), 행 방향으로 서로 쌍을 이루면서 뻗어 있는 복수의 유지 전극(이하, "X 전극"이라 함)(X1-Xn) 및 주사 전극(이하, "Y 전극"이라 함)(Y1-Yn)을 포함한다. 일반적으로 X 전극(X1-Xn)은 각 Y 전극(Y1-Yn)에 대응해서 형성되어 있으며, X 전극(X1-Xn)과 Y 전극(Y1-Yn)이 유지 기간에서 화상을 표시하기 위한 표시 동작을 수행한다. Y 전극(Y1-Yn)과 X 전극(X1-Xn)은 A 전극(A1-Am)과 직교하도록 배치된다. 이때, A 전극(A1-Am)과 X 및 Y 전극(X1-Xn, Y1-Yn)의 교차부에 있는 방전 공간이 방전 셀(이하, "셀"이라 함)(110)을 형성한다. 이러한 플라즈마 표시 패널(100)의 구조는 일 예이며, 아래에서 설명하는 구동 파형이 적용될 수 있는 다른 구조의 패널도 본 발명에 적용될 수 있다.
제어부(200)는 외부로부터 영상 신호를 수신하여 A 전극 구동 제어 신호, X 전극 구동 제어 신호 및 Y 전극 구동 제어 신호를 출력한다. 그리고 제어부(200)는 한 프레임을 복수의 서브필드로 분할하여 구동한다.
어드레스 전극 구동부(300)는 제어부(200)로부터 A 전극 구동 제어 신호를 수신하여 표시하고자 하는 셀을 선택하기 위한 표시 데이터 신호를 각 A 전극에 인 가한다.
유지 전극 구동부(400)는 제어부(200)로부터 X 전극 구동 제어 신호를 수신하여 X 전극에 구동 전압을 인가한다.
주사 전극 구동부(500)는 제어부(200)로부터 Y 전극 구동 제어 신호를 수신하여 Y 전극에 구동 전압을 인가한다.
다음, 도 2를 참조하여 본 발명의 실시 예에 따른 플라즈마 표시 장치의 구동 회로에 대해서 설명한다.
도 2는 본 발명의 실시 예에 따른 유지 전극 구동부(400)의 구동 회로(410)를 개략적으로 나타내는 도면이다. 도 2에서는 설명의 편의상 복수의 X 전극(X1-Xn) 중 하나의 X 전극(X)과 복수의 Y 전극(Y1-Yn) 중 하나의 Y 전극(Y)만을 도시하였으며, X 전극(X)과 Y 전극(Y)에 의해 형성되는 용량성 성분을 패널 커패시터(Cp)로 도시하였다. 또한 도 2에서는 X 전극(X)에 연결되어 있는 구동 회로(410)만을 도시하였으며, Y 전극(Y)에도 구동 회로(510)가 연결되어 있다. 이러한 구동 회로(510)는 주사 전극 구동부(500)에 형성될 수 있다.
도 2에 나타낸 바와 같이, 구동 회로(410)는 유지 구동부(411) 및 바이어스부(411)를 포함한다. 유지 구동부(411)는 인덕터(L), 트랜지스터(Xs, Xg, Xr, Xf) 및 다이오드(Dr, Df)를 포함하며, 바이어스부(412)는 트랜지스터(Xe), 커패시터(C1) 및 저항(R)을 포함한다. 도 2에서는 트랜지스터(Xe, Xs, Xg, Xr, Xf)를 n채널 전계 효과 트랜지스터, 특히 NMOS(n-channel metal oxide semiconductor) 트랜지스터로 도시하였으며, 이들 트랜지스터(Xe, Xs, Xg, Xr, Xf)에는 소스에서 드레 인 방향으로 바디 다이오드가 형성될 수 있다. 그리고 NMOS 트랜지스터 대신에 유사한 기능을 하는 다른 트랜지스터가 이들 트랜지스터(Xe, Xs, Xg, Xr, Xf)로 사용될 수도 있다. 또한 도 2에서는 트랜지스터(Xe, Xs, Xg, Xr, Xf)를 각각 하나의 트랜지스터로 도시하였지만, 트랜지스터(Xe, Xs, Xg, Xr, Xf)는 각각 병렬로 연결된 복수의 트랜지스터로 형성될 수 있다.
구체적으로, 트랜지스터(Xs)의 드레인은 하이 레벨 전압(Vs)을 공급하는 전원(Vs)에 연결되고 트랜지스터(Xs)의 소스는 X 전극(X)에 연결되어 있다. 트랜지스터(Xg)의 소스는 로우 레벨 전압(0V)을 공급하는 전원(즉, 접지단)에 연결되고 트랜지스터(Xg)의 드레인은 X 전극(X)에 연결되어 있다. 인덕터(L)의 제1단은 X 전극(X)에 연결되어 있으며, 인덕터(L)의 제2단은 다이오드(Dr)의 캐소드와 다이오드(Df)의 애노드에 연결되어 있다. 트랜지스터(Xr)의 소스가 다이오드(Dr)의 애노드에 연결되고 트랜지스터(Xf)의 드레인이 다이오드(Dr)의 캐소드에 연결되어 있다. 그리고 트랜지스터(Xr)의 드레인과 트랜지스터(Xf)의 소스가 에너지 회수용 전원인 커패시터(C2)에 연결되어 있다. 커패시터(C2)는 하이 레벨 전압(Vs)과 로우 레벨 전압(0V) 사이의 전압(Vs/2)을 공급한다. 이때, 다이오드(Dr)는 X 전극(X)의 전압을 증가시키기 위한 전류 경로를 설정하며, 다이오드(Df)는 X 전극(X)의 전압을 감소시키기 위한 전류 경로를 설정한다. 트랜지스터(Xr, Xf)가 바디 다이오드를 가지지 않는다면 다이오드(Dr, Df)가 제거될 수도 있다. 그리고 다이오드(Dr)와 트랜지스터(Xr)의 위치가 서로 바뀔 수도 있으며, 다이오드(Df)와 트랜지스터(Xf)의 위치가 서로 바뀔 수도 있다. 여기서, 인덕터(L), 트랜지스터(Xr, Xf), 다이오 드(Dr, Df) 및 커패시터(C2)는 유지 펄스에 의해 형성되는 무효 전력을 회수하여 재사용하기 위한 전력 회수 수단으로 동작한다. 즉, 트랜지스터(Xr)가 턴온되면 커패시터(C2)에 충전된 에너지가 인덕터(L)를 통하여 X 전극(X)으로 주입되면서 X 전극(X)의 전압을 증가시킬 수 있고, 트랜지스터(Xf)가 턴온되면 패널 커패시터(Cp)에 저장된 에너지가 커패시터(C2)로 다시 회수되면서 X 전극(X)의 전압을 감소시킬 수 있다.
그리고 X 전극(X)에 트랜지스터(Xe)의 드레인이 연결되어 있으며 트랜지스터(Xe)의 소스가 Ve 전압을 공급하는 전원(Ve)에 연결되어 있다. 커패시터(C1)가 전원(Ve)과 접지단 사이에 연결되어 있고, 저항(R)이 커패시터(C1)에 병렬로 연결되어 있다.
도 3은 본 발명의 실시 예에 따른 플라즈마 표시 장치의 구동 파형을 나타낸 도면이다. 도 3에서는 설명의 편의상 하나의 X 전극(X)과 하나의 Y 전극(Y)만을 도시하였다.
도 3에 나타낸 바와 같이, 리셋 기간의 상승 기간에서는 트랜지스터(Xg)를 턴온하여 X 전극(X)의 전압을 기준 전압(도 3에서는 0V 전압)으로 유지한 상태에서 Y 전극(Y)의 전압을 Vs 전압에서 Vset 전압까지 점진적으로 증가시킨다. 도 3에서는 Y 전극(Y)의 전압이 램프 형태로 증가하는 것으로 도시하였다. 그러면, Y 전극(Y)의 전압이 증가하는 중에 Y 전극(Y)과 X 전극(X) 사이 및 Y 전극(Y)과 A 전극(A) 사이에서 미약한 방전(이하, "약 방전"이라 함)이 일어나면서, Y 전극(Y)에는 (-) 벽 전하가 형성되고 X 및 A 전극(X, A)에는 (+) 벽 전하가 형성된다.
리셋 기간의 하강 기간에서는 트랜지스터(Xe)를 턴온하여 X 전극(X)에 Ve 전압을 인가한 상태에서 Y 전극(Y)의 전압을 Vs 전압에서 Vnf 전압까지 점진적으로 감소시킨다. 그러면 Y 전극(Y)의 전압이 감소하는 중에 Y 전극(Y)과 X 전극(X) 사이 및 Y 전극(Y)과 A 전극(A) 사이에서 약 방전이 일어나면서 Y 전극(Y)에 형성된 (-) 벽 전하와 X 및 A 전극(X, A)에 형성된 (+) 벽 전하가 소거된다. 일반적으로 (Vnf-Ve) 전압의 크기는 Y 전극(Y)과 X 전극(X) 사이의 방전 개시 전압 근처로 설정된다. 그러면 Y 전극(Y)과 X 전극(X) 사이의 벽 전압이 거의 0V가 되어, 어드레스 기간에서 어드레스 방전이 일어나지 않은 셀이 유지 기간에서 오방전하는 것을 방지할 수 있다.
어드레스 기간에서는 켜질 셀을 선택하기 위해서, X 전극(X)의 전압을 Ve 전압으로 유지한 상태에서 복수의 Y 전극(Y)에 순차적으로 VscL 전압을 가지는 주사 펄스가 인가된다. 이때, VscL 전압이 인가된 Y 전극(Y)과 X 전극(X)에 의해 형성되는 복수의 셀 중에서 선택하고자 하는 셀을 통과하는 A 전극(A)에 Va 전압을 가지는 어드레스 펄스가 인가된다. 그러면, Va 전압이 인가된 A 전극(A)과 VscL 전압이 인가된 Y 전극(Y) 사이 및 VscL 전압이 인가된 Y 전극(Y)과 Ve 전압이 인가된 X 전극(X) 사이에서 어드레스 방전이 일어나 Y 전극(Y)에 (+) 벽 전하가 형성되고 X 및 A 전극(X, A)에 각각 (-) 벽 전하가 형성된다. 그리고 VscL 전압이 인가되지 않는 Y 전극(Y)에는 VscL 전압보다 높은 VscH 전압이 인가되고, Va 전압이 인가되지 않는 A 전극(A)에는 기준 전압이 인가된다.
유지 기간에서는 Y 전극(Y)과 X 전극(X)에 하이 레벨 전압(도 3에서는 Vs 전 압)과 로우 레벨 전압(도 3에서는 0V 전압)을 교대로 가지는 유지 펄스가 반대 위상으로 인가된다. 즉, Y 전극(Y)에 Vs 전압이 인가될 때 X 전극(X)에 0V 전압이 인가되고, X 전극(X)에 Vs 전압이 인가될 때 Y 전극(Y)에 0V 전압이 인가된다. 이후, Y 전극(Y)에 Vs 전압의 유지 펄스를 인가하는 과정과 X 전극(X)에 Vs 전압의 유지 펄스를 인가하는 과정을 해당 서브필드가 표시하는 가중치에 대응하는 횟수만큼 반복한다. 이때, 트랜지스터(Xs, Xg)를 교대로 턴온시켜 X 전극(X)에 유지 펄스를 인가할 수 있으며, 전력 회수 수단을 이용하여 X 전극(X)에 유지 펄스를 인가할 수도 있다. 전력 회수 수단을 이용하는 경우 트랜지스터(Xr), 트랜지스터(Xs), 트랜지스터(Xf) 및 트랜지스터(Xg) 순으로 해당 서브필드가 표시하는 가중치에 대응하는 횟수만큼 반복하여 턴온시키면 된다.
한편, 유지 기간에서 트랜지스터(Xs)가 턴온되는 동안에는 트랜지스터(Xe)의 바디 다이오드를 통해 커패시터(C1)에 Vs 전압이 충전된다. 이와 같이 커패시터(C1)에 Vs 전압이 충전되면, 리셋 기간의 하강 기간에서 X 전극에 Ve 전압보다 높은 Vs 전압이 인가될 수 있다. 따라서, 본 발명의 실시 예에서는 리셋 기간의 하강 기간 전에 커패시터(C1)에 충전된 Vs 전압을 Ve 전압 이하가 될 때까지 강제 방전시킨다. 이렇게 하면, 전원(Ve)과 X 전극(X) 사이에 하나의 트랜지스터(Xe) 사용이 가능해진다. 아래에서는 유지 기간 이후부터 리셋 기간의 하강 기간 전에 커패시터(C1)에 충전되어 있는 Vs 전압을 Ve 전압 이하까지 방전시킬 수 있는 실시 예에 대해서 도 4 및 도 5를 참조하여 설명한다.
도 4 및 도 5는 각각 본 발명의 제1 및 제2 실시 예에 따른 구동 회로(410) 의 신호 타이밍도이다.
도 4에 나타낸 바와 같이, 리셋 기간의 상승 기간 중 Y 전극과 X 전극 사이 및 Y 전극과 A 전극 사이에서 약 방전이 일어나기 전까지의 M1 기간 동안 트랜지스터(Xg)와 트랜지스터(Xe)를 소정 횟수 교대로 턴온한다. 트랜지스터(Xg)가 턴온되는 동안 X 전극(X)의 전압(Vx)은 0V가 되며, 트랜지스터(Xe)가 턴온되는 동안 커패시터(C1)에 충전되어 있는 전압이 방전되면서 X 전극(X)의 전압(Vx)은 증가된다. 그리고 이러한 동작을 반복하는 중에 커패시터(C1)에 충전되어 있는 전압이 Ve 전압 이하까지 방전될 수 있다. 이때, 커패시터(C1)에 충전되어 있는 전압이 Ve 전압보다 낮아지면, 리셋 기간의 하강 기간에서 트랜지스터(Xe)가 턴온될 때 전원(Ve)을 통해 X 전극에 Ve 전압이 인가될 수 있다.
그리고 도 5에 나타낸 바와 같이 본 발명의 제2 실시 예에서는 M1 기간 중 소정 기간 동안 트랜지스터(Xe, Xf)를 턴온시킨 후 나머지 기간 동안 트랜지스터(Xg)를 턴온시킨다. 트랜지스터(Xe, Xf)를 턴온시키면, 커패시터(C1), 트랜지스터(Xe), 인덕터(L), 다이오드(Df), 트랜지스터(Xf), 커패시터(C2) 및 접지단(0)의 경로를 통해 커패시터(C1)에 충전되어 있는 전압이 방전되고 트랜지스터(Xe, Xf)의 턴온 기간을 조절하면 커패시터(C1)에 충전되어 있는 전압을 Ve 전압 이하로 방전시킬 수 있다. 이때, X 전극의 전압(Vx)은 증가된다. 이와 같이, M1 기간 동안 커패시터(C1)에 충전되어 있는 Vs 전압을 Ve 전압 이하로 방전시키면, 전원(Ve)과 X 전극 사이에 하나의 트랜지스터(Xe)만 사용할 수가 있다.
그리고 본 발명의 제1 및 제2 실시 예에서는 유지 기간에서 Vs 전압과 0V 전 압을 교대로 가지는 유지 펄스를 Y 전극(Y)과 X 전극(X)에 반대 위상으로 인가하는 경우에 대해서 설명하였지만, 이와 다른 형태의 유지 펄스가 사용될 수도 있다. 예를 들어, Y 전극이 기준 전압(예를 들어 0V 전압)이 인가된 상태에서 X 전극에 Vs 전압과 -Vs 전압을 교대로 가지는 유지 펄스가 인가될 수도 있다. 이 경우에도 X 전극에 Vs 전압이 인가될 때 커패시터(C1)가 Vs 전압으로 충전되므로, 본 발명의 제1 및 제2 실시 예를 적용하여 커패시터(C1)에 충전된 전압을 방전시킬 수 있다.
또한 복수의 방전 셀에서 켜질 셀과 켜지지 않을 셀을 선택하기 위한 방식으로, 도 3에서와 같이 켜질 셀을 선택하여 벽 전하를 형성하는 선택적 기입 방식(Selective Write Address) 이외에도 켜지지 않을 셀을 선택하여 벽 전하를 소거하는 선택적 소거 방식(Selective Erase Address)이 있다. 이러한 선택적 소거 방식을 사용하는 서브필드(예를 들면, n 서브필드)의 어드레스 기간 직전에는 직전 서브필드(예를 들면, n-1 서브필드)의 유지 기간이 위치할 수도 있다. 이 경우, 유지 기간과 어드레스 기간 사이의 소정 기간에서 본 발명의 제1 및 제2 실시 예를 적용하여 커패시터(C1)에 충전된 전압을 방전시킬 수 있다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
본 발명에 의하면, 유지 전극에 인가되는 양의 전압을 공급하는 전원과 유지 전극 사이에 하나의 트랜지스터만 연결하여도 되므로, 회로 소자의 사용 개수를 줄일 수 있다.

Claims (15)

  1. 복수의 제1 전극,
    복수의 제2 전극,
    상기 복수의 제1 전극과 제1 전압을 공급하는 제1 전원 사이에 연결되어 있는 제1 트랜지스터,
    상기 복수의 제1 전극과 상기 제1 전압보다 낮은 제2 전압을 공급하는 제2 전원 사이에 연결되어 있는 제2 트랜지스터,
    상기 제1 전압과 상기 제2 전압 사이의 제3 전압을 공급하는 제3 전원 사이에 연결되어 있는 제3 트랜지스터, 그리고
    상기 제3 전원과 상기 제3 전압보다 낮은 제4 전압을 공급하는 제4 전원 사이에 연결되어 있으며, 상기 제1 트랜지스터의 턴온 시에 상기 제1 전압으로 충전되는 커패시터
    를 포함하며,
    리셋 기간에서 상기 복수의 제2 전극의 전압이 점진적으로 상승되는 제1 기간 중 유지 기간과 이어지는 일부 기간 동안 상기 커패시터에 충전된 전압을 상기 제3 전압 이하로 방전시키는 플라즈마 표시 장치.
  2. 제1항에 있어서,
    상기 리셋 기간 중 상기 제1 기간과 이어지는 제2 기간 동안 상기 복수의 제 1 전극에 상기 제3 전압이 인가된 상태에서 상기 복수의 제2 전극의 전압이 점진적으로 감소되는 플라즈마 표시 장치.
  3. 제2항에 있어서,
    상기 유지 기간 동안 상기 제1 및 제2 트랜지스터가 교대로 턴온되는 플라즈마 표시 장치.
  4. 제3항에 있어서,
    상기 일부 기간 동안 상기 제2 및 제3 트랜지스터를 교대로 턴온되는 플라즈마 표시 장치.
  5. 제2항에 있어서,
    상기 복수의 제1 전극에 연결되어 있는 인덕터, 그리고
    상기 인덕터와 상기 제1 전압과 상기 제2 전압 사이의 제3 전압을 공급하는 전력 회수용 전원 사이에 연결되어 있는 제4 트랜지스터
    를 더 포함하며,
    상기 일부 기간 중 제3 기간 동안 상기 제2 및 제4 트랜지스터가 턴온되는 플라즈마 표시 장치.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제1 기간 중 상기 일부 기간을 제외한 나머지 기간 동안 상기 제3 트랜지스터가 턴온되며,
    상기 나머지 기간 동안 상기 복수의 제1 전극과 상기 복수의 제2 전극 사이에서 방전이 일어나는 플라즈마 표시 장치.
  7. 일방향으로 뻗어 있는 복수의 제1 전극을 포함하는 플라즈마 표시 장치를 구동하는 방법에 있어서,
    제1 기간 동안 제1 전압을 공급하는 제1 전원과 상기 복수의 제1 전극 사이에 연결되어 있는 트랜지스터를 턴온하여 상기 복수의 제1 전극에 상기 제1 전압을 인가하는 단계,
    유지 기간 동안 상기 제1 전압보다 높은 제2 전압과 상기 제2 전압보다 낮은 제3 전압을 상기 복수의 제1 전극에 교대로 인가하는 단계,
    상기 유지 기간에서 상기 복수의 제1 전극에 상기 제2 전압이 인가되는 동안 상기 제1 전원과 상기 제1 전압보다 낮은 제4 전압을 공급하는 제2 전원 사이에 연결되어 있는 커패시터를 상기 제1 전압으로 충전시키는 단계, 그리고
    상기 유지 기간 이후부터 상기 제1 기간 전까지의 기간 중 적어도 일부 기간 동안 상기 커패시터에 충전된 전압을 상기 제1 전압 이하로 방전시키는 단계
    를 포함하는 플라즈마 표시 장치의 구동 방법.
  8. 제7항에 있어서,
    상기 플라즈마 표시 장치는,
    상기 복수의 제1 전극과 함께 표시 동작을 수행하는 복수의 제2 전극을 더 포함하며,
    상기 제1 기간은 상기 복수의 제2 전극에 순차적으로 주사 펄스를 인가하는 어드레스 기간을 포함하는 플라즈마 표시 장치의 구동 방법.
  9. 제8항에 있어서,
    상기 제1 기간은 상기 복수의 제2 전극의 전압을 점진적으로 감소시키는 기간을 더 포함하는 플라즈마 표시장치의 구동 방법.
  10. 복수의 제1 전극 및 상기 복수의 제1 전극과 함께 표시 동작을 수행하는 복수의 제2 전극을 포함하는 플라즈마 표시 장치에 있어서,
    상기 복수의 제1 전극에 연결되어 있으며, 유지 기간 동안 상기 복수의 제1 전극에 제1 전압과 상기 제1 전압보다 낮은 제2 전압을 교대로 인가하는 유지 구동부,
    상기 제1 전압보다 낮은 제3 전압을 공급하는 제1 전원과 상기 복수의 제1 전극 사이에 연결되어 있는 제1 트랜지스터, 그리고
    상기 제1 전원과 상기 제3 전압보다 낮은 제4 전압을 공급하는 제2 전원 사이에 연결되어 있으며 상기 유지 기간에서 상기 복수의 제1 전극에 상기 제1 전압이 인가될 때 상기 제1 전압으로 충전되는 커패시터
    를 포함하며,
    상기 유지 기간 이후부터 상기 제1 트랜지스터가 턴온되기 전까지의 기간 중 적어도 일부 기간 동안 상기 커패시터를 상기 제3 전압 이하의 전압으로 방전시키는 플라즈마 표시 장치.
  11. 제10항에 있어서,
    어드레스 기간 동안 상기 제1 트랜지스터가 턴온되는 플라즈마 표시 장치.
  12. 제11항에 있어서,
    리셋 기간 중 상기 복수의 제2 전극의 전압이 점진적으로 감소되는 기간 동안 상기 제1 트랜지스터가 턴온되는 플라즈마 표시 장치.
  13. 제12항에 있어서,
    상기 일부 기간은 상기 리셋 기간 중 상기 복수의 제2 전극의 전압이 점진적으로 상승되는 기간에 포함되는 플라즈마 표시 장치.
  14. 제10항 내지 제13항 중 어느 한 항에 있어서,
    상기 유지 구동부는,
    상기 제2 전압을 공급하는 제3 전원과 상기 복수의 제1 전극 사이에 연결되어 있는 제2 트랜지스터
    를 포함하며,
    상기 일부 기간 동안 상기 제1 및 제2 트랜지스터가 교대로 턴온되는 플라즈마 표시 장치.
  15. 제10항 내지 제13항 중 어느 한 항에 있어서,
    상기 유지 구동부는,
    상기 복수의 제1 전극에 연결되어 있는 인덕터, 그리고
    상기 인덕터와 상기 제1 전압과 상기 제2 전압 사이의 제5 전압을 공급하는 전력 회수용 전원 사이에 연결되어 있으며 상기 복수의 제1 전극의 전압을 감소시키는 경로를 형성하는 제2 트랜지스터
    를 포함하며,
    상기 일부 기간 동안 상기 제1 및 제2 트랜지스터가 턴온되는 플라즈마 표시 장치.
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