KR20080040770A - 더블 헤테로 구조 발광 영역을 갖는 ⅲ-질화물 발광 장치 - Google Patents

더블 헤테로 구조 발광 영역을 갖는 ⅲ-질화물 발광 장치 Download PDF

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유-첸 센
나단 에프. 가드너
사또시 와따나베
마이클 알. 크라메스
거드 오. 뮐러
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필립스 루미리즈 라이팅 캄파니 엘엘씨
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Abstract

Ⅲ-질화물 발광층이 n형 영역과 p형 영역 사이에 배치된다. 발광층은 도핑된 두꺼운 층이다. 일부의 실시예들에서는, 발광층이 두개의 도핑된 스페이서 층 사이에 끼워진다.
발광, 반도체, 질화물, 도핑, 양자, 효율

Description

더블 헤테로 구조 발광 영역을 갖는 Ⅲ-질화물 발광 장치{Ⅲ-NITRIDE LIGHT-EMITTING DEVICE WITH DOUBLE HETEROSTRUCTURE LIGHT-EMITTING REGION}
본 발명은 반도체 발광 장치의 발광 영역에 관한 것이다.
LED(light emitting diode), RCLED(resonant cavity light emitting diode), VCSEL(vertical cavity laser diode), 및 에지 방출 레이저들을 포함하는 반도체 발광 장치는 현재 이용 가능한 가장 효율적 광원들이다. 가시 스펙트럼에 걸쳐 작동할 수 있는 고휘도 발광 장치들의 제조에서 현재 관심이 있는 재료 시스템은 Ⅲ-V족 반도체, 특히 Ⅲ-질화물 재료라고도 지칭되는 갈륨, 알루미늄, 인듐, 및 질소의 2원, 3원 및 4원 합금을 포함한다. 통상적으로, Ⅲ-질화물 발광 장치들은 MOCVD(metal-organic chemical vapor deposition), MBE(molecular beam epitaxy), 또는 다른 에피택시얼 기술에 의해 사파이어, 실리콘 카바이드, Ⅲ-질화물, 또는 다른 적합한 기판 상에 상이한 조성 및 도펀트 농도로 된 한 스택의 반도체 층들을 에피 성장시킴으로써 제조된다. 스택은 흔히 기판 위에 형성된 예를 들어, Si로 도핑된 하나 이상의 n형 층, 하나 이상의 n형 층 위에 형성된 발광 또는 활성 영역, 및 활성 영역 위에 형성된 예를 들어, Mg로 도핑된 하나 이상의 p형 층을 포함한다. 도전성 기판 상에 형성된 Ⅲ-질화물 장치들은 장치의 양측에 형성된 p-접점 및 n-접점을 가질 수 있을 것이다. 흔히, Ⅲ-질화물 장치들은 장치의 동일한 측부에 두 접점 모두를 갖고 사파이어 등과 같은 절연 기판 상에 제조된다. 그러한 장치들은 접점을 통하거나(에피택시업(epitaxy-up) 장치라고 알려짐) 또는 접점 반대쪽의 장치 표면을 통해(플립 칩 장치라고 알려짐) 빛이 추출(extract)되도록 장착된다.
미국 특허 5,747,832호는 발광 갈륨 질화물 기반 더블 헤테로 구조의 화합물 반도체 장치에 관해 제안한다. 더블 헤테로 구조는 p형 및/또는 n형 불순물로 도핑된 저 저항성 InxGa1 - xN (0<x<1) 화합물 반도체로 형성된 발광층을 포함한다. 미국 특허 5,747,832의 요약서를 보라. 자세히 말하자면, 행 5 열 45 내지 50은 "본 발명에서, 발광층(18)이 본 발명의 발광 장치가 90% 이상의 실제의 상대 광도를 제공할 정도의 범위 내의 두께를 갖는 것이 양호하다. 더 자세히 말하자면, 발광층(18)이 양호하게는 10Å 내지 0.5㎛, 더 양호하게는 0.01 내지 0.2㎛의 두께를 갖는다”고 말하고 있다. 행 10 열 44 내지 49는 "제3 실시예에서는, 발광층(18)의 InxGa1 - xN 속에 도핑된 n형 불순물이 양호하게는 실리콘(Si)이다. n형 불순물의 농도는 발광 특성의 관점으로부터 양호하게는 1×1017/㎝3 내지 1×1021/㎝3이고, 더 양호하게는 1×1018/㎝3 내지 1×1020/㎝3이다"고 가르치고 있다.
InGaN 발광층을 갖는 상용 Ⅲ-질화물 장치들은 흔히 50Å보다 적은 다수의 양자 우물 발광층들을 갖고, 통상적으로 약 1×1018/㎝3보다 적게 도핑되므로, 이러 한 양자 우물 디자인들이, 특히 열악한 품질 에피택시얼 재료로, 낮은 구동 전류에서의 성능을 개선할 수 있다. 조명하기 위해 바람직한 더 높은 구동 전류에서, 이러한 장치들은 전류 밀도를 증가시킴에 따라 효율을 떨어뜨리는 어려움을 겪는다. 당 기술분야에서 요구되는 것은 고 전류 밀도에서 고 효율을 나타내는 장치이다.
본 발명의 실시예들에 따르면, Ⅲ-질화물 발광층이 n형 영역과 p형 영역 사이에 배치된다. 발광층은 6×1018㎝-3와 5×1019㎝-3 사이의 도펀트 농도로 도핑되고, 50Å과 250Å 사이의 두께를 갖는다. 일부의 실시예들에서는, 발광층이 두개의 n형 스페이서 층 사이에 끼워지고 그들과 직접 접촉하며, 스페이서 층들 중 하나 또는 둘 다 6×1018㎝-3와 5×1019㎝-3 사이의 도펀트 농도로 도핑된다
도 1은 Ⅲ-질화물 발광 장치를 예시한다.
도 2는 도 1에 도시된 본 발명에 따른 장치를 위한 전류 밀도의 함수로서의 외부 양자 효율의 플롯이다.
도 3은 본 발명에 따른 Ⅲ-질화물 발광 장치를 예시한다.
도 4는 몇몇 InGaN 필름을 위한 실리콘 도핑 레벨의 함수로서의 쇠퇴시간의 플롯이다.
도 5 및 6은 대 접합 플립 칩 발광 장치의 평면도 및 횡단면도이다.
도 7은 박막 발광 장치를 예시한다.
도 8은 패키지 된 발광 장치의 분해 조립도이다.
도 9A 및 9B는 본 발명에 따라 각각 450㎚ 및 400㎚의 빛을 방출하는 장치를 위한 발광층과 제1 및 제2 스페이서 층에서의 실리콘 도핑 레벨의 함수로서의 상대적 내부 양자 효율을 예시한다.
도 10은 몇몇 장치를 위한 발광층 두께의 함수로서의 상대적 내부 양자 효율을 예시한다.
도 11은 몇몇 시뮬레이션 된 장치들을 위한 차단층 조성의 함수로서의 주입 효율 및 내부 양자 효율을 예시한다.
도 12는 실제의 장치에서 관찰된 차단층 조성의 함수로서의 상대적 내부 양자 효율을 예시한다.
도 13A 내지 13K는 발광 영역의 등급화를 포함하는 장치를 위한 전도대의 부분들을 예시한다.
도 1은 보편적인 Ⅲ-질화물 발광 장치를 예시한다. n형 영역(11)이 사파이어 기판(10) 위에 성장된다. 장벽층들에 의해 분리된 다수의 얇은 양자 우물 층을 포함하는 활성 영역(12)이 n형 영역(11) 위에 성장되고, GaN 스페이서 층(13), p형 AlGaN 층(14), 및 p형 접점층(15)이 뒤따른다.
도 2는 도 1의 장치(도 2 상의 삼각형들) 및 본 발명의 한 실시예에 따른 장치(도 2 상의 원들) 등과 같은 장치의 외부 양자 효율을 예시한다. 외부 양자 효율은 공급된 담체들의 플럭스로 나누어지고 추출 효율로 곱해진 생성된 광자들의 플럭스로서 정의되는 내부 양자 효율이다. 정해진 램프 디자인의 경우에, 추출 효율은 상수이며, 그래서 추출 효율은 도 2에 도시된 두 장치들 모두에 대해 동일하다. 도 1의 장치에 가해지는 전류 밀도가 증가함에 따라, 장치의 외부 양자 효율은 도 2에 예시된 바와 같이 초기에는 증가되고, 나중에 감소된다. 전류 밀도가 제로(0)를 지나 증가함에 따라, 외부 양자 효율이 증가해서 약 10A/㎝2인 전류 밀도의 첨두에 도달한다. 전류 밀도가 10A/㎝2을 초과하여 증가함에 따라, 외부 양자 효율이 신속하게 떨어지고, 그 후 예를 들어 200A/㎝2를 초과하는 고 전류 밀도에서 외부 양자 효율의 감소가 느려진다. 본 발명의 실시예들은 고 전류 밀도에서의 양자 효율의 강하를 감소시키거나 또는 역전시키도록 디자인된다.
본 발명의 실시예들에 따르면, Ⅲ-질화물 발광 장치들이 진하게 도핑되는 두꺼운 더블 헤테로 구조 발광 영역을 포함한다. 아래의 실시예들이 발광층이 Si로 도핑된 n형인 장치를 기술할지라도, 다른 실시예에서는, p형 도펀트 종류를 포함하는 다른 도펀트 종류가 이용될 수 있을 것임을 알아야 한다. 두꺼운 더블 헤테로 구조 발광 영역은 전하 담체 밀도를 감소시킬 수 있을 것이고, 발광 영역 및 인접구역의 도핑은 발광 영역의 재료 품질을 개선할 수 있을 것이며, 그 둘 다 무방사 재조합(nonradiative recombination)으로 손실되는 담체 수를 감소시킬 수 있을 것이다. 본 발명의 실시예들은 도 1의 장치를 위해 도 2에서 관찰되는 고 전류 밀도에서의 양자 효율 강하를 감소시키거나 또는 역전시키도록 디자인된다.
도 3은 본 발명에 따른 발광 장치를 예시한다. 발광 영역(35)은 n형 영 역(31)과 p형 영역(39) 사이에 끼워진다. 발광 영역(35)은 선택적 제1 및 제2 스페이서 층(33 및 37)에 의해 n형 영역(31) 및 p형 영역(39)으로부터 이격될 수 있을 것이다. 장치는 n형 영역(31)과 제1 스페이서(33) 사이에 배치된 선택적 준비층(optional preparation layer)(32) 및/또는 제2 스페이서(37)와 p형 영역(39) 사이에 배치된 선택적 차단층(optional blocking layer)(38)을 포함할 수 있을 것이다.
장벽층(barrier layer)들에 의해 분리된 얇은 양자 우물 층(thin quantum well layer)들 보다는, 발광 영역(35)이 예를 들어 50옹스트롱보다 더 두꺼운 하나 이상의 두꺼운 발광층을 포함할 수 있을 것이다. 일부의 실시예들에서는, 발광 영역(35)이 50옹스트롱과 600옹스트롱 사이, 더 양호하게는 100옹스트롱과 250옹스트롱 사이의 두께를 갖는 단일의 두꺼운 발광층을 포함한다. 두께에 관한 상한은 발광층의 두께가 600옹스트롱을 초과해서, 예를 들어 1000 옹스트롱 이상의 두께로 증가함에 따라 열악한 재료 품질로 귀결되는 현재의 성장 기술로 인한 것이다. 열악한 재료 품질은 통상적으로 감소된 내부 양자 효율로 귀결된다. 성장 기술이 향상함에 따라, 내부 양자 효율을 감소시킴이 없이 더 두꺼운 발광층을 갖는 장치의 성장이 가능해질 수 있을 것이며, 그래서 본 발명의 실시예의 범위 내에 있을 것이다.
최적의 두께는 발광층 내의 결함 수에 의존할 수 있을 것이다. 일반적으로, 결함 수가 증가함에 따라, 발광층의 최적의 두께가 감소된다. 또한, 결함은 무방사 재조합의 근원일 수 있으며, 따라서 결함 수를 가능한 한 감소시키는 것이 바람 직하다. Ⅲ-질화물 재료에서 문제되는 결함은 스레딩 전위(threading dislocation)이다. 스레딩 전위의 농도는 단위 면적 당으로 측정된다. 발광 영역에서의 스레딩 전위의 농도는 양호하게는 109㎝-2로 제한되고, 더 양호하게는 108㎝-2로 제한되며, 더 양호하게는 107㎝-2로 제한되고, 더 양호하게는 106㎝-2로 제한된다. 앞서 기술된 스레딩 전위 농도를 형성하는 것은 수평 에피 성장(epitaxial lateral overgrowth), 수소화물 기상 에피택시(hydride vapor phase epitaxy), 및 프리스탠딩(freestanding) GaN 기판 상의 성장 등과 같은 성장 기술을 요구할 수 있을 것이다. 수평 에피 성장은 사파이어 등과 같은 종래의 성장 기판 상에 성장된 GaN 층 상에 형성된 마스크 층에서의 개구부(openings) 위의 GaN의 선택적 성장을 포함한다. 선택적으로 성장되는 GaN의 융합은 전체 성장 기판 위에서의 편평한 GaN 표면의 성장이 가능하게 할 수 있을 것이다. 선택적으로 성장되는 GaN 층에 후속해서 성장되는 층들은 낮은 결함 밀도를 나타낼 수 있을 것이다. 수평 에피 성장은 여기에 참고로 포함되는 Mukai 등의 "Ultraviolet InGaN and GaN Single-Quantum Well- Structure Light-Emitting Diodes Grown on Epitaxial Laterally Overgrown GaN Substrates"(Jpn. J. Appl. Phys.) 38권(1999) 5735면에 더 자세하게 기술되어 있다. 프리스탠딩 GaN 기판의 수소화물 기상 에피 성장은 여기에 참고로 포함된 Motoki 등의 "Preparation of Large Freestanding GaN Substrates by Hydride Vapor Phase Epitaxy Using GaAs as a Starting Substrate"(Jpn. J. Appl. Phys.) 40권(2001) L140면에 더 자세히 기술되어 있다.
두꺼워지는 것 외에, 발광 영역(35)의 발광층은 예를 들어 Si로 도핑된 n형이다. Si가 장치로부터의 빛 추출을 개선하거나 또는 발광층에서의 응력을 완화시킬 수 있을 것인 거친 표면 등과 같은 재료에 대한 다른 개선을 제공할 수 있을 것이기 때문에, 일부의 실시예들에서는 Si가 도펀트로 이용된다. 도 4는 몇몇 InGaN 필름들을 위한 실리콘 도핑 레벨의 함수로서의 쇠퇴 시간(decay time)의 플롯이다. 도 4에 예시된 데이터를 수집하기 위해, 예시된 레벨로 도핑된 InGaN 필름들이 낮은 여기 강도(excitation intensity)의 레이저로 조사되었다. 담체의 존속기간, 즉 담체가 결함에 의해 소진되기 전의 시간의 길이가 측정되었다. 시간이 길수록 필름의 재료 품질이 더 양호함을 나타내고, 존속기간이 짧을수록 재료 품질이 열악함을 나타낸다. 도 4에 예시된 바와 같이, 6×1018㎝-3과 2×1019㎝-3 사이로 도핑된 InGaN 필름들이 가장 긴 존속기간을 갖고, 이러한 필름들에서의 무방사 재조합이 가장 느림을 나타낸다. 도 4는 무방사 재조합 속도가 발광층들의 Si 도핑 레벨에 의해 영향을 받을 수 있음을 보여준다.
도 9A는 약 450㎚의 첨두 파장의 빛을 방출하는 96옹스트롱 두께의 In0.16Ga0.84N 발광층들을 갖는 장치를 위한 실리콘 도핑 레벨의 함수로서의 330A/㎝2의 내부 양자 효율을 예시한다. 도 9B는 약 400㎚의 첨두 파장의 빛을 방출하는 96옹스트롱 두께의 In0 .08Ga0 .92N 발광층들을 갖는 장치를 위한 실리콘 도핑 레벨의 함수로서의 330A/㎝2의 내부 양자 효율을 예시한다. 도 4에서처럼, 도 9A 및 9B는 약 6×1018㎝-3와 3×1019㎝-3 사이의 실리콘 도핑 레벨을 갖는 InGaN 발광층들을 갖는 장치가 최고의 내부 양자 효율을 가짐을 예시한다. 특히, 도 9A는 약 450㎚의 첨두 파장의 빛을 방출하는 장치를 위한 약 2×1019㎝-3에서의 330A/㎝2인 내부 양자 효율 첨두를 예시한다. 도 9B는 약 400㎚의 첨두 파장의 빛을 방출하는 장치를 위한 약 8×1018㎝-3에서의 내부 양자 효율 첨두를 예시한다. 발광층의 도핑 레벨이 6×1018㎝-3 아래로 떨어지거나 또는 3×1019㎝-3 위로 증가함에 따라, 내부 양자 효율이 떨어진다. 실리콘 도핑 레벨이 3×1019㎝-3을 초과하여 증가함에 따라, 재료 품질이 열악해진다.
도 2에서 원들은 본 발명에 따른 장치를 위한 전류 밀도의 함수로서의 외부 양자 효율을 예시한다. 도 2의 원에 의해 예시된 장치에서는, 130 옹스트롱 두께의 In0 .12Ga0 .88N 발광층이 1019㎝- 3농도로 Si로 도핑된다. 이 장치는 약 430㎚의 빛을 방출한다. 도 1의 장치와 대조적으로, 도 2에서 삼각형으로 도시된 본 발명의 실시예들에 따른 장치에서는, 전류 밀도가 증가함에 따라 외부 양자 효율이 향상되고, 약 250A/㎝2의 전류 밀도에서의 약 26%의 외부 양자 효율로 평균화된다. 동일한 전류 밀도에서, 도 1의 장치는 전류 밀도가 증가함에 따라 떨어지는 단지 약 18%의 외부 양자 효율을 가질 뿐이다.
일부의 실시예들에서는, 몇몇 장치를 위한 발광층 두께의 함수로서의 330A/ ㎝2의 내부 양자 효율의 플롯인 도 10에 예시된 바와 같이, 본 발명에 따른 최적의 두께 및 본 발명에 따른 최적의 실리콘 도핑 레벨이 함께 구현될 때만 장치 성능이 크게 향상된다. 도 10의 다이어몬드들은 앞서 기술된 최적의 실리콘 도핑 범위 미만의 도핑 레벨인 1018㎝-3로 도핑된 1.5×109㎝-2의 스레딩 전위 밀도를 갖는 발광층을 갖는 장치를 나타낸다. 도 10에서 정방형들은 앞서 기술된 최적의 실리콘 도핑 범위 내의 도핑 레벨인 1019㎝-3로 도핑된 4×108㎝-2의 스레딩 전위 밀도를 갖는 발광층을 갖는 장치를 나타낸다.
도 10의 다이어몬드들에 의해 예시된 바와 같이, 앞서 기술된 최적의 도핑 레벨들보다 적게 도핑된 발광층의 경우에, 발광층의 두께가 앞서 기술된 최적의 두께 범위로 증가함에 따라 내부 양자 효율이 떨어진다. 예를 들어, 1018㎝-3로 도핑된 발광층을 갖는 장치인 경우의 내부 양자 효율은 50옹스트롱보다 적은 발광층 두께에서의 첨두로부터 약 130옹스트롱의 발광층 두께에서의 제로로 떨어진다. 대조적으로, 도 10에서 정방형에 의해 예시된 바와 같이, 앞서 기술된 최적의 도핑 레벨에서, 약 80옹스트롱과 약 230옹스트롱 사이의 발광층 두께에서, 내부 양자 효율이 단지 1018㎝-3로 도핑된 발광층의 경우에서 관찰된 첨두 내부 양자 효율 이상이다.
도 10은 또한 발광층이 앞서 기술된 최적의 도핑 레벨로 도핑될지라도, 장치의 내부 양자 효율이 발광층 두께가 앞서 기술된 최적의 두께 범위를 벗어난 것처 럼 되는 것을 예시한다. 예를 들어, 도 10의 정방형은 도 1에 예시된 바와 같은 장치에서의 얇은 양자 우물을 위한 보편적인 두께 및 앞서 기술된 최적의 발광층 두께 미만의 두께인 30옹스트롱에서, 1019㎝-3의 최적의 도핑 레벨로 도핑된 발광층을 갖는 장치가 여전히 매우 낮은 내부 양자 효율을 나타냄을 예시한다. 그래서, 일부의 실시예들에서는 내부 양자 효율의 개선을 실현하기 위해 발광층 두께 및 발광층 도펀트 농도가 모두 앞서 기술된 최적의 범위 내에 있어야 한다.
일부의 실시예들에서는, 실리콘 도핑된 제1 및 제2 스페이서 층(33 및 37)들이 앞서 기술된 최적의 발광 영역 두께 및 도핑 레벨과 조합된다. 아래의 표 1에 예시된 바와 같이, 최적으로 실리콘 도핑된 두꺼운 발광층의 내부 양자 효율이 발광층에 직접 인접한 스페이서 층들을 동일한 도핑 범위로 도핑함으로써 더 상승될 수 있을 것이다. 스페이서 층들은 예를 들어, 약 20옹스트롱과 약 1000옹스트롱의 두께일 수 있고 통상적으로 약 100옹스트롱 두께일 수 있을 것이다.
표 1: 64A InGaN 발광층인 경우의 330A/㎝2에서의 상대적 내부 양자 효율
스페이서 층 도핑
1018㎝-3 1019㎝-3
발광층 도핑 1019㎝-3 31% 41%
1018㎝-3 9.4% 39%
도 2, 4, 및 10 및 표 1에 예시된 데이터는 약 430㎚의 빛을 방출하는 12% InN을 갖는 InGaN 발광층들을 갖는 장치에 관한 것이다. 방출되는 빛의 파장을 증가시키는 것은 발광층에서의 InN의 양을 증가시킬 것을 요구한다. 일반적으로, 한 층에서의 InN의 양이 증가함에 따라, 층의 재료 품질이 악화된다. 따라서, 발광층에서 더 많은 InN을 갖는 장치들은 도 2, 9A 및 10에 예시된 바와 같이 효율 개선을 이루기 위해 발광층에서의 더 큰 도펀트 농도를 요구할 수 있을 것이다. 예를 들어, 약 450㎚의 빛을 방출하는 16% InN을 갖는 InGaN 발광층들을 갖는 장치에서, 최적의 실리콘 도핑 레벨은, 400㎚의 빛을 방출하는 장치에 관해 도 9B에 예시된 바와 같은 6×1018㎝-3 내지 1019㎝-3의 대신에, 예를 들어 도 9A에 예시된 바와 같이 1×1019㎝-3 내지 5×1019㎝-3일 수 있을 것이다.
앞서의 예는 제1 스페이서 층(33), 발광 영역(35), 및 제2 스페이서 층(37)의 각각을 위한 최적의 두께 및 도핑 레벨을 기술한다. 다양한 실시예들에서 하나 이상의 영역(33, 35, 및 37)들이 의도적으로 도핑되지 않을 수 있거나 또는 앞서 정해진 최적의 도핑 범위의 아래의 레벨로 도핑될 수 있을 것이다. 예를 들어, 모두 3개의 영역(33, 35, 및 37)들이 최적으로 도핑될 수 있거나, 스페이서 층(33) 및 발광 영역(35)이 최적으로 도핑될 수 있고 스페이서 층(37)은 의도적으로 도핑되지 않을 수 있거나 또는 최적의 범위 아래의 레벨로 도핑될 수 있거나, 스페이서 층(37) 및 발광 영역(35)이 최적으로 도핑될 수 있고 스페이서 층(33)은 의도적으로 도핑되지 않을 수 있거나 또는 최적의 범위 아래의 레벨로 도핑될 수 있거나, 또는 두 스페이서 층(33 및 37)들이 모두 최적으로 도핑될 수 있고 발광 영역(35)은 의도적으로 도핑되지 않을 수 있거나 또는 최적의 범위 아래의 레벨로 도핑될 수 있을 것이다.
일부의 실시예들에서는, 장치의 내부 양자 효율은 도 3에 예시된 바와 같이 선택적 전류 차단층(38)을 포함함으로써 더 개선될 수 있을 것이다. 차단층(38)은 전류를 발광층 내에 가두고, 일부의 실시예들에서는 p형 층, 흔히 p형 AlGaN 또는 p형 AlInGaN을 함유하는 알루미늄이다. 장치에서의 내부 양자 효율은 전류 주입 효율(current injection efficiency)과 발광 재조합 효율(radiative recombination efficiency)의 곱의 함수이다. 전류 주입 효율은 장치로 공급되는 전류의 크기에 대한 발광층에서 재조합되는 전류의 크기의 비율이다. 발광 재조합 효율은 발광층에서 재조합하는 전류의 크기에 대한 발광층에서 재조합하고 빛을 방출하는 전류의 크기(발광층 예를 들어 결정 결함에서 재조합하고 빛을 방출하지 않는 전류와 대조적으로)의 비율이다.
주입 효율은 차단층(38)에서의 AlN의 조성에 대해 민감하다. 차단층(38)에 의해 제공된 장벽의 "높이"는 차단층에서의 AlN의 조성, 차단층(38)과 스페이서 층(37) 사이의 계면에서의 시트 전하의 크기, 및 차단층(38)과 주변층에서의 도핑에 의해 판정된다. 도 11은 본 발명에 따른 In0 .12Ga0 .88N 및 In0 .16Ga0 .84N 발광층들을 갖는 장치를 위한 차단층(38)에서의 AlN의 조성의 함수로서의 주입 효율 및 내부 양자 효율을 예시한다. 도 11에서의 데이터가 시뮬레이션으로부터 파생된다. 도 11에서의 다이어몬드 및 정방형은 In0 .16Ga0 .84N 발광층을 갖는 장치의 주입 효율 및 내부 양자 효율을 나타내고, 도 11에서의 삼각형 및 x 마크는 In0 .12Ga0 .88N 발광층을 갖는 장치의 주입 효율 및 내부 양자 효율을 나타낸다. 차단층(38)에서의 0% AlN에서, 주입 효율 및 내부 양자 효율이 모두 약 제로이다. 차단층에서의 AlN의 조성이 8%로 증가함에 따라, 주입 효율은 50% 이상으로 급상승한다. AlN의 조성이 8% 이상으로 증가함에 따라, 주입 효율이 향상된다. 90% 이상의 주입 효율을 위해, AlN 조성은 적어도 15%일 수 있을 것이다.
도 12는 430㎚의 빛을 방출하는 실제의 장치에서 관찰된 바와 같이 차단층(38)에서의 AlN의 조성의 함수로서의 내부 양자 효율을 예시한다. 도 12에 예시된 바와 같이, 차단층에서의 AlN의 조성이 0% 이상으로 증가함에 따라, 내부 양자 효율은 약 20%의 AlN 조성에서의 내부 양자 효율의 첨두로 향상한다. 따라서, 장치의 일부의 실시예들에서는, AlGaN 차단층에서의 AlN 조성이 8%보다 크고 30%보다 작으며, 양호하게는 15%보다 크고 25%보다 작다. AlN 조성이 20% 이상으로 증가함에 따른 내부 양자 효율의 감소는 진한 AlN 조성 층의 성장 동안의 오염물들의 혼입으로 인한 것일 수 있을 것이다.
앞서 기술된 AlN 조성들은 아래에서 표 2에 예시된 바와 같이 차단층(38)을 위한 바람직한 밴드갭으로 일반화될 수 있을 것이다. 표 2에서의 데이터는 수학식
Figure 112008020653222-PCT00001
에 의해 계산되며, 여기에서 Eg , GaN은 GaN의 밴드갭, 3.4eV이고, Eg , AlN은 AlN의 밴드갭, 6.2eV이며, b는 실내 온도에서의 보우잉 파라미터(bowing parameter), 1eV이다.
표 2: AlxGa1 - xN 차단층을 위한 밴드갭
x, AlN의 조성 Eg , AlGaN(eV)
0.05 3.49
0.08 3.55
0.12 3.63
0.15 3.69
0.17 3.73
0.20 3.80
0.25 3.89
표 2에 예시된 바와 같이, 8%와 25% 사이의 AlN 조성은 3.55eV와 3.89eV 사이의 밴드갭에 대응한다. 따라서, 본 발명의 실시예들에서는, 차단층이 3.5eV보다 큰 밴드갭을 갖는 어떤 조성의 층이든 될 수 있을 것이다. 도 12에 예시된 AlN 조성에 관한 상한은 아마 밴드갭으로 인한 것이 아니라 AlGaN 층을 위한 현재의 성장 기술에 특유한 재료 문제일 것이므로, 이러한 재료 문제가 해결되는 것을 가정하면, AlGaN 차단층의 밴드갭에 대한 상한이 AlN 차단층의 상한이다.
차단층(38)은 전하 담체들이 차단층(38)을 뚫고 나가지 못할 정도로 두꺼운, 일반적으로 10Å보다 큰 두께이어야 한다. 일부의 실시예들에서는, 차단층(38)이 10Å과 1000Å 사이의 두께이며, 더 양호하게는 100Å과 500Å 사이의 두께이다. 일부의 실시예들에서는, 차단층(38)이 p형 영역(39)의 일부 또는 전부일 수 있을 것이고, 예를 들어, 차단층(38)은 발광층의 p형 측에 대해 전기적 접점이 형성된 층일 수 있을 것이다.
일부의 실시예들에서는, 장치의 내부 양자 효율이 도 3에 예시된 바와 같이 선택적 준비층(32)을 포함함으로써 더 개선될 수도 있을 것이다. 준비층(32)은 2003년 10월 21일에 허여되고, 여기에 참고로 포함되는 미국 특허 6,635,904호, " Indium Gallium Nitride Smoothing Structures For Ⅲ-nitride Devices "에 기술된 바와 같은 매끈한 구조일 수 있을 것이다. 준비층(32)은 n형 영역(31) 위에 형성된다. 준비층은 발광층의 아래에, 발광층의 5000옹스트롱 내에 배치된 n형 층일 수 있을 것이다. 준비층은 약 200옹스트롱으로부터 수 미크론까지의 범위를 갖는 두께를 가질 수 있다. 준비층(32)은 발광 영역(35)보다 낮은 인듐 조성을 가지며, 예를 들어, 준비층(32)은 2-12% InN을 함유하는, 더 양호하게는 2-6% InN을 함유하는 InGaN 층일 수 있을 것이다. 일부의 실시예들에서는, 준비층(32)이 n형 영역(31)의 일부일 수 있을 것이고, 예를 들어, 준비층(32)은 발광층의 n형 측에 대한 전기적 접점이 형성된 층일 수 있을 것이다.
고 전류 밀도에서의 효율 감소 외에, 도 1의 장치는 장치에 가해지는 전류 밀도가 증가됨에 따라 변위(shift)되는 첨두 파장을 나타내기도 할 것이다. 본 발명에 따른 장치 디자인들은 전류 밀도가 표 3에 예시된 바와 같이 증가함에 따라 첨두 파장에서의 변위를 바람직하게 감소 또는 제거할 수 있을 것이다. "도 3 장치"라고 표시된 표 3에서의 장치는 약 430㎚의 첨두 파장에서의 빛을 방출하는 1×1019㎝-3의 농도로 Si로 도핑된 130 옹스트롱 두께의 발광층, 1×1019㎝-3의 농도로 Si로 도핑된 200 옹스트롱 두께의 GaN 제1 스페이서 층, 1×1019㎝-3의 농도로 Si로 도핑된 100 옹스트롱 두께의 GaN 제2 스페이서 층, 및 210 옹스트롱 두께의 Al0.16Ga0.84N 차단층을 갖는다.
표 3: 본 발명에 따른 장치 및 도 1에 따른 장치를 위한 첨두 파장 변위
전류 밀도 변화 파장 변위, 도 1 장치 파장 변위, 도 3 장치
20A/㎝2으로부터 930A/㎝2까지 8㎚ 3㎚
20A/㎝2으로부터 400A/㎝2까지 6㎚ 2㎚
20A/㎝2으로부터 200A/㎝2까지 4㎚ 1㎚
위 예에서 각각 장치가 단일의 발광층만을 포함할지라도, 본 발명의 일부의 실시예들은 장벽들에 의해 분리된 다수의 발광층들을 포함한다. 또한, 위 예가 실리콘을 발광 영역 및 주변층에서의 도펀트로서 이용할지라도, 일부의 실시예들에서는 게르마늄 및 주석 등과 같은 다른 IV 족 원소, 산소, 셀레늄, 텔루르, 및 황 등과 같은 VI 족 원소, 알루미늄 또는 보론 등과 같은 Ⅲ 족 원소, 및 마그네슘 등과 같은 p형 도펀트 등과 같은 다른 적합한 도펀트들이 실리콘에 추가하여 또는 대신에 이용될 수 있을 것이다. 마지막으로, 앞서의 예가 통상적으로 UV 근처 내지 적외선 범위에서의 빛을 방출하는 InGaN 발광층을 갖는 장치들을 기술할지라도, 다른 실시예에서는 발광층 또는 스페이서 층들이 GaN, AlGaN, 또는 AlInGaN일 수 있을 것이고, 장치는 UV 내지 적색 빛을 방출할 수 있을 것이다.
앞서 기술된 예에서는 각각의 도핑된 층 또는 영역(발광층 또는 스페이서 층 등)이 균일하게 도핑될지라도, 다른 실시예들에서는 하나 이상의 도핑된 층 또는 영역이 부분적으로 도핑될 수 있거나, 또는 도핑이 등급화될 수 있을 것이다. 대안적 또는 추가적으로, 앞서 기술된 하나 이상의 층의 조성이 등급화될 수 있을 것이다. 여기에서 이용된 바와 같이, 장치에서의 하나 이상의 층에서의 조성 또는 도펀트 농도를 기술할 때 "등급화"라는 용어는 조성 및/또는 도펀트 농도에서의 단일의 단계가 아니라 어떤 방식으로든 조성 및/또는 도펀트 농도의 변화를 이루는 어떤 구조든 포괄하기 위한 의미이다. 한 예에서는, 스페이서 층 중 하나 또는 양쪽 모두에서의 도핑이 등급화된다. 다른 한 예에서는, 발광층에서의 InN 조성이 등급화된다. 각각의 등급화된 층은 각각의 부분층이 거기에 인접한 다른 부분층과 상이한 도펀트 농도 또는 조성을 갖는 다수의 부분층들의 한 스택일 수 있을 것이다. 부분층들이 분해할 수 있는 두께로 되어 있으면, 등급화된 층은 단계적 등급화된 층이다. 개별적 부분층들의 두께가 제로에 접근하는 한계에서는, 등급화된 층은 연속적 등급화된 영역이다. 각각의 등급화된 층을 이루는 부분층들은 조성 및/또는 도펀트 농도 대 두께에서, 선형 등급화, 포물선 등급화 및 거듭제곱법 등급화를 포함하지만 제한적인 것은 아닌, 다양한 프로필을 형성하도록 배치될 수 있다. 또한, 등급화된 층들은 단일의 등급화 프로필로 제한되지 않으며, 상이한 등급화 프로필들을 갖는 부분들 및 사실상 일정한 조성 및/또는 도펀트 농도 영역들을 갖는 하나 이상의 부분들을 포함할 수 있을 것이다.
도 13A 내지 13K는 도 3의 발광 영역(35)을 위한 몇몇 등급화 체계들을 예시한다. 도 13A 내지 13K는 제1 스페이서(33), 발광 영역(35) 및 제2 스페이서 층(37)을 포함하는 에너지 밴드 다이어그램의 전도대의 일부를 예시한다. InGaN 발광 영역(35)을 갖는 장치에서는, 밴드갭이 클수록, 즉 각각의 도면에 도시된 레벨이 높을수록, InN의 존재는 더 적어진다. 그래서, 도 13A를 예로 들면, 제1 스페이서 층(33)은 InN이 없거나 또는 낮은 조성의 InN을 갖는 GaN 또는 InGaN이다. InN 조성은 InGaN 발광층(35)의 제1 부분에서 증가 및 일정하게 유지되며, 그 후 InN 조성은 제2 스페이서 층(37)과의 계면에서 제로 또는 낮은 조성으로 등급화된다. 도 13G 내지 13K에서, 발광 영역(35) 내의 밴드갭 속에는 하나 이상의 국소적 최대치(130)들이 있다. InGaN 발광 영역(35)에서, 밴드갭에서의 이러한 국소적 최대치들은 발광 영역(35)의 주변 영역들보다 더 낮은 InN 조성을 갖는 영역들을 나타낸다. 일부의 실시예들에서는, 이러한 국소적 최대치들과 발광 영역(35) 중 그들을 둘러싸는 영역들 사이의 밴드갭의 차이는 그 최대치들이 전자적 상태를 갖지 못하도록 충분히 작으며, 그들 사이의 영역들에 아무런 양자 구속이 없음을 의미하고, 그래서 그들 사이의 영역들은 양자 우물이 아니다.
도 3에 예시된 반도체 구조는 발광 장치의 어떤 구성에든 포함될 수 있을 것이다. 도 5 및 6은 도 3의 구조를 포함하는 플립 칩 장치를 예시한다. 도 7은 도 3의 구조를 포함하는 박막 장치를 예시한다.
도 5는 대 접합 장치(즉 1제곱미터와 크거나 같은 면적)의 평면도이다. 도 6은 도 5에 도시된 장치의 표시된 축을 따라 취한 횡단면도이다. 도 5 및 6은 도 3에 예시된 반도체 구조로 이용될 수 있는 접점들의 배치를 예시하기도 한다. 도 5 및 6의 장치는 여기에 참고로 포함된 미국 특허 6,828,586호에 더 자세히 기술된다. 도 3에 예시되고 다양한 예에서 앞서 기술된 모든 반도체 구조가 도 6에서 완성된 장치의 일부로서 남겨지는 성장 기판(10) 상에 성장된 에피택시얼 구조(110)로서 나타내어진다. n형 접점(114)들이 도 3의 n형 영역(31)에 대한 전기적 접촉을 이루는 다수의 비어(via)들이 형성된다. P형 접점(112)들이 도 3의 p형 영역(39)의 잔류 부분 상에 형성된다. 비어로 형성된 개별적 n형 접점(114)들은 도전성 영역(118)들에 의해 전기적으로 접속된다. 장치는 도 5 및 6에 예시된 방위에 대해 플립(flip)되고 빛이 기판(10)을 통해 장치로부터 추출되도록 접점 쪽이 아래에 있게 장착부(도시 안됨)에 장착될 수 있을 것이다. N형 접점(114) 및 도전성 영역(118)은 n형 접속 영역(124)에 의해 장착부와 전기적 접촉을 이룬다. n형 접속 영역(124)의 아래에서, p형 접점(112)들은 유전체(116)에 의해 n형 접점(114), 도전성 영역(118) 및 n형 접속 영역(124)으로부터 격리된다. P형 접점(112)들은 p형 접속 영역(122)에 의해 장착부와 전기적 접촉을 이룬다. p형 접속 영역(122) 아래에서, n형 접점(114) 및 도전성 영역(118)들은 유전체(120)에 의해 p형 접속 영역(122)으로부터 격리된다.
도 7은 성장 기판이 제거된 박막 장치의 횡단면도이다. 도 7에 예시된 장치는 종래의 성장 기판(58) 상에 도 3의 반도체 구조(57)를 성장시키고, 장치 층들을 호스트 기판(70)에 접합하며, 그 후 성장 기판(58)을 제거함으로써 형성될 수 있을 것이다. 예를 들어, n형 영역(31)은 기판(58) 위에 성장된다. N형 영역(31)은 버퍼 층 또는 핵생성 층 등과 같은 선택적 준비층, 및 기판 제거 후 성장 기판의 방출 또는 에피택시얼 층의 박막화를 편리하게 하도록 디자인된 선택적 방출 층을 포함할 수 있을 것이다. 발광 영역(35)은 n형 영역(31) 위에 성장되고, p형 영역(39)이 뒤따른다. 발광 영역(35)은 선택적 제1 및 제2 스페이서 층(33 및 37)들 사이에 끼워질 수 있을 것이다. 예를 들어, 저항성 접점층, 반사층, 장벽층, 및 접합층을 포함하는 하나 이상의 금속층(72)이 p형 영역(39) 위에 적층된다.
장치 층들은 그 후 금속층(72)들의 노출된 표면을 통해 호스트 기판(70)에 접합된다. 통상적으로 금속인 하나 이상의 접합층(도시 안됨)들은 에피택시얼 구조와 호스트 기판 사이의 열수축 또는 공정 접합(eutectic bonding)을 위한 순응성 재료(compliant materials)로서 작용할 수 있을 것이다. 적합한 접합층 금속들의 예는 금 및 은을 포함한다. 호스트 기판(70)은 성장 기판이 제거된 후 에피택시얼 층들에 대한 기계적 지지를 제공하고, p형 영역(39)에 대한 전기적 접점을 제공한다. 호스트 기판(70)은 일반적으로 전기 전도성(즉 약 0.1 Ω㎝ 미만)이 있고, 열 전도성이 있으며, 에피택시얼 층들의 열팽창 계수(CTE)와 일치하는 열팽창 계수를 갖고, 강한 웨이퍼 접합을 이루기에 충분하게 편평(즉, 약 10㎚ 미만의 제곱평균 거칠기를 가짐)하도록 선택된다. 적합한 재료는 예를 들어, Cu, Mo, Cu/Mo, 및 Cu/W 등과 같은 금속, 예를 들어, 하나 이상의 Pd, Ge, Ti, Au, Ni, Ag를 포함하는 저항성 접점들을 갖는 Si 및 저항성 접점들을 갖는 GaAs 등과 같은 금속 접점들을 갖는 반도체, 및 화학 증착에 의해 성장된 AlN, 압축 다이어몬드 또는 다이어몬드 층 등과 같은 세라믹을 포함한다.
장치 층들은 장치의 전체 웨이퍼가 호스트의 웨이퍼에 접합되고, 접합 후 개별적 장치들이 절단되도록 웨이퍼 스케일로 호스트 기판(70)에 접합될 수 있을 것이다. 대안적으로, 2004년 10월 28일 출원되고 여기에 참고로 합체된 미국 출원번호 10/977,294호, "Package-Integrated thin-film LED"에 더 상세히 기술된 바와 같이, 장치들의 웨이퍼가 개별적 장치들로 절단된 후, 각각의 장치가 다이 스케일로 호스트 기판(70)에 접합될 수 있을 것이다.
호스트 기판(70) 및 반도체 구조(57)는 호스트 기판(70)과 금속층(72)들 사이의 계면에서의 내구성 접합, 예를 들어 계면에서의 금속 접합층(도시 안됨)들 사이에 형성되는 내구성 금속 접합을 형성하기 위해 승온 및 승압 상태에서 서로 가압된다. 접합을 위한 온도 및 압력 범위는 산출되는 접합의 강도에 의해 하한이 제한되고, 호스트 기판 구조, 금속화(metallization), 및 에피택시얼 구조의 안정성에 의해 상한이 제한된다. 예를 들어, 고온 및/또는 고압은 에피택시얼 층의 분해, 금속 접점들의 박리, 확산 장벽들의 고장, 또는 에피택시얼 층에서의 구성 재료들의 증발(outgassing)을 일으킬 수 있다. 접합을 위한 적합한 온도 범위는 예를 들어, 실내 온도부터 약 500℃까지이다. 접합을 위한 적합한 압력 범위는 예를 들어, 압력이 가해지지 않는 것부터 약 500psi까지이다. 그 후, 성장 기판(58)이 제거된다.
사파이어 성장 기판을 제거하기 위해, 기판(58)과 반도체 구조(57) 사이의 계면의 부분들이 기판(58)을 통해 한 단계로의 반복적인 패턴의 하이 플루언스 펄스드 울트라바이올렛 레이저(high fluence pulsed ultraviolet laser)에 노출된다. 레이저에 대한 노출에 의해 유발되는 충격파를 격리하기 위해, 노출되는 부분들은 장치의 크리스탈 층들을 통해 에칭된 트렌치(trench)들에 의해 격리될 수 있을 것이다. 레이저의 광자 에너지는 사파이어(일부의 실시예들에서는 GaN)에 인접한 크리스탈 층의 밴드갭 이상이고, 그래서 펄스 에너지가 사파이어에 인접한 에피택시얼 재료의 첫번째 100㎚ 내에서의 열에너지로 효율적으로 전환된다. 충분히 높은 플루언스(즉 약 500mJ/㎝2 초과) 및 GaN의 밴드갭을 초과하고 사파이어의 흡수 에지의 미만인 광자 에너지(즉 약 3.44eV와 약 6eV 사이)에서, 첫번째 100㎚ 내에서의 온도가 GaN을 갈륨 및 질소 기체로 해리시켜 에피택시얼 층을 기판(58)으로부터 방출하기에 충분하게 고온인 1000℃를 초과하는 온도로 나노초 스케일로 상승한다. 산출되는 구조는 호스트 기판(70)에 접합된 반도체 구조(57)를 포함한다. 일부의 실시예들에서는, 성장 기판이 에칭(etching), 래핑(lapping), 또는 그 조합 등과 같은 다른 수단에 의해 제거될 수도 있을 것이다.
성장 기판이 제거된 후, 반도체 구조(57)는 예를 들어 n형 영역(31) 중 기판(58)에 가장 가깝고 재료 품질이 낮은 부분들을 제거하도록 얇아질 수 있을 것이다. 에피택시얼 층은 예를 들어, 화학적 기계적 폴리싱(polishing), 종래의 건식 에칭, 또는 광전화학적 에칭(PEC)에 의해 얇아질 수 있을 것이다. 에피택시얼 층의 상면은 추출되는 빛의 양을 증가시키도록 텍스처링(textured) 되거나 또는 거칠어질 수 있을 것이다. 그 후, n형 영역(31)의 노출된 표면 상에 접점(도시 안됨)이 형성된다. n-접점은 예를 들어, 그리드(grid)일 수 있을 것이다. n-접점 아래의 층들은 예를 들어, n-접점 아래의 발광 영역(35)의 부분으로부터의 발광을 방지하기 위해 수소가 주입될 수 있을 것이다. 휘도 또는 전환 효율에서의 부가적 이득을 제공하기 위해, 다이크로익(dichroic) 또는 편파기(polarizer) 등과 같은 당 기술분야에서 알려진 2차 광학이 방출 표면에 적용될 수 있을 것이다.
도 8은 미국 특허 6,274,924호에 더 상세히 기술된 바와 같이 패키지 된 발광 장치의 분해 조립도이다. 히트싱킹 슬러그(100)가 삽입 성형된 리드프레임 속에 배치된다. 삽입 성형된 리드프레임은 예를 들어, 전기적 경로를 제공하는 금속 프레임(106) 둘레에 성형된 충진 플라스틱 재료(filled plastic material)(105)이다. 슬러그(100)는 선택적 반사기 컵(102)을 포함할 수 있을 것이다. 위 실시예들에서 기술된 장치들 중 어느 것이든 될 수 있는 발광 장치 다이(104)가 열 전도 서브마운트(103)를 통해 슬러그(100)에 직접 또는 간접적으로 장착된다. 광학 렌즈일 수 있는 덮개(108)가 부가될 수 있을 것이다.
본 발명을 상세히 기술하였을지라도, 당 기술분야에서 숙련된 자들은 이 개시가 주어지면 여기에 기술된 본 발명의 개념의 정신으로부터 벗어남이 없이 본 발명에 대한 변경이 이루어질 수 있을 것임을 알 것이다. 그러므로, 본 발명의 범위가 예시되고 기술된 특정한 실시예들로 제한되는 것을 의도하지 않는다.

Claims (47)

  1. 반도체 발광 장치에 있어서,
    n형 영역,
    p형 영역, 및
    상기 n형 영역과 상기 p형 영역 사이에 배치된 Ⅲ-질화물 발광층을 포함하고,
    상기 Ⅲ-질화물 발광층이 6×1018㎝-3과 5×1019㎝-3 사이의 도펀트 농도로 도핑되며,
    상기 Ⅲ-질화물 발광층이 50Å과 250Å 사이의 두께를 갖고,
    상기 Ⅲ-질화물 발광층이 390㎚를 초과하는 첨두 파장을 갖는 빛을 방출하도록 구성된 반도체 발광 장치.
  2. 제1항에 있어서,
    상기 발광층이 InGaN인 반도체 발광 장치.
  3. 제2항에 있어서,
    상기 발광층에서의 InN의 조성이 등급화된 반도체 발광 장치.
  4. 제1항에 있어서,
    상기 발광층이 AlInGaN인 반도체 발광 장치.
  5. 제1항에 있어서,
    상기 발광층이 109/㎝2 미만의 스레딩 전위의 농도를 갖는 반도체 발광 장치.
  6. 제1항에 있어서,
    상기 발광층이 108/㎝2 미만의 스레딩 전위의 농도를 갖는 반도체 발광 장치.
  7. 제1항에 있어서,
    상기 발광층이 107/㎝2 미만의 스레딩 전위의 농도를 갖는 반도체 발광 장치.
  8. 제1항에 있어서,
    상기 발광층이 106/㎝2 미만의 스레딩 전위의 농도를 갖는 반도체 발광 장치.
  9. 제1항에 있어서,
    상기 발광층이 등급화된 도펀트 농도를 갖는 반도체 발광 장치.
  10. 제1항에 있어서,
    상기 발광층이 1×1019㎝-3과 5×1019㎝-3 사이의 도펀트 농도를 갖는 반도체 발광 장치.
  11. 제10항에 있어서,
    상기 발광층이 440㎚와 460㎚ 사이의 첨두 파장을 갖는 빛을 방출하도록 구성된 반도체 발광 장치.
  12. 제1항에 있어서,
    상기 발광층이 6×1018㎝-3과 2×1019㎝-3 사이의 도펀트 농도를 갖는 반도체 발광 장치.
  13. 제12항에 있어서,
    상기 발광층이 420㎚와 440㎚ 사이의 첨두 파장을 갖는 빛을 방출하도록 구성된 반도체 발광 장치.
  14. 제1항에 있어서,
    상기 발광층이 75Å과 150Å 사이의 두께를 갖는 반도체 발광 장치.
  15. 제1항에 있어서,
    상기 n형 영역과 상기 Ⅲ-질화물 발광층 사이에 배치된 제1 스페이서 층 - 상기 제1 스페이서 층은 상기 Ⅲ-질화물 발광층과 직접 접촉됨 -, 및
    상기 p형 영역과 상기 Ⅲ-질화물 발광층 사이에 배치된 제2 스페이서 층 - 상기 제2 스페이서 층은 상기 Ⅲ-질화물 발광층과 직접 접촉됨 - 을 더 포함하고,
    상기 제1 및 제2 스페이서 층의 각각이 의도적으로 도핑되지 않거나 또는 6×1018㎝-3 미만의 도펀트 농도로 도핑된 반도체 발광 장치.
  16. 제1항에 있어서,
    상기 Ⅲ-질화물 발광층이 Si로 도핑된 n형인 반도체 발광 장치.
  17. 제1항에 있어서,
    상기 Ⅲ-질화물 발광층이 단일의 도펀트 종류로 도핑된 반도체 발광 장치.
  18. 제1항에 있어서,
    상기 n형 영역과 상기 Ⅲ-질화물 발광층 사이에 배치된 InGaN 준비층을 더 포함하는 반도체 발광 장치.
  19. 제1항에 있어서,
    상기 p형 영역과 상기 Ⅲ-질화물 발광층 사이에 배치된 차단층을 더 포함하고, 상기 차단층이 3.5eV를 초과하는 밴드갭을 갖는 반도체 발광 장치.
  20. 반도체 발광 장치에 있어서,
    n형 영역,
    p형 영역,
    상기 n형 영역과 상기 p형 영역 사이에 배치된 Ⅲ-질화물 발광층 - 상기 Ⅲ-질화물 발광층이 6×1018㎝-3과 5×1019㎝-3 사이의 도펀트 농도로 도핑되고, 상기 Ⅲ-질화물 발광층이 50Å과 600Å 사이의 두께를 가지며, 상기 Ⅲ-질화물 발광층이 390㎚를 초과하는 첨두 파장을 갖는 빛을 방출하도록 구성됨 -,
    상기 n형 영역과 상기 Ⅲ-질화물 발광층 사이에 배치된 제1 스페이서 층 - 상기 제1 스페이서 층은 상기 Ⅲ-질화물 발광층과 직접 접촉됨 -, 및
    상기 p형 영역과 상기 Ⅲ-질화물 발광층 사이에 배치된 제2 스페이서 층 - 상기 제2 스페이서 층은 상기 Ⅲ-질화물 발광층과 직접 접촉됨 - 을 포함하고,
    상기 제1 및 제2 스페이서 층 중 하나가 6×1018㎝-3과 5×1019㎝-3 사이의 도 펀트 농도로 도핑된 반도체 발광 장치.
  21. 제20항에 있어서,
    상기 제1 스페이서 층이 6×1018㎝-3과 5×1019㎝-3 사이의 도펀트 농도로 도핑되고,
    상기 제2 스페이서 층이 의도적으로 도핑되지 않거나 또는 6×1018㎝-3 미만의 도펀트 농도로 도핑된 반도체 발광 장치.
  22. 제20항에 있어서,
    상기 제1 스페이서 층이 의도적으로 도핑되지 않거나 또는 6×1018㎝-3 미만의 도펀트 농도로 도핑되고,
    상기 제2 스페이서 층이 6×1018㎝-3과 5×1019㎝-3 사이의 도펀트 농도로 도핑된 반도체 발광 장치.
  23. 제20항에 있어서,
    상기 발광층이 InGaN인 반도체 발광 장치.
  24. 제23항에 있어서,
    상기 발광층에서의 InN의 조성이 등급화된 반도체 발광 장치.
  25. 제20항에 있어서,
    상기 제1 및 제2 스페이서 층이 각각 20Å과 1000Å 사이의 두께를 갖는 반도체 발광 장치.
  26. 제20항에 있어서,
    상기 제1 및 제2 스페이서 층이 모두 GaN인 반도체 발광 장치.
  27. 제20항에 있어서,
    상기 발광층이 AlInGaN인 반도체 발광 장치.
  28. 제20항에 있어서,
    상기 n형 영역 및 상기 p형 영역에 전기적으로 접속된 접점들을 더 포함하는 반도체 발광 장치.
  29. 제20항에 있어서,
    상기 제1 및 제2 스페이서 층 중 하나가 등급화된 도펀트 농도를 갖는 반도체 발광 장치.
  30. 제20항에 있어서,
    상기 n형 영역의 일부가 상기 발광층에서의 상기 도펀트 농도와 사실상 동일한 도펀트 농도로 도핑된 반도체 발광 장치.
  31. 제20항에 있어서,
    상기 n형 영역과 상기 Ⅲ-질화물 발광층 사이에 배치된 InGaN 준비층을 더 포함하는 반도체 발광 장치.
  32. 제20항에 있어서,
    상기 p형 영역과 상기 Ⅲ-질화물 발광층 사이에 배치된 차단층을 더 포함하고, 상기 차단층이 3.5eV를 초과하는 밴드갭을 갖는 반도체 발광 장치.
  33. 반도체 발광 장치에 있어서,
    n형 영역,
    p형 영역,
    상기 n형 영역과 상기 p형 영역 사이에 배치된 Ⅲ-질화물 발광층 - 상기 Ⅲ-질화물 발광층이 50Å과 600Å 사이의 두께를 갖고, 상기 Ⅲ-질화물 발광층이 390㎚를 초과하는 첨두 파장을 갖는 빛을 방출하도록 구성됨 - , 및
    상기 p형 영역과 상기 Ⅲ-질화물 발광층 사이에 배치된 차단층 - 상기 차단층은 3.5eV를 초과하는 밴드갭을 가짐 - 을 포함하는 반도체 발광 장치.
  34. 제33항에 있어서,
    200A/㎝2가 상기 장치에 공급될 때 상기 장치에 공급되는 전류에 대한 상기 장치로부터 추출되는 광자의 비율이 20A/㎝2가 상기 장치에 공급될 때 상기 장치에 공급되는 전류에 대한 상기 장치로부터 추출되는 광자의 비율보다 더 큰 반도체 발광 장치.
  35. 제33항에 있어서,
    상기 발광층이 InGaN인 반도체 발광 장치.
  36. 제35항에 있어서,
    상기 발광층에서의 InN의 조성이 등급화된 반도체 발광 장치.
  37. 제33항에 있어서,
    상기 차단층이 AlGaN인 반도체 발광 장치.
  38. 제37항에 있어서,
    상기 차단층이 8%와 30% 사이의 AlN 조성을 갖는 반도체 발광 장치.
  39. 제33항에 있어서,
    930A/㎝2가 상기 장치에 공급될 때 상기 발광층에 의해 발광되는 첨두 파장과 20A/㎝2가 상기 장치에 공급될 때 상기 발광층에 의해 발광되는 첨두 파장 사이의 차이가 5㎚ 미만인 반도체 발광 장치.
  40. 제33항에 있어서,
    200A/㎝2가 상기 장치에 공급될 때 상기 발광층에 의해 발광되는 첨두 파장과 20A/㎝2가 상기 장치에 공급될 때 상기 발광층에 의해 발광되는 첨두 파장 사이의 차이가 3㎚ 미만인 반도체 발광 장치.
  41. 제33항에 있어서,
    상기 n형 영역과 상기 Ⅲ-질화물 발광층 사이에 배치된 InGaN 준비층을 더 포함하는 반도체 발광 장치.
  42. 반도체 발광 장치에 있어서,
    n형 영역,
    p형 영역,
    상기 n형 영역과 상기 p형 영역 사이에 배치된 Ⅲ-질화물 발광층 - 상기 Ⅲ- 질화물 발광층이 50Å과 600Å 사이의 두께를 갖고, 상기 Ⅲ-질화물 발광층이 390㎚를 초과하는 첨두 파장을 갖는 빛을 방출하도록 구성됨 - , 및
    상기 n형 영역과 상기 Ⅲ-질화물 발광층 사이에 배치된 InGaN 준비층을 포함하는 반도체 발광 장치.
  43. 제42항에 있어서,
    상기 발광층이 InGaN인 반도체 발광 장치.
  44. 제43항에 있어서,
    상기 발광층에서의 InN의 조성이 등급화된 반도체 발광 장치.
  45. 제42항에 있어서,
    상기 준비층이 2%와 12% 사이의 InN 조성을 갖는 반도체 발광 장치.
  46. 제42항에 있어서,
    상기 준비층이 2%와 6% 사이의 InN 조성을 갖는 반도체 발광 장치.
  47. 반도체 발광 장치에 있어서,
    n형 영역,
    p형 영역,
    상기 n형 영역과 상기 p형 영역 사이에 배치된 Ⅲ-질화물 발광층 - 상기 Ⅲ-질화물 발광층이 50Å과 600Å 사이의 두께를 갖고, 상기 Ⅲ-질화물 발광층이 의도적으로 도핑되지 않거나 또는 6×1018㎝-3 미만의 도펀트 농도로 도핑됨 -,
    상기 n형 영역과 상기 Ⅲ-질화물 발광층 사이에 배치된 제1 스페이서 층 - 상기 제1 스페이서 층은 상기 Ⅲ-질화물 발광층과 직접 접촉됨 -, 및
    상기 p형 영역과 상기 Ⅲ-질화물 발광층 사이에 배치된 제2 스페이서 층 - 상기 제2 스페이서 층은 상기 Ⅲ-질화물 발광층과 직접 접촉됨 - 을 포함하고,
    상기 제1 및 제2 스페이서 층의 각각이 6×1018㎝-3과 5×1019㎝-3 사이의 도펀트 농도로 도핑되며,
    상기 제1 및 상기 제2 스페이서 층이 동일한 도전성 유형을 갖는 도펀트로 도핑된 반도체 발광 장치.
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