KR20080027438A

KR20080027438A - 패터닝된 매체의 클록 추출 방법, 패터닝된 매체의 클록추출 회로, 및 패터닝된 매체

Info

Publication number: KR20080027438A
Application number: KR1020070047637A
Authority: KR
Inventors: 하루히코 이즈미
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 2006-09-22
Filing date: 2007-05-16
Publication date: 2008-03-27
Also published as: JP2008077795A; CN101149945A; KR100895247B1; EP1903569A2; EP1903569A3; US20080074773A1

Abstract

본 발명은 패터닝된 매체의 자성 도트에 클록 신호의 타이밍을 정확하게 맞추는 것을 목적으로 한다.

패터닝된 매체(11)에는 자기 신호가 기록되는 자성 도트(15)가 소정 간격마다 배치되어 있는 자성부(16)와, 자기 신호가 기록되지 않는 비자성부(17)가 형성되어 있다. 자기 헤드로 자기 신호가 기록되어 있지 않은 비자성부(17)의 위치를 검출하여, 클록 신호를 비자성부(17)의 검출 신호에 동기시킨다.

Description

패터닝된 매체의 클록 추출 방법, 패터닝된 매체의 클록 추출 회로, 및 패터닝된 매체{CLOCK EXTRACTION METHOD FOR PATTERNED MEDIUM, CLOCK EXTRACTION CIRCUIT FOR PATTERNED MEDIUM AND PATTERNED MEDIUM}

도 1은 제1 실시형태의 패터닝된 매체의 구조를 도시한 도면.

도 2는 제1 실시형태의 클록 추출 회로의 블록도.

도 3은 제로 레벨 검출 회로의 회로도.

도 4는 필터의 회로도.

도 5는 PLL 회로의 회로도.

도 6은 제1 실시형태의 클록 추출 방법의 설명도.

도 7은 제2 실시형태의 클록 추출 회로의 블록도.

도 8은 미분 회로의 회로도.

도 9는 제로 크로스 검출 회로의 회로도.

도 10은 제2 실시형태의 클록 추출 방법의 설명도.

도 11은 제3 실시형태의 패터닝된 매체의 구조를 도시한 도면.

도 12는 제3 실시형태의 클록 추출 방법의 설명도.

<도면의 주요 부분에 대한 부호의 설명>

11, 81 : 패터닝된 매체

15 : 자성 도트

16 : 자성부

17 : 비자성부

21 : 클록 추출 회로

22 : 제로 레벨 검출 회로

23 : 필터

24 : PLL 회로

62 : 미분 회로

63 : 제로 크로스 검출 회로

82 : 기준 도트

본 발명은 패터닝된 매체를 이용한 클록 추출 방법, 패터닝된 매체의 클록 추출 회로, 및 패터닝된 매체에 관한다.

데이터의 비트에 대응하는 자성 도트 패턴을 갖는 패터닝된 매체는 자성 연속막으로 구성되는 하드 디스크에 비해 기록 밀도를 높일 수 있는 특징을 갖는다.

패터닝된 매체는 자성 도트를 소정 간격마다 형성해야 하지만, 그 자성 도트가 매체 기판의 표면과 동일 평면이 되도록 자성 도트의 표면을 평탄화해야 한다. 그 때문에, 종래에는 매체의 제조 공정의 마지막에 화학 기계 연마라고 불리는 연 마 공정을 설치하여 매체의 표면을 평탄화하고 있었다.

특허 문헌 1에는 패터닝된 매체의 제조 공정에서 상기 화학 기계 연마의 공정을 생략하는 방법에 대해 기재되어 있다. 그 제조 방법은 이하와 같다.

(a) 유리 기판과 레지스트 막의 사이에 자성체 비트를 둘러싸는 매트릭스의 역할을 하는 매트릭스 박막을 개재시킨다. 매트릭스 박막의 두께는 자성체 비트가 필요로 하는 두께에 맞춰둔다.

(b) 비트 패턴에 따라 전자선 노광을 행하여 현상 처리를 행함으로써 패터닝된 마스크를 형성한다.

(c) 반응성 이온 에칭에 의해 비트 배열 패턴을 매트릭스 박막에 전사한다. 기판의 표면이 노출할 때까지 에칭을 행한다.

(d) 진공 증착 등에 의해 자성체 박막을 형성한다. 그 두께는 매트릭스 박막에 새겨넣은 트렌치 배열의 깊이와 엄밀하게 맞추는 것이 바람직하다.

(e) 유기 용제를 이용하여 패터닝된 마스크를 용해 제거하면 평탄한 표면을 갖는 자성체 비트 배열이 형성된다.

(f) 표면을 보호하기 위해 표면 윤활층으로 피복한다.

자기 디스크 장치에 있어서는, 데이터의 기록 및 판독은 클록 신호에 동기하여 행해진다. 패터닝된 매체에서는 데이터가 기록되는 자성 도트의 위치가 정해져 있으므로, 클록 신호를 자성 도트의 위치에 맞출 필요가 있다.

그러나, 종래로부터, 패터닝된 매체를 이용한 자기 디스크 장치에 있어서, 클록 신호를 자성 도트의 위치에 정확하게 맞추는 방법은 실현되고 있지 않다.

[특허 문헌 1] 일본 특허 공개 제2001-110050호 공보

본 발명의 과제는 패터닝된 매체의 자성 도트의 위치에 클록 신호의 타이밍을 정확하게 맞추는 일이다.

본 발명은 패터닝된 매체에 대한 데이터의 기록 또는 판독 타이밍을 결정하는 클록 신호를 추출하는 클록 추출 방법에 있어서, 자기 신호를 기록하는 자성 도트가 소정 간격마다 배치된 자성부와, 상기 자기 신호가 기록되지 않는 비자성부를 갖는 패터닝된 매체에 기록된 상기 자기 신호를 자기 검출 수단에 의해 검출하며, 상기 자기 검출 수단에 의해 검출되는 상기 자기 신호의 진폭의 절대값이 연속해서 일정값 미만이 되는 구간을 상기 비자성부로서 특정하고, 특정한 상기 비자성부의 개시 또는 종료 타이밍, 혹은 상기 비자성부에 계속되는 상기 자성부의 상기 자성 도트의 상기 자기 신호의 검출 타이밍에 상기 클록 신호를 동기시킨다.

본 발명에 따르면, 패터닝된 매체의 비자성부를 검출하여, 그 비자성부의 개시 또는 종료 타이밍, 혹은 비자성부에 계속되는 자성부의 자기 신호의 검출 타이밍에 클록 신호를 동기시킬 수 있다. 이에 따라 자성부의 자성 도트에 클록 신호의 타이밍을 맞출 수 있다.

상기의 클록 추출 방법에 있어서, 상기 비자성부에 계속되는 상기 자성부의 상기 자성 도트로부터 검출되는 상기 자기 신호의 진폭이 피크값이 되는 타이밍을 추출하여, 상기 진폭이 피크값이 되는 상기 타이밍에 상기 클록 신호를 동기시킨 다.

이와 같이 구성함으로써, 비자성부에 계속되는 자성부의 자성 도트의 자기 신호의 피크값이 검출되는 타이밍에 클록 신호를 동기시킬 수 있다. 이에 따라 자성부의 자성 도트에 클록 신호의 타이밍을 맞출 수 있다.

상기의 클록 추출 방법에 있어서, 상기 비자성부에 계속되는 상기 자성부의 상기 자성 도트로부터 검출되는 상기 자기 신호의 기울기가 제로가 되는 타이밍을 추출하여, 상기 자기 신호의 기울기가 제로가 되는 상기 타이밍에 상기 클록 신호를 동기시킨다.

이와 같이 구성함으로써, 자기 신호가 피크값이 되는 타이밍에 클록 신호를 동기시킬 수 있으므로, 자성 도트에 클록 신호의 타이밍을 맞출 수 있다.

상기의 클록 추출 방법에 있어서, 상기 비자성부에 계속되는 상기 자성부의 상기 자성 도트로부터 검출되는 상기 자기 신호를 미분 회로로 미분하고, 미분 회로의 출력인 미분 신호값이 제로가 되는 타이밍을 제로 크로스 검출 회로로 검출하여, 상기 제로 크로스 검출 회로에서 검출되는 상기 자기 신호의 기울기가 제로가 되는 상기 타이밍에 상기 클록 신호를 동기시킨다.

이와 같이 구성함으로써, 미분 회로에서 자기 신호를 미분하고, 미분 신호가 제로가 되는 타이밍을 검출하여 자기 신호의 기울기가 제로가 되는 타이밍을 검출할 수 있다. 그리고, 자기 신호의 기울기가 제로가 되는 타이밍에 클록 신호를 동기시킴으로써 자성 도트의 위치에 클록 신호의 상승 또는 하강의 타이밍을 동기시킬 수 있다.

본 발명의 다른 패터닝된 매체의 클록 추출 방법은 패터닝된 매체에 대한 데이터의 기록 또는 판독 타이밍을 결정하는 클록 신호를 추출하는 클록 추출 방법에 있어서, 자기 신호를 기록하는 자성 도트가 소정 간격마다 배치된 자성부와, 자기 신호가 기록되지 않는 영역과, 상기 자기 신호가 기록되는 적어도 하나의 기준 도트를 갖는 비자성부가 형성된 패터닝된 매체에 기록된 자기 신호를 자기 검출 수단에 의해 검출하며, 상기 자기 검출 수단에 의해 상기 비자성부의 상기 기준 도트의 상기 자성 신호를 검출하고, 상기 기준 도트의 상기 자성 신호의 검출 타이밍에 상기 클록 신호를 동기시키는 패터닝된 매체의 클록 추출 방법이다.

이와 같이 구성함으로써, 비자성부의 기준 도트의 자기 신호의 검출 타이밍에 클록 신호를 동기시킬 수 있다. 이 때, 예컨대 기준 도트로부터 자성부의 자성 도트까지의 거리를, 인접하는 자성 도트의 중심 거리의 정수배로 설정해 둠으로써 자성부의 자성 도트에 클록 신호의 타이밍을 맞출 수 있다.

본 발명의 패터닝된 매체는, 트랙에 자기 신호를 기록하는 자성 도트가 소정 간격마다 배치된 자성부와, 상기 자기 신호가 기록되지 않는 비자성부를 형성하였다.

와 같이 구성함으로써, 패터닝된 매체의 비자성부를 검출하고, 그 비자성부의 검출 타이밍에 클록 신호를 동기시킬 수 있음에 따라, 자성부의 자성 도트에 클록 신호의 타이밍을 정확하게 맞출 수 있다.

상기의 패터닝된 매체에 있어서, 상기 비자성부에, 상기 클록 신호의 동기를 취하기 위해 자기 신호가 기록되는 적어도 하나의 기준 도트를 설치한다.

이와 같이 구성함으로써, 비자성부의 기준 도트를 검출하여, 그 기준 도트의 검출 타이밍에 클록 신호를 동기시킬 수 있다. 이 때, 예컨대 기준 도트와 자성부의 자성 도트의 거리를, 인접하는 자성 도트의 중심 거리의 정수배로 설정해 둠으로써 자성부의 자성 도트의 위치에 클록 신호의 타이밍을 맞출 수 있다.

이하, 본 발명의 적합한 실시형태에 대해 도면을 참조하여 설명한다. 도 1은 본 발명의 제1 실시의 패터닝된 매체(11)의 구조를 나타낸 도면이다.

도 1은 패터닝된 매체(11)와, 그 부분 확대도(11a, 11b)를 나타내고 있다. 패터닝된 매체(11)는 동심 원형으로 복수의 트랙(12)이 형성되며, 각 트랙(12)에는 패터닝된 매체(11)의 기록 및 판독 위치의 제어에 이용되는 데이터가 기록되는 서보 영역(13)과 데이터 영역(14)이 일정 간격마다 배치되어 있다.

데이터 영역(14)에는, 자기 신호가 기록되는 자성 도트(15)가 소정 간격마다 배치되어 있는 자성부(16)와, 자성 도트(15)가 존재하지 않는(자기 신호가 기록되지 않는) 비자성부(17)가 형성되어 있다. 또한, 패터닝된 매체(11)의 제조 방법은 종래의 제조 방법을 이용할 수 있다.

패터닝된 매체(11)는 자성 도트(15)가 소정 간격마다 다수 형성된 자성부(16)와, 자성 도트(15)가 존재하지 않는 비자성부(17)가 트랙 방향으로 교대로 배치되어 있다. 비자성부(17)를 설치하는 이유는, 자기 센서로 패터닝된 매체(11)에 기록된 자기 신호를 검출함으로써 자성 신호가 기록되어 있지 않은 비자성부(17)의 위치를 검출하여, 클록 신호를 그 비자성부(17)의 검출 타이밍에 동기시킴으로써 자성부(16)의 자성 도트의 위치에 클록 신호의 타이밍을 맞추기 위함이 다.

도 2는 제1 실시형태의 클록 추출 회로(21)의 블록도이다. 클록 추출 회로(21)는 제로 레벨 검출 회로(22)와, 필터(23)와, PLL 회로(24)로 이루어진다. 클록 추출 회로(21)는 자기 디스크 장치에 내장되어 있고, 자기 디스크 장치의 다른 회로 구성은 일반적인 하드 디스크 장치의 회로 구성과 동일하다.

자기 디스크 장치는 데이터의 기록 또는 판독을 행하기 위한 자기 헤드(자기 검출 수단에 대응함)를 갖는다. 자기 헤드는 패터닝된 매체(11)에 기록되어 있는 자기 신호를 검출하여 전기 신호로 변환한다.

제로 레벨 검출 회로(22)는 자기 헤드의 출력 신호(이것을 재생 파형이라고 함)의 진폭이 「0」을 중심으로 플러스 방향과 마이너스 방향의 소정 범위 내에 있는지의 여부를 검출하며, 재생 파형의 진폭이 플러스의 소정치 이하로, 또한 마이너스의 소정치 이상의 기간, 제로 레벨 검출 신호로서 하이 레벨의 신호를 출력하여, 그 이외일 때에 로우 레벨의 신호를 출력한다.

필터(신호 추출 회로에 대응함)(23)는 제로 레벨 검출 신호 중에서 펄스폭이 일정값 이상의 신호를 추출하는 회로이며, 펄스폭이 일정값 미만의 신호는 제거된다. 필터(23)는, 예컨대 적분 회로나 펄스폭을 계측하여 일정폭 미만일 때 그 신호를 차단하는 디지털 회로 등으로 구성할 수 있다.

PLL(Phase Locked Loop) 회로(24)는 데이터의 기록 및 판독 타이밍을 결정하는 클록 신호를 생성하는 회로이며, 전압 제어 발진기, 분주 회로, 위상 비교기 등으로 구성되며, 전압 제어 발진기에서 생성되는 발진 신호를 기준 신호에 동기시키 는 위상 제어를 행한다.

제로 레벨 검출 회로(22)는 자기 헤드로부터 출력되는 재생 파형의 제로 레벨을 검출하여, 자성 도트(15)가 존재하지 않는 비자성부(17)와, 자성부(16)의 자성 도트(15) 사이의 자화되지 않는 부분에서 하이 레벨이 되는 제로 레벨 검출 신호를 출력한다. 따라서, 제로 레벨 검출 회로(22)로부터는, 도 2에 나타낸 바와 같이 폭이 넓은 펄스와, 폭이 좁은 펄스가 필터(23)에 출력된다.

필터(23)는 펄스폭이 소정치 이상인 펄스는 그대로 출력하며, 펄스폭이 소정치 미만의 펄스를 차단하는 기능을 한다. 이에 따라, 비자성부(17)의 위치에 대응하는 제로 레벨 검출 신호만을 추출할 수 있다. 그리고, PLL 회로(24)는 필터(23)로부터 출력되는 비자성부 검출 신호에 클록 신호를 동기시킨다.

도 3은 제로 레벨 검출 회로(22)의 일례를 나타낸 도면이다. 제로 레벨 검출 회로(22)는 플러스/마이너스 기준 전압(+V0, -V0)을 생성하는 기준 전압 발생 회로(31)와, 재생 파형과 플러스의 기준 전압(+V0)을 비교하는 비교기(32)와, 재생 파형과 마이너스의 기준 전압(-V0)을 비교하는 비교기(33)와, 비교기(32)와 비교기(33)의 출력의 논리곱을 취하는 AND 게이트(34)로 이루어진다. 기준 전압(+V0, -V0)은 제로 레벨의 검출 범위를 결정하는 전압이다.

비교기(32)의 비반전 입력 단자에는 플러스의 기준 전압(+V0)이 입력되며, 반전 입력 단자에는 재생 파형이 입력되고 있다. 따라서, 비교기(32)는 재생 파형의 진폭치가 플러스의 기준 전압(+V0) 이상일 때 로우 레벨의 신호를 출력하고, 재생 파형이 플러스의 기준 전압(+V0) 미만일 때 하이 레벨의 신호를 출력한다.

비교기(33)의 비반전 입력 단자에는 재생 파형이 입력되며, 반전 입력 단자에는 마이너스의 기준 전압(-V0)이 입력된다. 따라서, 비교기(33)는 재생 파형이 마이너스의 기준 전압(-V0) 이상일 때 하이 레벨의 신호를 출력하며, 재생 파형이 마이너스의 기준 전압(-VO)보다 작을 때 로우 레벨의 신호를 출력한다.

AND 게이트(34)는 비교기(32)의 출력이 하이 레벨이며, 또한 비교기(33)의 출력이 하이 레벨일 때 하이 레벨의 신호를 출력하여, 비교기(32)와 비교기(33)의 출력의 한쪽 또는 쌍방이 로우 레벨일 때 로우 레벨의 신호를 출력한다. AND 게이트(34)는 재생 파형이 마이너스의 기준 전압(-V0)으로부터 플러스의 기준 전압(+V0)의 범위에 있을 때, 하이 레벨의 신호를 출력한다. 바꾸어 말하면, AND 게이트(34)는 재생 파형의 절대값이 일정값 미만일 때 하이 레벨의 신호를 출력한다.

다음으로, 도 4는 필터(23)의 회로도이다. 필터(23)는 저항(R1)과 커패시터(C1)로 이루어지는 적분 회로(41)와, 기준 전압(+V1)을 생성하는 기준 전압 발생 회로(42)와, 비교기(43)로 이루어진다.

적분 회로(41)는 제로 크로스 검출 회로(22)의 출력 신호인 제로 크로스 검출 신호를 적분한 신호를 출력한다. 비교기(43)의 비반전 입력 단자에는, 적분 회로(41)의 출력 신호가 입력되며, 반전 입력 단자에는 기준 전압(+V1)이 입력된다. 따라서, 비교기(43)는 제로 레벨 검출 신호를 적분한 전압이 기준 전압(+V1)이상일 때 하이 레벨의 신호를 출력하며, 적분한 전압이 기준 전압(-V1) 미만일 때 로우 레벨의 신호를 출력한다.

적분 회로(41)의 출력 전압, 즉 커패시터(C1)의 전압은 저항(R1)과 커패시 터(C1)의 시상수로 결정되는 기울기에 의해 상승하므로, 제로 레벨 검출 신호가 로우 레벨 상태에서는, 비교기의 출력은 로우 레벨이 되며, 제로 레벨 검출 신호가 하이 레벨로 변화되고 나서 커패시터(C1)의 전압이 기준 전압(V1) 이상이 되는 시점에서 비교기(43)의 출력이 하이 레벨로 변화된다.

따라서, 자성부(16)에서 검출되는 폭이 좁은 제로 레벨 검출 신호로 충전된 경우에는, 커패시터(C1)의 충전 전압이 기준 전압(+V1) 미만이 되며, 비자성부(16)에서 검출되는 폭이 넓은 제로 레벨 검출 신호로 충전된 경우에는, 커패시터(C1)의 충전 전압이 기준 전압(+V1) 이상이 되도록 적분 회로(41)의 시상수를 설정함으로써, 자성부(16)에서 검출되는 제로 레벨 검출 신호를 제거하여 비자성부(17)에서 검출되는 제로 레벨 검출 신호만을 추출할 수 있다. 비자성부(17)의 제로 레벨 검출 신호를 비자성부 검출 신호라고 부른다.

도 5는 일반적인 PLL 회로의 회로도이다. PLL 회로(24)는 전압 제어 오실레이터(51)와, 분주 회로(52)와, 분주 회로(52)의 출력 신호와 필터(23)의 출력 신호의 위상차를 검출하는 위상 비교기(53)로 이루어진다.

분주 회로(52)는 전압 제어 오실레이터(51)의 발진 신호를 분주한다. 위상 비교기(53)는 분주 회로(52)로 분주된 신호와, 필터(24)로부터 출력되는 비자성부 검출 신호를 기준 신호로서 양자의 위상차를 검출하여, 위상의 진행 또는 지연에 따른 플러스 또는 마이너스의 제어 전압을 전압 제어 오실레이터(51)에 출력한다. 전압 제어 오실레이터(51)는 제어 전압에 따른 주파수의 신호를 발진한다. 상기의 동작이 반복되어 전압 제어 오실레이터(51)로부터, 비자성부 검출 신호에 동기한 클록 신호가 출력된다. 이 클록 신호의 상승 타이밍은 자성부(17)의 자성 도트(15)의 위치와 일치한다.

여기서, 도 6을 참조하여 제1 실시형태의 클록 추출 방법을 설명한다. 도 6은 패터닝된 매체(11)의 자성 도트(15)의 배치를 나타내는 자성 도트 패턴과, 재생 파형과, 비자성부 검출 신호와, 클록 신호를 나타낸 도면이다.

도 6의 자성 도트 패턴의 수평 방향의 화살표는 패터닝된 매체(11)의 트랙 방향을 나타내고, 수직 방향의 화살표는 크로스 트랙 방향을 나타낸다.

도 6에 나타내는 재생 파형은 패터닝된 매체(11)의 각 자성 도트(15)가, 초기 상태에 있어서, 플러스/마이너스의 극성에 교대로 자화되어 있는 경우의 신호파형을 나타내고 있다. 자성부(16)의 재생 파형은, 한 자성 도트(15)의 중심 위치에서 재생 파형의 진폭이 플러스의 피크값이 되며, 그 근처의 자성 도트(15)의 중심 위치에서 진폭이 마이너스의 피크값으로 되어 있다. 비자성부(17)는 자성 도트(15)가 존재하지 않는 점에서, 그 재생 파형의 진폭은 거의 제로가 된다.

따라서, 자기 헤드를 패터닝된 매체(11)의 트랙 방향으로 주사하여 자기 신호를 검출한 경우의 재생 신호 파형은 도 6에 나타낸 바와 같이, 자성부(16)에서는 플러스/마이너스로 변화하는 교류 파형이 되며, 비자성부(17)에서는 진폭치가 0이 된다.

제로 레벨 검출 회로(22)로 상기의 재생 파형의 제로 레벨을 검출하면, 자성부(16)의 재생 신호의 진폭치가 0+V0(기준 전압)의 범위에서 제로 레벨이 검출되며, 비자성부(17)의 개시 위치로부터 종료 위치까지의 구간에서 제로 레벨이 검출 된다. 그리고, 필터(23)에 있어서, 펄스폭이 좁은 자성부(16)의 제로 레벨 검출 신호가 차단되며, 비자성부(17)의 제로 레벨 검출 신호만이 추출된다. 이 비자성부(17)의 제로 레벨 검출 신호가 비자성부 검출 신호이다. 비자성부 검출 신호는 도 6에 나타낸 바와 같이 비자성부(17)의 개시 위치에서 하이 레벨로 변화되며, 비자성부(17)의 종료 위치에서 로우 레벨로 변화되는 신호가 된다. PLL 회로(24)는 비자성부 검출 신호의 하강에 클록 신호를 동기시킨다.

예컨대, 클록 신호의 1 주기를, 재생 파형의 피크값으로부터 다음 피크값까지의 시간[인접하는 자성 도트(15)의 중심 사이 거리에 따른 시간]과 동등하게 되도록 설정해 두면, 비자성부 검출 신호의 상승(또는 하강)에 클록 신호의 하강 동기시킴으로써 클록 신호의 상승(또는 하강)의 타이밍을 재생 파형의 피크값과 일치시킬 수 있다. 재생 파형의 피크값은 자성 도트(15)의 중심 위치와 동일하므로, 클록 신호의 상승 타이밍을 자성 도트(15)의 중심 위치와 일치시킬 수 있다. 또한, 패터닝된 매체(11)를 일정한 회전수로 회전시킨 경우, 내주부와 외주부에서는 회전 속도가 상이하므로, 패터닝된 매체(11)의 반경 방향으로 복수의 존으로 나누어, 존마다 클록 신호의 주파수를 변화시키고 있다.

전술한 제1 실시형태는, 패터닝된 매체(11)의 각 트랙에 자성 도트(15)가 소정 간격마다 배치된 자성부(16)와, 자성 도트(15)가 존재하지 않는(자성 신호가 기록되지 않음) 비자성부(17)를 형성하며, 비자성부(17)의 위치를 검출하여 비자성부(17)의 개시 위치(또는 종료 위치)에 클록 신호의 하강(또는 상승)을 동기시키고 있다. 이에 따라, 클록 신호의 상승(또는 하강)의 타이밍을 자성 도트(15)의 중심 위치에 맞출 수 있다.

또한, 비자성부(17)의 제로 레벨의 신호를 검출하고 있으므로, 다음 자성부의 플러스 또는 마이너스의 피크값이 되는 재생 파형과의 신호의 레벨차를 일정값(진폭의 l/2) 이상 확보할 수 있다. 이에 따라 비자성부(17)의 개시 위치 및 종료 위치를 정확하게 검출할 수 있고, 자성 도트(15)의 위치에 클록 신호의 타이밍을 정확하게 맞출 수 있다.

다음으로, 도 7은 제2 실시형태의 클록 추출 회로(61)의 블록도이다. 이하의 설명에서, 도 2의 회로와 동일한 블록에는 동일한 부호를 붙여 이들 설명은 생략한다.

클록 추출 회로(61)는 재생 파형의 제로 레벨을 검출하는 제로 레벨 검출 회로(22)와, 필터(23)와, 재생 파형을 미분하는 미분 회로(62)와, 미분 신호의 제로 크로스를 검출하는 제로 크로스 검출 회로(63)와, PLL 회로(24)로 이루어진다. 미분 회로(62)와 제로 크로스 검출 회로(63)는 재생 파형의 기울기를 검출하는 기울기 검출 회로에 대응한다.

도 8은 미분 회로(62)의 회로도이다. 미분 회로(62)는 재생 파형이 입력되는 커패시터(C2)와, 그 커패시터(C2)의 타단과 접속되어, 타단이 접지된 저항(R2)과, 커패시터(C2)와 저항(R2)의 접속점에 입력이 접속된 증폭 회로(64)로 이루어진다.

미분 회로(62)에 입력되는 재생 파형이 로우 레벨로부터 하이 레벨로 변화되면, 커패시터(C2)와 저항(R2)의 접속점의 전압은 플러스의 소정 전압 레벨이 되며, 그 후, 커패시터(C2)와 저항(R2)의 시상수에 의해 결정되는 기울기로 감소한다. 동 일하게, 재생 파형이 하이 레벨로부터 로우 레벨로 변화할 때에, 커패시터(C2)와 저항(R2)의 접속점의 전압은 마이너스의 소정 전압 레벨이 되며, 그 후, 커패시터(C2)와 저항(R2)의 시상수에 의해 결정되는 기울기로 접지 전위까지 상승한다.

도 9는 제로 크로스 검출 회로(63)의 회로도이다. 제로 크로스 회로(63)는 재생 파형의 기울기를 나타내는 미분 신호의 진폭이 제로가 되는 점, 즉 재생 파형의 기울기가 제로가 되는 점을 검출하는 회로이다.

제로 크로스 검출 회로(63)는 미분 회로(62)로부터 출력되는 미분 신호가 입력되는 비교기(71, 72)와, 단안정 멀티바이브레이터(73, 74)와, OR 게이트(75)와, RS 플립플롭(76)과 단안정 멀티바이브레이터(77)로 이루어진다.

비교기(71)의 비반전 입력 단자에는 미분 신호가 입력되고, 반전 입력 단자는 접지되어 있다. 따라서, 비교기(71)는 미분 신호가 접지 전위 이상일 때 하이 레벨의 신호를 출력하며, 미분 신호가 접지 전위 미만이 되면 로우 레벨의 신호를 출력한다.

단안정 멀티바이브레이터(73)는 비교기(71)의 출력 신호의 상승, 즉 플러스의 미분 신호의 상승을 트리거로 하여 일정폭의 펄스를 출력한다.

비교기(72)의 반전 입력 단자에는 미분 신호가 입력되고, 비반전 입력 단자는 접지되어 있다. 따라서, 비교기(72)는 미분 신호가 접지 전위 이상일 때 로우 레벨의 신호를 출력하며, 미분 신호가 접지 전위 미만일 때 하이 레벨의 신호를 출력한다.

단안정 멀티바이브레이터(74)는, 비교기(72)의 출력 신호의 상승, 즉 재생 파형의 마이너스의 미분 신호의 상승을 트리거로 하여 일정폭의 펄스를 출력한다.

OR 게이트(75)에는 단안정 멀티바이브레이터(73)의 출력과, 단안정 멀티바이브레이터(74)의 출력이 입력되며, OR 게이트(75)는 이들 신호의 논리합을 RS 플립플롭(76)의 세트 단자(S)에 출력한다.

RS 플립플롭(76)의 리셋 단자(R)에는 비자성부 검출 신호가 입력되고, 비자성부 검출 신호가 하이 레벨인 기간에, RS 플립플롭(76)은 리셋 상태가 된다. RS 플립플롭(76)의 Q 출력 신호는 단안정 멀티바이브레이터(77)에 트리거 신호로서 공급된다.

따라서, 재생 파형의 미분 신호가 플러스로부터 마이너스로 변화되는 제로 크로스점, 또는 미분 신호가 마이너스로부터 플러스로 변화되는 제로 크로스점에 동기한 타이밍에 일정한 펄스폭의 신호가 단안정 멀티바이브레이터(73, 74)로부터 RS 플립플롭(76)의 세트 단자에 출력된다. RS 플립플롭(76)은 비자성부 검출 신호가 하이 레벨인 기간에 리셋 상태이므로, 비자성부 검출 신호가 하이 레벨로부터 로우 레벨로 변화된 후, 최초에 미분 신호의 진폭이 제로가 되는 타이밍에서 세트 상태가 된다. 즉, 비자성부(17)가 검출된 후, 최초에 재생 파형의 기울기가 제로가 되는 타이밍에 RS 플립플롭(76)의 출력 신호가 하이 레벨로 변화된다. 그리고, 그 하이 레벨의 신호를 트리거로 하여 일정폭의 펄스가 단안정 멀티바이브레이터(77)로부터 출력된다. 이 단안정 멀티바이브레이터(77)로부터 출력되는 일정폭의 펄스는 재생 파형의 플러스 또는 마이너스의 피크값에 동기한 신호이며, 이 신호를 자성 도트 검출 신호라고 부른다.

여기서, 도 10을 참조하여 제2 실시형태의 클록 추출 방법을 설명한다. 도 10은 패터닝된 매체(11)의 자성 도트(15)의 배치를 나타내는 자성 도트 패턴과, 재생 파형과, 비자성부 검출 신호와, 자성 도트 검출 신호와, 클록 신호를 나타낸 도면이다.

도 10의 자성 도트 패턴의 수평 방향의 화살표는 패터닝된 매체(11)의 트랙 방향을 나타내고, 수직 방향의 화살표는 크로스 트랙 방향을 나타낸다. 초기 상태에서는, 각 자성 도트(15)는 트랙 방향으로 플러스/마이너스의 극성으로 교대로 자화되어 있다.

도 10에 나타내는 재생 파형은 자성부(16)의 각 자성 도트(15)가 플러스/마이너스의 극성에 교대로 자화되어 있는 경우의 신호 파형을 나타내고 있으며, 재생 파형은 플러스의 피크값과 마이너스의 피크값이 교대로 반복되는 교류의 삼각파가 된다. 비자성부(17)에는 자성 도트(15)가 존재하지 않는 점에서 재생 파형의 진폭은 거의 제로가 된다.

제1 실시형태에서 설명한 바와 같이, 제로 레벨 검출 회로(22)에 의해 재생 파형의 제로 레벨이 검출되며, 또한, 필터(23)에 의해, 자성부(16)에서 검출되는 폭이 좁은 펄스가 제거되고, 비자성부(17)에서 검출되는 폭이 넓은 펄스만이 추출된다. 이 폭이 넓은 펄스는 비자성부(17)의 개시 위치에서 하이 레벨이 되며, 비자성부(17)의 종료 위치에서 로우 레벨이 되는 비자성부 검출 신호이다.

도 9의 제로 크로스 검출 회로(63)는 비자성부 검출 신호가 하이 레벨로부터 로우 레벨로 변화된 후, 자성부(16)의 최초의 자성 도트(15)의 재생 파형의 피크값 에 동기한 타이밍에 하이 레벨로 변화되는 자성 도트 검출 신호를 출력한다. 이 자성 도트 검출 신호는 제로 크로스 검출 회로(63)의 최종단에 단안정 멀티바이브레이터(77)가 설치되는 점에서 일정폭의 펄스 신호가 된다.

도 10에 나타낸 바와 같이, 자성 도트 검출 신호는 비자성부 검출 신호가 하이 레벨로부터 로우 레벨로 변화된 후, 자성부(16)의 재생 파형이 최초에 피크값이 되는 타이밍에 하이 레벨로 변화되는 신호이다.

이 자성 도트 검출 신호를 PLL 회로(24)에 기준 신호로서 출력함으로써, PLL 회로(24)에서 생성되는 클록 신호의 상승을 자성 도트 검출 신호의 상승에 동기시킬 수 있다. 자성 도트 검출 신호의 상승 타이밍은 자성 도트(15)의 재생 파형의 진폭의 피크값(진폭의 절대값의 최대값)과 일치한다. 따라서, 클록 신호의 상승을 자성 도트(15)의 중심 위치와 일치시킬 수 있다.

전술한 제2 실시형태는, 패터닝된 매체(11)의 각 트랙에 자성 도트(15)가 소정 간격마다 배치된 자성부(16)와, 자성 도트(15)가 존재하지 않는 비자성부(17)를 설치하며, 비자성부(17)를 검출하고, 그 비자성부(17)에 계속되는 자성부(16)의 최초의 자성 도트(15)의 재생 파형의 피크값을 검출하며, 재생 파형이 피크값이 되는 타이밍에 클록 신호를 동기시킬 수 있다. 이에 따라, 패터닝된 매체(11)의 자성 도트(15)의 거의 중심 위치에 동기하는 클록 신호를 추출할 수 있다. 또한, 비자성부(17)에 계속되는 자성부(16)의 최초의 자성 도트(15)의 재생 파형을 검출함으로써, 비자성부(17)의 제로 레벨로부터 자성부(16)의 플러스 또는 마이너스의 피크값까지 진폭이 변화되는 신호를 검출 대상으로 삼을 수 있으므로, 재생 파형이 피크 값이 되는 타이밍을 보다 정확하게 검출할 수 있다. 이에 따라 클록 신호의 추출 정밀도를 높일 수 있다.

다음으로, 도 11은 본 발명의 제3 실시형태의 패터닝된 매체(디스크)(81)의 구조를 나타낸 도면이다.

이 제3 실시형태의 패터닝된 매체(81)는 도 11에 나타낸 바와 같이, 비자성부(17)의 중앙에 기준 도트(82)를 형성한 것이다.

패터닝된 매체(81)의 데이터 영역(14)에는 도 1의 패터닝된 매체(11)와 동일하게 자성 도트(15)가 소정 간격마다 배치된 자성부(16)와, 중앙에 기준 도트(82)를 갖고, 다른 부분에는 자성 도트(15)가 배치되어 있지 않은 비자성부(17)가 형성되어 있다. 도 11의 패터닝된 매체(81)와, 도 1의 패터닝된 매체(11)에서 상이한 점은 비자성부(17)의 중앙에 기준 도트(82)를 갖는지의 여부이다.

제3 실시형태의 자기 디스크 장치의 클록 추출 회로의 구성은 도 7과 동일하며, 재생 파형의 제로 레벨을 검출하는 제로 레벨 검출 회로(22)와, 필터(23)와, 재생 파형을 미분하는 미분 회로(62)와, 제로 크로스 검출 회로(63)와, PLL 회로(24)로 이루어진다.

여기서, 도 12를 참조하여 제3 실시형태의 클록 추출 방법에 대해 설명한다. 도 12는 패터닝된 매체(81)의 자성 도트(15)와 기준 도트(82)의 배치를 나타내는 자성 도트 패턴과, 재생 파형과, 비자성부 검출 신호와, 기준 도트 검출 신호와, 클록 신호를 나타낸 도면이다.

도 12의 자성 도트 패턴의 수평 방향의 화살표는 패터닝된 매체(11)의 트랙 방향을 나타내고, 수직 방향의 화살표는 크로스 트랙 방향을 나타낸다. 초기 상태에서는, 각 자성 도트(15)는 트랙 방향으로 플러스/마이너스의 극성으로 교대로 자화되어 있다.

자성부(16)의 재생 파형은, 도 12에 나타낸 바와 같이, 자성 도트(15)의 중심에서 플러스의 피크값 또는 마이너스의 피크값이 되는 교류의 삼각파가 된다.

비자성부(17)의 재생 파형은, 도 12에 나타낸 바와 같이, 자성 도트(15)가 존재하지 않는 구간에서는 진폭이 거의 제로가 되며, 중앙의 기준 도트(82)의 중심에서는 진폭이 피크값이 된다.

제로 레벨 검출 회로(22)는 자성부(16)의 인접하는 자성 도트(15) 사이의 자기 신호가 제로가 되는 구간과, 비자성부(17)의 중앙의 기준 도트(82) 이외의 자성 도트(15)가 존재하지 않는 구간을 검출하며, 자성부(16)의 제로 레벨의 구간에 대응하는 폭이 좁은 펄스와, 비자성부(17)의 제로 레벨의 구간에 대응하는 폭이 넓은 펄스를 제로 레벨 검출 신호로서 필터(23)에 출력한다.

필터(23)는 폭이 좁은 펄스를 제거하며, 비자성부(17)에서 검출되는 펄스폭이 일정값 이상인 펄스를 비자성부 검출 신호로서 출력한다.

제3 실시형태에서는, 비자성부(17)의 중앙에 1 도트의 기준 도트(82)가 형성되며, 그 기준 도트(82)가 플러스의 극성에 자화되어 있으므로, 필터(23)로부터 출력되는 비자성부 검출 신호는, 도 12에 나타낸 바와 같이, 비자성부(17)의 자성 도트(15)의 존재하지 않는 구간은 하이 레벨이 되며, 기준 도트(82)가 있는 위치에서 로우 레벨로 변화되고, 상기 비자성부에 계속되는 자성 도트(15)의 존재하지 않는 구간에서 하이 레벨이 된다. 그리고, 비자성부(17)의 종료 위치에 의해 로우 레벨로 변화된다.

이 경우, 제로 크로스 검출 회로(63)(도 9 참조)로부터 출력되는 기준 도트 검출 신호는, 비자성부 검출 신호가 하이 레벨로부터 로우 레벨로 변화된 후, 비자성부(17)의 기준 도트(82)의 재생 파형의 기울기가 제로가 되는 타이밍에서, 로우 레벨로부터 하이 레벨로 변화되는 일정폭의 펄스 신호이다. 기준 도트 검출 신호는 비자성부 검출 신호의 2개의 펄스 사이의 타이밍에서 출력된다.

이 기준 도트 검출 신호를 기준 신호로서 PLL 회로(24)에 공급함으로써, PLL 회로(24)에서 생성되는 클록 신호의 상승 타이밍을 기준 도트 검출 신호의 상승에 동기시킬 수 있다.

예컨대, 비자성부(17)의 기준 도트(82)의 중심으로부터 자성부(16)의 자성 도트(15)의 중심까지의 거리를 인접하는 자성 도트(15)의 중심 사이 거리의 정수배로 설정해 두면, 클록 신호의 상승을 기준 도트 검출 신호의 상승에 동기시킴으로써 클록 신호의 상승 타이밍을 자성부(16)의 자성 도트(15)의 중심 위치와 일치시킬 수 있다.

전술한 제3 실시형태는, 패터닝된 매체(11)의 각 트랙에 자성 도트(15)가 소정 간격마다 배치된 자성부(16)와, 자기 신호가 기록되지 않는 비자성부(17)를 형성하며, 그 비자성부(17)에 자기 신호가 기록되는 적어도 하나의 기준 도트(82)를 설치하여, 비자성부(17)의 기준 도트(82)의 재생 파형의 피크값의 검출 타이밍에 클록 신호를 동기시킨 것이다. 이에 따라, 패터닝된 매체(11)의 자성부(16)의 각 자성 도트(15)의 중심 위치에 클록 신호의 상승을 동기시킬 수 있다. 따라서, 이 클록 신호에 동기한 타이밍에서 데이터의 기록 및 판독을 행함으로써 패터닝된 매체(81)의 자성 도트(15)의 중심에서 데이터의 기록 및 판독을 행할 수 있다.

본 발명은 전술한 실시형태에 한정되지 않고, 예컨대, 이하와 같이 구성하더라도 좋다.

(1) 실시형태는 자성부(16)와 비자성부(17)를 등간격으로 교대로 배치했지만, 이러한 배치가 아니더라도 좋다.

(2) 제3 실시형태는 비자성부(17)에 1개의 기준 도트(82)를 배치했지만, 2개 이상의 기준 도트(82)를 배치하더라도 좋다.

(3) 비자성부(17)를 검출하는 회로는 실시형태에 진술한 아날로그의 제로 레벨 검출 회로(22), 필터(23), 제로 크로스 검출 회로(63) 등에 한정되지 않고, 재생 파형을 A/D 변환하여 디지털 회로에 의해 처리하더라도 좋다.

(4) 비자성부(17)는 자성 도트(15)를 설치하지 않는 구조뿐만 아니라, 트랙전체에 일정 간격마다 자성 도트(15)를 형성하여, 일부의 영역에 자기 신호를 기록하지 않는 것으로 비자성부(17)를 형성하더라도 좋다.

(부기 1)

패터닝된 매체에 대한 데이터의 기록 또는 판독 타이밍을 결정하는 클록 신호를 추출하는 클록 추출 방법에 있어서,

자기 신호를 기록하는 자성 도트가 소정 간격마다 배치된 자성부와, 자기 신호가 기록되지 않는 비자성부를 갖는 패터닝된 매체에 기록된 상기 자기 신호를 자 기 검출 수단에 의해 검출하며,

상기 자기 검출 수단에 의해 검출되는 상기 자기 신호의 진폭의 절대값이 연속하여 일정값 미만이 되는 구간을 상기 비자성부로서 특정하고, 특정한 상기 비자성부의 개시 또는 종료 타이밍, 혹은 상기 비자성부에 계속되는 상기 자성부의 상기 자성 도트의 상기 자기 신호의 검출 타이밍에 상기 클록 신호를 동기시키는 패터닝된 매체의 클록 추출 방법.

(부기 2)

상기 비자성부에 계속되는 상기 자성부의 상기 자성 도트로부터 검출되는 상기 자기 신호의 진폭이 피크값이 되는 타이밍을 검출하여, 상기 진폭이 피크값이 되는 상기 타이밍에 상기 클록 신호를 동기시키는 부기 1에 기재한 패터닝된 매체의 클록 추출 방법.

(부기 3)

상기 비자성부에 계속되는 상기 자성부의 상기 자성 도트로부터 검출되는 상기 자기 신호의 기울기가 제로가 되는 타이밍을 검출하여, 상기 자기 신호의 기울기가 제로가 되는 상기 타이밍에 상기 클록 신호를 동기시키는 부기 1에 기재한 패터닝된 매체의 클록 추출 방법.

(부기 4)

상기 비자성부에 계속되는 상기 자성부의 상기 자성 도트로부터 검출되는 상기 자기 신호를 미분 회로로 미분하고, 상기 미분 회로의 출력의 미분 신호값이 제로가 되는 타이밍을 제로 크로스 검출 회로로 검출하여, 상기 미분 신호값이 제로 가 되는 상기 타이밍에 상기 클록 신호를 동기시키는 부기 1에 기재한 패터닝된 매체의 클록 추출 방법.

(부기 5)

자기 신호를 기록하는 자성 도트가 소정 간격마다 배치된 자성부와, 자기 신호가 기록되지 않는 영역과, 상기 자기 신호가 기록되는 적어도 하나의 기준 도트를 갖는 비자성부가 형성된 패터닝된 매체에 기록된 상기 자기 신호를 자기 검출 수단으로 검출하며,

상기 자기 검출 수단에 의해 상기 비자성부의 상기 기준 도트의 상기 자기 신호를 검출하여, 상기 기준 도트의 상기 자기 신호의 검출 타이밍에 상기 클록 신호를 동기시키는 패터닝된 매체의 클록 추출 방법.

(부기 6)

상기 비자성부의 기준 도트로부터 검출되는 상기 자기 신호를 미분 회로로 미분하며, 상기 미분 회로의 출력의 미분 신호값이 제로가 되는 타이밍을 제로 크로스 검출 회로로 검출하고, 상기 미분 신호값이 제로가 되는 상기 타이밍에 상기 클록 신호를 동기시키는 부기 5에 기재한 패터닝된 매체의 클록 추출 방법.

(부기 7)

트랙에, 자기 신호를 기록하는 자성 도트가 소정 간격마다 배치된 자성부와, 상기 자기 신호가 기록되지 않는 비자성부가 형성된 패터닝된 매체.

(부기 8)

상기 비자성부에, 상기 클록 신호의 동기를 취하기 위해 상기 자기 신호가 기록되는 기준 도트를 설치한 부기 7에 기재한 패터닝된 매체.

(부기 9)

동일 트랙 상에 상기 자성부와 상기 비자성부를 교대로 형성한 부기 7 또는 8에 기재한 패터닝된 매체.

(부기 10)

패터닝된 매체에 대한 데이터의 기록 또는 판독 타이밍을 결정하는 클록 신호를 생성하는 클록 신호 생성 회로와,

자기 신호를 기록하는 자성 도트가 소정 간격마다 배치된 자성부와, 상기 자기 신호가 기록되지 않는 비자성부를 형성한 패터닝된 매체에 기록된 상기 자기 신호를 검출하는 자기 검출 수단과,

상기 자기 검출 수단에 의해 검출되는 상기 자기 신호의 진폭의 절대값이 일정값 미만이 되는 제로 레벨을 검출하는 제로 레벨 검출 회로와,

상기 제로 레벨 검출 회로에 의해 검출되는 복수의 제로 레벨 검출 신호 중에서 펄스폭이 소정치 이상인 신호를 상기 비자성부의 위치를 나타내는 비자성부 검출 신호로서 추출하는 신호 추출 회로를 갖고,

상기 클록 신호 생성 회로는 상기 비자성부 검출 신호에 상기 클록 신호를 동기시키는 자기 디스크 장치.

(부기 11)

상기 비자성부에 상기 자기 신호가 기록되는 적어도 하나의 기준 도트를 설치하며,

상기 기준 도트의 상기 자기 신호의 기울기가 제로가 되는 타이밍을 검출하는 기울기 검출 회로를 갖고,

상기 클록 신호 생성 회로는 상기 기준 도트의 상기 자기 신호의 기울기가 제로가 되는 상기 타이밍에 상기 클록 신호를 동기시키는 부기 10에 기재한 디스크 장치.

(부기 12)

상기 비자성부 검출 신호가 검출된 후, 상기 자성부에서 검출되는 상기 자기 신호의 기울기가 제로가 되는 타이밍을 검출하는 기울기 검출 회로를 갖고,

상기 클록 신호 생성 회로는 상기 기울기 검출 회로로 검출되는 상기 자기 신호의 기울기가 제로가 되는 상기 타이밍에 상기 클록 신호를 동기시키는 부기 10에 기재한 자기 디스크 장치.

(부기 13)

상기 기울기 검출 회로는 상기 자기 신호를 미분하는 미분 회로와, 상기 미분 회로의 출력의 미분 신호값이 제로가 되는 타이밍을 검출하는 제로 크로스 검출 회로로 이루어지며,

상기 클록 신호 생성 회로는 상기 미분 신호값이 제로가 되는 타이밍에 상기 클록 신호를 동기시키는 부기 12에 기재한 자기 디스크 장치.

(부기 14)

상기 제로 레벨 검출 수단에 의해 검출되는 복수의 제로 레벨 검출 신호 중에서 펄스폭이 소정치 이상인 신호를 상기 비자성부의 위치를 나타내는 비자성부 검출 신호로서 추출하는 신호 추출 회로와,

상기 클록 신호 생성 회로는 상기 자성부의 상기 자기 신호의 기울기가 제로가 되는 상기 타이밍에 상기 클록 신호를 동기시키는 자기 디스크 장치.

(부기 15)

상기 기울기 검출 회로는 상기 자기 신호를 미분하는 미분 회로와, 상기 미분 회로의 출력 미분 신호값이 제로가 되는 타이밍을 검출하는 제로 크로스 검출 회로로 이루어지며,

상기 클록 신호 생성 회로는 상기 미분 신호값이 제로가 되는 상기 타이밍에 상기 클록 신호를 동기시키는 부기 14에 기재한 자기 디스크 장치.

(부기 16)

상기 제로 레벨 검출 회로에 의해 검출되는 복수의 제로 레벨 검출 신호 중에서 펄스폭이 소정치 이상인 신호를 상기 비자성부의 검출 위치를 나타내는 비자성부 검출 신호로서 추출하는 신호 추출 회로와,

상기 비자성부 검출 신호 또는 상기 비자성부에 계속되는 상기 자성부의 상기 자성 도트의 상기 자기 신호의 검출 타이밍에 상기 클록 신호를 동기시키는 클록 신호 생성 회로

를 갖는 것을 특징으로 하는 패터닝된 매체의 클록 추출 회로.

(부기 17)

상기 클록 신호 생성 회로는 상기 기준 도트의 상기 자기 신호의 기울기가 제로가 되는 상기 타이밍에 상기 클록 신호를 동기시키는 부기 16에 기재한 패터닝 된 매체의 클록 추출 회로.

(부기 18)

상기 클록 신호 생성 회로는 상기 기울기 검출 회로로 검출되는 상기 자기 신호의 기울기가 제로가 되는 상기 타이밍에 상기 클록 신호를 동기시키는 부기 16에 기재한 패터닝된 매체의 클록 추출 회로.

본 발명에 따르면, 패터닝된 매체의 자성 도트에 클록 신호의 타이밍을 정확하게 맞출 수 있다.

Claims

패터닝된 매체에 대한 데이터의 기록 또는 판독 타이밍을 결정하는 클록 신호를 추출하는 클록 추출 방법에 있어서,

자기 신호를 기록하는 자성 도트가 소정 간격마다 배치된 자성부와, 자기 신호가 기록되지 않는 비자성부를 갖는 패터닝된 매체에 기록된 상기 자기 신호를 자기 검출 수단에 의해 검출하며,

상기 자기 검출 수단에 의해 검출되는 상기 자기 신호의 진폭의 절대값이 연속하여 일정값 미만이 되는 구간을 상기 비자성부로서 특정하여, 특정한 상기 비자성부의 개시 또는 종료 타이밍, 혹은 상기 비자성부에 계속되는 상기 자성부의 상기 자성 도트의 상기 자기 신호의 검출 타이밍에 상기 클록 신호를 동기시키는 것을 특징으로 하는 패터닝된 매체의 클록 추출 방법.
제1항에 있어서, 상기 비자성부에 계속되는 상기 자성부의 상기 자성 도트로부터 검출되는 상기 자기 신호의 진폭이 피크값이 되는 타이밍을 검출하여, 상기 진폭이 피크값이 되는 상기 타이밍에 상기 클록 신호를 동기시키는 것을 특징으로 하는 패터닝된 매체의 클록 추출 방법.
제1항에 있어서, 상기 비자성부에 계속되는 상기 자성부의 상기 자성 도트로부터 검출되는 상기 자기 신호의 기울기가 제로가 되는 타이밍을 검출하여, 상기 자기 신호의 기울기가 제로가 되는 상기 타이밍에 상기 클록 신호를 동기시키는 것을 특징으로 하는 패터닝된 매체의 클록 추출 방법.
제1항에 있어서, 상기 비자성부에 계속되는 상기 자성부의 상기 자성 도트로부터 검출되는 상기 자기 신호를 미분 회로로 미분하고, 상기 미분 회로의 출력의 미분 신호값이 제로가 되는 타이밍을 제로 크로스 검출 회로로 검출하여, 상기 미분 신호값이 제로가 되는 상기 타이밍에 상기 클록 신호를 동기시키는 것을 특징으로 하는 패터닝된 매체의 클록 추출 방법.
패터닝된 매체에 대한 데이터의 기록 또는 판독 타이밍을 결정하는 클록 신호를 추출하는 클록 추출 방법에 있어서,

자기 신호를 기록하는 자성 도트가 소정 간격마다 배치된 자성부와, 자기 신호가 기록되지 않는 영역과, 상기 자기 신호가 기록되는 적어도 하나의 기준 도트를 갖는 비자성부가 형성된 패터닝된 매체에 기록된 자기 신호를 자기 검출 수단에 의해 검출하며,

상기 자기 검출 수단에 의해 상기 비자성부의 상기 기준 도트의 상기 자기 신호를 검출하여, 상기 기준 도트의 상기 자기 신호의 검출 타이밍에 상기 클록 신호를 동기시키는 것을 특징으로 하는 패터닝된 매체의 클록 추출 방법.
트랙에, 자기 신호를 기록하는 자성 도트가 소정 간격마다 배치된 자성부와, 상기 자기 신호가 기록되지 않는 비자성부가 형성되는 것을 특징으로 하는 패터닝된 매체.
제6항에 있어서, 상기 비자성부에, 상기 클록 신호의 동기를 취하기 위해 상기 자기 신호가 기록되는 기준 도트가 설치되는 것을 특징으로 하는 패터닝된 매체.
자기 신호를 기록하는 자성 도트가 소정 간격마다 배치된 자성부와, 상기 자기 신호가 기록되지 않는 비자성부를 형성한 패터닝된 매체에 기록된 상기 자기 신호를 검출하는 자기 검출 수단과;

상기 자기 검출 수단에 의해 검출되는 상기 자기 신호의 진폭의 절대값이 일정값 미만이 되는 제로 레벨을 검출하는 제로 레벨 검출 회로와;

상기 제로 레벨 검출 회로에 의해 검출되는 복수의 제로 레벨 검출 신호 중에서 펄스폭이 소정치 이상인 신호를, 상기 비자성부의 검출 위치를 나타내는 비자성부 검출 신호로서 추출하는 신호 추출 회로와;

상기 비자성부 검출 신호 또는 상기 비자성부에 계속되는 상기 자성부의 상기 자성 도트의 상기 자기 신호의 검출 타이밍에 클록 신호를 동기시키는 클록 신호 생성 회로

를 포함하는 것을 특징으로 하는 패터닝된 매체의 클록 추출 회로.
제8항에 있어서, 상기 비자성부에 상기 자기 신호가 기록되는 적어도 하나의 기준 도트를 설치하며,

상기 기준 도트의 상기 자기 신호의 기울기가 제로가 되는 타이밍을 검출하는 기울기 검출 회로를 갖고,

상기 클록 신호 생성 회로는 상기 기준 도트의 상기 자기 신호의 기울기가 제로가 되는 상기 타이밍에 상기 클록 신호를 동기시키는 것을 특징으로 하는 패터닝된 매체의 클록 추출 회로.
제8항에 있어서, 상기 비자성부 검출 신호가 검출된 후, 상기 자성부에서 검출되는 상기 자기 신호의 기울기가 제로가 되는 타이밍을 검출하는 기울기 검출 회로를 갖고,

상기 클록 신호 생성 회로는 상기 기울기 검출 회로로 검출되는 상기 자기 신호의 기울기가 제로가 되는 상기 타이밍에 상기 클록 신호를 동기시키는 것을 특징으로 하는 패터닝된 매체의 클록 추출 회로.