KR100895250B1 - 패터닝된 매체의 클록 추출 방법 및 회로 - Google Patents

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Abstract

본 발명은 패터닝된 매체의 자성 도트에 클록 신호의 타이밍을 맞추는 것을 목적으로 한다.
패터닝된 매체의 재생 파형의 진폭이 제로가 되는 점을 검출하며, 제로 레벨 검출 신호를 클록 생성 회로로 출력한다. 클록 생성 회로는, 제로 레벨 검출 신호에 클록 신호를 동기시킨다. 이에 따라 자성 도트에 클록 신호의 타이밍을 맞출 수 있다.

Description

패터닝된 매체의 클록 추출 방법 및 회로{CLOCK EXTRACTION METHOD FOR PATTERNED MEDIUM AND CIRCUIT THEREOF}
도 1은 실시형태의 패터닝된 매체의 구조를 나타낸 도면.
도 2는 제1 실시형태의 클록 추출 회로의 회로도.
도 3은 제로 레벨 검출 회로의 회로도.
도 4는 PLL 회로의 회로도.
도 5는 제1 실시형태의 클록 추출 방법의 설명도.
도 6은 제2 실시형태의 클록 추출 회로의 회로도.
도 7은 제로 크로스 검출 회로의 회로도.
<도면의 주요부분에 대한 부호의 설명>
11 : 패터닝된 매체
15 : 자성 도트
16 : 비자성부
21, 51 : 클록 추출 회로
22 : 제로 레벨 검출 회로
23 : PLL 회로
31 : 기준 전압 발생 회로
41 : 전압 제어 발진기
42 : 분주 회로
43 : 위상 비교기
52 : 제로 크로스 검출 회로
본 발명은 패터닝된 매체의 클록 추출 방법, 패터닝된 매체로부터 클록을 추출하는 회로에 관한 것이다.
데이터의 비트에 대응하는 자성 도트 패턴을 갖는 패터닝된 매체는 자성 연속막으로 구성되는 하드디스크에 비해 기록 밀도를 높일 수 있는 특징을 가지고 있다.
패터닝된 매체는 자성 도트를 소정 간격마다 형성해야 하지만, 그 자성 도트가 매체 기판의 표면과 동일 평면이 되도록 자성 도트의 표면을 평탄화해야 한다. 그 때문에, 종래로부터는, 매체의 제조 공정의 마지막에 화학 기계 연마라고 불리는 연마 공정을 설치하여 매체의 표면을 평탄화하고 있었다.
특허 문헌 1에는, 패터닝된 매체의 제조 공정에 있어서, 상기 화학 기계 연마의 공정을 생략하는 방법에 대해 기재되어 있다. 그 제조 방법은 이하와 같다.
(a) 유리 기판과 레지스트 막 사이에 자성체 비트를 둘러싸는 매트릭스의 역할을 하는 매트릭스 박막을 개재시킨다. 매트릭스 박막의 두께는 자성체 비트가 필 요로 하는 두께에 맞춰둔다.
(b) 비트 패턴에 따라 전자선 노광을 행하며, 현상 처리를 행함으로써 패터닝된 마스크를 형성한다.
(c) 반응성 이온 에칭에 의해 비트 배열 패턴을 매트릭스 박막에 전사한다. 기판의 표면이 노출할 때까지 에칭을 행한다.
(d) 진공 증착 등에 의해 자성체 박막을 형성한다. 그 두께는 매트릭스 박막에 새겨넣은 트렌치 배열의 깊이와 엄밀하게 맞추는 것이 바람직하다.
(e) 유기 용제를 이용하여 패터닝된 마스크를 용해 제거하면 평탄한 표면을 갖는 자성체 비트 배열이 형성된다.
(f) 표면을 보호하기 위해 표면 윤활층으로 피복한다.
자기 디스크 장치에 있어서, 데이터의 기록 및 판독은 클록 신호에 동기하여 행해진다. 패터닝된 매체에서는 데이터가 기록되는 자성 도트의 위치가 정해져 있으므로, 클록 신호를 자성 도트의 위치에 맞출 필요가 있다.
그러나, 종래로부터, 패터닝된 매체용의 자기 디스크 장치에 있어서, 클록 신호를 자성 도트의 위치에 정확하게 맞추는 방법은 실현되고 있지 않았다.
[특허 문헌 1] 일본 특허 공개 제2001-110050호 공보
본 발명의 과제는 패터닝된 매체의 자성 도트에 클록 신호의 타이밍을 맞추는 일이다.
본 발명은 패터닝된 매체에 대한 데이터의 기록 또는 판독 타이밍을 결정하는 클록 신호를 추출하는 클록 신호 추출 방법에 있어서, 자기 신호를 기록하는 자성 도트가 소정 간격마다 배치된 패터닝된 매체에 기록된 자기 신호를 자기 검출 수단에 의해 검출하며, 상기 자기 검출 수단에 의해 검출되는 상기 자기 신호의 진폭의 절대치가 소정치 이하가 되는 타이밍을 검출하고, 상기 타이밍에 상기 클록 신호를 동기시킨다.
본 발명에 따르면, 자기 신호의 진폭이 소정치 이하가 되는 타이밍에 클록 신호를 동기시킴으로써 클록 신호를 자성 도트 사이의 비자성부가 검출되는 타이밍에 동기시킬 수 있다. 비자성부의 제로 레벨이 검출되는 위치는 자성 도트의 중심간 거리에 의해 정해지므로, 클록 신호를 비자성부에 동기시킴으로써 클록 신호를 자성 도트의 위치에 동기시킬 수 있다. 따라서, 클록 신호에 동기한 타이밍에서 데이터를 기록 또는 판독함으로써 패터닝된 매체의 자성 도트의 위치에서 데이터를 기록 또는 판독할 수 있다.
상기 발명의 패터닝된 매체의 클록 추출 방법에 있어서, 상기 진폭의 절대치가 소정치 이하가 되는 타이밍으로서, 상기 자기 신호의 진폭이 제로를 중심으로 하는 소정 범위 내의 값이 되는 타이밍을 검출한다.
이와 같이 구성함으로써, 자기 신호의 진폭이 플러스의 기준치 이하 또는 마이너스의 기준치 이상이 되는 타이밍을 진폭의 제로 레벨로서 검출할 수 있다.
본 발명의 다른 패터닝된 매체의 클록 추출 방법은 패터닝된 매체에 대한 데이터의 기록 또는 판독 타이밍을 결정하는 클록 신호를 추출하는 클록 신호 추출 방법에 있어서, 자기 신호를 기록하는 자성 도트가 소정 간격마다 배치된 패터닝된 매체에 기록된 자기 신호를 자기 검출 수단에 의해 검출하며, 상기 자기 검출 수단에 의해 검출되는 상기 자기 신호의 진폭이 플러스에서 마이너스로 또는 마이너스에서 플러스로 변화하는 제로 크로스점을 검출하고, 상기 제로 크로스점에 상기 클록 신호를 동기시킨다.
본 발명에 따르면, 자기 신호의 진폭의 제로 크로스점에 클록 신호를 동기시킴으로써 클록 신호를 비자성부의 제로 크로스점에 동기시킬 수 있다. 비자성부의 제로 크로스점의 위치는 자성 도트의 중심간 거리에 의해 정해지므로, 클록 신호를 비자성부의 제로 크로스점에 동기시킴으로써 클록 신호를 자성 도트에 동기시킬 수 있다. 따라서 클록 신호에 동기한 타이밍에서 데이터를 기록 또는 판독함으로써 패터닝된 매체의 자성 도트의 위치에서 데이터를 기록 또는 판독할 수 있다.
상기 발명의 패터닝된 매체의 클록 추출 방법에 있어서, 상기 제로 크로스점을 나타내는 제로 크로스 검출 신호를 PLL 회로에 기준 신호로서 공급하며, 상기 클록 신호를 상기 제로 크로스 검출 신호에 동기시킨다.
이와 같이 구성함으로써, PLL 회로에서 생성하는 클록 신호를 제로 크로스 검출 신호에 동기시킬 수 있다. 이에 따라, 클록 신호의 타이밍을 자성 도트의 위치에 맞출 수 있다.
상기 발명의 패터닝된 매체의 클록 추출 방법에 있어서, 상기 클록 신호의 파장을 상기 자성 도트의 중심간 거리와 동등하게 설정했다.
이와 같이 구성함으로써, 클록 신호를 비자성부가 검출되는 타이밍에 동기시 킬 때에, 자성 도트의 중심 위치에 클록 신호를 동기시킬 수 있다.
본 발명의 패터닝된 매체의 클록 추출 회로는 패터닝된 매체에 대한 데이터의 기록 또는 판독 타이밍을 결정하는 클록 신호를 생성하는 클록 신호 생성 회로와, 자기 신호를 기록하는 자성 도트가 소정 간격마다 배치된 패터닝된 매체에 기록된 자기 신호를 검출하는 자기 검출 수단과, 상기 자기 검출 수단에 의해 검출되는 상기 자기 신호의 진폭의 절대치가 소정치 이하가 되는 제로 레벨을 검출하는 제로 레벨 검출 회로를 포함하고, 상기 제로 레벨이 검출되는 타이밍에 상기 클록 신호를 동기시킨다.
본 발명에 따르면, 클록 신호를 자성 도트 사이의 비자성부의 제로 레벨이 검출되는 타이밍에 동기시킬 수 있다. 비자성부의 제로 레벨이 되는 점은 자성 도트의 중심간 거리에 의해 정해지므로, 클록 신호를 비자성부의 제로 레벨이 검출되는 타이밍에 동기시킴으로써 클록 신호를 자성 도트에 동기시킬 수 있다. 따라서 클록 신호에 동기한 타이밍에서 데이터를 기록 또는 판독함으로써 패터닝된 매체의 자성 도트의 위치에서 데이터를 기록 또는 판독할 수 있다.
상기 발명의 클록 추출 회로에 있어서, 상기 제로 레벨 검출 회로는 상기 자기 신호의 진폭이 플러스의 기준치 이하인지의 여부를 판정하는 제1 비교기와, 상기 자기 신호의 상기 진폭이 마이너스의 기준치 이상인지의 여부를 판정하는 제2 비교기와, 상기 제1 및 제2 비교기로, 상기 진폭이 상기 플러스의 기준치 이하이며 또한 상기 마이너스의 기준치 이상이라고 판정했을 때, 제로 레벨 검출 신호를 상기 클록 신호 생성 회로에 출력하는 출력 회로를 갖는다.
이와 같이 구성함으로써, 자기 신호의 진폭이 제로를 중심으로 하는 소정 범위 내의 값이 되는 제로 레벨을 검출하여 클록 신호를 비자성부의 제로 레벨이 검출되는 타이밍에 동기시킬 수 있다.
본 발명의 다른 패터닝된 매체의 클록 추출 회로는 패터닝된 매체에 대한 데이터의 기록 또는 판독 타이밍을 결정하는 클록 신호를 생성하는 클록 신호 생성 회로와, 자기 신호를 기록하는 자성 도트가 소정 간격마다 배치된 패터닝된 매체에 기록된 자기 신호를 검출하는 자기 검출 수단과, 상기 자기 검출 수단에 의해 검출되는 상기 자기 신호의 진폭이 플러스에서 마이너스로 또는 마이너스에서 플러스로 변화하는 제로 크로스점을 검출하는 제로 크로스 검출 회로를 포함하고, 상기 제로 크로스점에 상기 클록 신호를 동기시킨다.
본 발명에 따르면, 자기 신호의 진폭의 제로 크로스점에 클록 신호를 동기시킴으로써 클록 신호를 비자성부가 검출되는 타이밍에 동기시킬 수 있다. 비자성부의 제로 크로스점은 자성 도트의 중심간 거리에 의해 정해지므로, 클록 신호를 비자성부의 제로 크로스점에 동기시킴으로써 클록 신호의 타이밍을 자성 도트가 검출되는 타이밍에 동기시킬 수 있다.
상기 발명의 클록 추출 회로에 있어서, 상기 제로 크로스 검출 회로는 상기 자기 신호의 진폭이 플러스에서 마이너스로 변화했는지의 여부를 검출하는 제1 비교기와, 상기 제1 비교기의 출력 신호를 트리거로 하여 신호를 생성하는 제1 신호 생성 회로와, 상기 자기 신호의 진폭이 마이너스에서 플러스로 변화했는지의 여부를 검출하는 제2 비교기와, 상기 제2 비교기의 출력 신호를 트리거로 하여 신호를 생성하는 제2 신호 생성 회로와, 상기 제1 신호 생성 회로의 출력 신호와 상기 제2 신호 생성 회로의 출력 신호를 상기 제로 크로스점을 나타내는 제로 크로스 검출 신호로서 상기 클록 신호 생성 회로에 출력하는 출력 회로를 포함한다.
이와 같이 구성함으로써, 제1 및 제2 비교기를 이용하여 비자성부의 제로 크로스점을 검출할 수 있다.
상기 발명의 클록 추출 회로에 있어서, 상기 클록 신호 생성 회로는 적어도 전압 제어 발진기와 분주기와 위상 비교기로 이루어지는 PLL 회로이며, 상기 위상 비교기는 상기 제로 레벨 검출 신호 또는 상기 제로 크로스 검출 신호와 상기 클록 신호의 위상차에 따른 제어 전압을 상기 전압 제어 발진기에 공급하여 상기 클록 신호를 상기 제로 레벨 검출 신호 또는 상기 제로 크로스 검출 신호에 동기시킨다.
이와 같이 구성함으로써, 클록 신호의 타이밍을 자성 도트에 맞출 수 있다.
이하, 본 발명의 적합한 실시형태에 대해 도면을 참조하여 설명한다. 도 1은 본 발명의 실시형태의 패터닝된 매체(11)의 구조를 나타낸 도면이다.
도 1은 패터닝된 매체(11)와, 그 부분 확대도(11a)와, 데이터 영역(14)의 부분 확대도(11b)를 나타내고 있다. 패터닝된 매체(디스크)(11)는 동심원 형태로 복수의 트랙(12)이 형성되며, 각 트랙(12)에는 데이터의 기록 및 판독 위치의 제어에 이용되는 제어 데이터가 기록되는 서보 영역(13)과, 데이터가 기록되는 데이터 영역(14)이 일정 간격마다 배치되어 있다.
데이터 영역(14)에는, 자기 신호가 기록되는 자성 도트(15)가 소정 간격마다 배치되어 있다. 또한, 패터닝된 매체(11)의 제조 방법은 종래의 제조 방법을 이용 할 수 있다.
도 2는 제1 실시형태의 클록 추출 회로(21)의 회로도이다. 클록 추출 회로(21)는 제로 레벨 검출 회로(22)와 PLL 회로(클록 신호 생성 회로에 대응함)(23)로 이루어진다. 클록 추출 회로(21)는 자기 디스크 장치에 내장되어 있고, 자기 디스크 장치의 다른 회로 구성은 일반적인 하드디스크 장치의 회로 구성과 동일하다.
자기 디스크 장치는 데이터를 기록 또는 판독하기 위한 자기 센서를 갖는 자기 헤드(자기 검출 수단에 대응함)를 갖는다. 자기 헤드는 패터닝된 매체(11)에 기록되어 있는 자기 신호를 검출하여 전기 신호로 변환한다.
제로 레벨 검출 회로(22)는 자기 헤드의 출력 신호(이것을 재생 파형이라고 부름)의 진폭이 「O」를 중심으로 한 플러스 소정치와 마이너스 소정치로 정해지는 소정 범위 내에 있는지의 여부를 검출하는 회로이다. 이 제로 레벨 검출 회로(22)는 재생 파형의 진폭이 플러스의 소정치 이하이며, 또한 마이너스 소정치 이상일 때는 제로 레벨 검출 신호로서 하이 레벨의 신호를 출력하며, 그 이외일 때에는 로우 레벨의 신호를 출력한다.
PLL(Phase Locked Loop) 회로(23)는 데이터의 기록 및 판독 타이밍을 결정하는 클록 신호를 생성하는 회로이며, 전압 제어 발진기, 분주 회로, 위상 비교기 등으로 구성되고, 전압 제어 발진기에서 생성되는 발진 신호를 기준 신호에 동기시키는 위상 제어를 행한다.
도 3은 제로 레벨 검출 회로(22)의 일례를 나타낸 도면이다. 제로 레벨 검출 회로(22)는 기준 전압 발생 회로(31)와, 비교기(32, 33)와, AND 게이트(34)로 이루 어진다.
기준 전압 발생 회로(31)는 접지 전위보다 약간 큰 플러스의 기준 전압(＋V0)과, 접지 전위보다 약간 작은 마이너스의 기준 전압(－V0)을 생성한다. 이들 플러스의 기준 전압(＋V0)과 마이너스의 기준 전압(－V0)에 의해 정해지는 전압 범위가 재생 파형의 진폭의 제로 레벨 검출 범위가 된다.
비교기(32)의 반전 입력 단자에는 재생 파형이 입력되며 비반전 입력 단자에는 플러스의 기준 전압(＋V0)이 입력된다. 비교기(32)는 재생 파형과 플러스의 기준 전압(＋V0)을 비교하여, 재생 파형의 진폭이 플러스의 기준 전압(＋V0)보다 큰 때에는 로우 레벨의 신호를 출력하며, 재생 파형의 진폭이 플러스의 기준 전압(＋V0) 이하일 때에는 하이 레벨의 신호를 출력한다. 이 비교기(32)는 진폭이 플러스의 기준치 이하인지의 여부를 판정하는 제1 비교기에 대응한다.
비교기(33)의 비반전 입력 단자에는 재생 파형이 입력되고, 반전 입력 단자에는 마이너스의 기준 전압(－V0)이 입력되고 있다. 비교기(33)는 재생 파형과 마이너스의 기준 전압(－V0)을 비교하여, 재생 파형의 진폭이 마이너스의 기준 전압(－V0) 이상일 때에는 하이 레벨의 신호를 출력하며, 재생 파형의 진폭이 마이너스의 기준 전압(－V0) 미만일 때에는 로우 레벨의 신호를 출력한다. 이 비교기(33)는 진폭이 마이너스의 기준치 이상인지의 여부를 판정하는 제2 비교기에 대응한다.
AND 게이트(출력 회로에 대응함)(34)는 비교기(32)와 비교기(33)의 출력의 논리곱을 취한 신호를 제로 레벨 검출 신호로서 출력한다. 따라서, AND 게이트(34)로부터는, 재생 파형의 진폭이 플러스의 기준 전압(＋V0) 이하이며, 마이너스의 기 준 전압(－V0)이상일 때 하이 레벨이 되고, 재생 파형의 진폭이 기준 전압(＋V0)보다 클 때, 혹은 마이너스의 기준 전압(－V0)보다 작을 때 로우 레벨이 되는 신호가 제로 레벨 검출 신호로서 출력된다.
도 4는 일반적인 PLL 회로(23)의 회로도이다. PLL 회로(23)는 전압 제어 오실레이터(41)와 분주 회로(42)와 위상 비교기(43)로 이루어진다.
분주 회로(42)는 전압 제어 오실레이터(41)의 발진 신호를 분주하여, 분주한 신호를 위상 비교기(43)에 출력한다. 위상 비교기(43)에는 제로 레벨 검출 회로(22)로부터 출력되는 제로 레벨 검출 신호가 기준 신호로서 제공되고, 그 제로 레벨 검출 신호와 분주 회로(42)로 분주된 신호의 위상차를 검출하여, 위상의 진행 또는 지연에 따른 제어 전압을 전압 제어 오실레이터(41)에 출력한다. 전압 제어 오실레이터(41)는 제어 전압에 따른 주파수의 신호를 발진시킨다.
PLL 회로(23)에 있어서 상기 동작이 반복되어 전압 제어 오실레이터(41)로부터, 제로 크로스 검출 신호에 동기한 클록 신호가 출력된다. 제로 레벨 검출 신호의 상승 타이밍은 자성 도트(15) 사이의 비자성부의 거의 중심 위치와 일치하므로, 제로 레벨 검출 신호의 상승 타이밍에 클록 신호의 상승을 동기시킴으로써 자성 도트(15)의 위치와 클록 신호의 하강(또는 상승) 타이밍을 맞출 수 있다. 또한, 자성 도트(15)의 중심 위치와 클록 신호의 타이밍이 일치하는 전제로서, 예컨대, 클록 신호의 파장을 인접하는 자성 도트(15)의 중심간 거리의 1/n 또는 n 배로 설정해 두어야 한다. 실시형태에서는, 클록 신호의 파장을 자성 도트(15)의 중심간 거리와 동일하게 설정하고 있다.
여기서, 도 5를 참조하여 제1 실시형태의 클록 추출 방법을 설명한다. 도 5는 패터닝된 매체(11)의 자성 도트(15)의 배치를 나타내는 자성 도트 패턴과, 그 자성 도트(15)에 기록된 자기 신호의 재생 파형과, 클록 신호를 나타낸 도면이다. 도 5의 자성 도트 패턴의 수평 방향의 화살표는 패터닝된 매체(11)의 트랙 방향을 나타낸다.
이 실시형태는, 「1」또는 「0」의 데이터에 대응하여 자성 도트(15)를 플러스의 극성 또는 마이너스의 극성으로 자화하며, 또한 런랭스(run-length) 제한 부호인(1, 7) RLL(Run-Length Limiting)로 데이터를 부호화하여 기록하고 있다. 런랭스 제한 부호 코드를 이용함으로써 자성 도트(15)가 일정 이상 연속하여 동일한 극성으로 자화되는 경우가 없어지므로, 플러스의 극성으로 자화된 자성 도트(15)와 마이너스의 극성으로 자화된 자성 도트(15) 사이의 자기 신호의 진폭이 제로가 되는 제로 레벨을 정확하게 검출할 수 있다. 또한, 런랭스 제한 부호 코드 이외의 다른 부호 코드를 이용하여도 좋다.
도 5에 나타내는 재생 파형은 가장 좌측(도 5의 정면에서 볼 때, 이하 동일함)의 자성 도트(15)가 플러스의 극성으로 자화되며, 그 우측 근처의 2번째의 자성 도트(15)가 마이너스의 극성으로 자화되고, 3번째, 4번째의 2개의 자성 도트(15)가 동일한 플러스의 극성으로 자화되며, 그 우측 근처의 자성 도트(15)가 마이너스의 극성으로 자화되고, 그 우측 근처의 자성 도트(15)가 플러스의 극성으로 자화되어 있는 경우의 신호 파형을 나타내고 있다.
자성 도트(15)가 상기와 같이 자화되어 있는 경우에, 패터닝된 매체(11)를 회전시켜 자기 헤드로 자기 신호를 검출했을 때의 재생 파형은 도 5에 나타낸 바와 같이, 자성 도트(15)의 중심 위치에서 진폭이 플러스 또는 마이너스의 피크치가 되며, 비자성부(16)의 중심 위치에서 진폭이 거의 제로가 된다.
제로 레벨 검출 회로(22)로 상기 재생 파형의 제로 레벨을 검출하면, 자성 도트(15)와 자성 도트(15) 사이의 비자성부(16)의 중심 부근에서, 재생 신호의 진폭이 플러스의 기준 전압(＋V0) 이하, 또는 마이너스의 기준 전압(－V0) 이상이 되며, 그동안 하이 레벨의 제로 레벨 검출 신호가 출력된다.
상기 제로 레벨 검출 신호를 기준 신호로서 PLL 회로(23)에 공급함으로써, PLL 회로(23)의 클록 신호를 제로 레벨 검출 신호의 상승 타이밍, 즉 비자성부(16)의 중심 위치가 검출되는 타이밍에 동기시킬 수 있다.
예컨대, 클록 신호의 1 주기를, 하나의 자성 도트(15)의 자기 신호의 피크치가 검출되고 나서 다음 자성 도트(15)의 자기 신호의 피크치가 검출되기까지의 시간[회전 속도와 인접하는 자성 도트(15)의 중심간 거리에 의해 정해지는 시간]과 동등하게 설정해 두면, 제로 레벨 검출 신호의 상승(또는 하강)에 클록 신호의 상승(또는 하강)을 동기시킴으로써 클록 신호의 상승(또는 하강)을 자성 도트(15)의 검출 타이밍과 동기시킬 수 있다. 또한, 패터닝된 매체(11)를 일정한 회전수로 회전시킨 경우, 내주부와 외주부에서는 회전 속도가 상이하므로, 패터닝된 매체(11)의 반경 방향에 복수의 존으로 나누어, 존마다 클록 신호의 주파수를 변화시키고 있다.
전술한 제1 실시형태에 따르면, 패터닝된 매체(11)를 회전시켜 데이터를 기 록 및 판독하는 경우에, 자기 신호를 검출함으로써 자성 도트(15)가 존재하지 않는 비자성부(16)의 위치를 검출하며, 그 검출 신호(제로 레벨 검출 신호)에 클록 신호를 동기시킴으로써 비자성부(16)의 중심 위치가 검출되는 타이밍에 클록 신호를 동기시킬 수 있다. 예컨대, 클록 신호의 파장을 자성 도트(15)의 중심간 거리와 동일하게 설정해 둠으로써 클록 신호를 자성 도트(15)가 검출되는 타이밍에 동기시킬 수 있다.
따라서, 클록 신호에 동기한 타이밍에서 데이터를 기록 또는 판독함으로써 패터닝된 매체(11)의 자성 도트(15)가 존재하는 위치에서 정확하게 데이터를 기록 또는 판독할 수 있다.
다음으로, 도 6은 제2 실시형태의 클록 추출 회로(51)의 블록도이다.
클록 추출 회로(51)는 제로 크로스 검출 회로(52)와 PLL 회로(23)로 이루어진다. PLL 회로(23)의 구성은 도 4의 회로와 동일하다.
제로 크로스 검출 회로(52)는 재생 파형의 진폭이 플러스 값에서 마이너스 값으로 변화하거나 진폭이 마이너스 값에서 플러스 값으로 변화하는 제로 크로스점을 검출하는 회로이다.
도 7은 제로 크로스 검출 회로(52)의 회로도이다. 제로 크로스 회로(52)는 비교기(53, 54)와, 단안정 멀티바이브레이터(Mono Multi-Vibrator)(55, 56)와, OR 게이트(57)로 이루어진다.
비교기(53)의 비반전 입력 단자에는 재생 파형이 입력되고, 반전 입력 단자는 접지되어 있다. 비교기(53)는 재생 파형의 진폭과 접지 전위를 비교하여 재생 파형의 진폭이 접지 전위 미만일 때 로우 레벨의 신호를 출력하며, 재생 파형의 진폭이 접지 전위 이상일 때 하이 레벨의 검출 신호를 출력한다. 따라서, 비교기(53)의 출력 신호는 재생 파형의 진폭이 마이너스 값에서 플러스(접지 전위 이상) 값으로 변화할 때, 로우 레벨에서 하이 레벨로 변화한다.
단안정 멀티바이브레이터(55)는 비교기(53)의 출력 신호의 상승을 트리거로 하여 일정 폭의 펄스를 출력한다.
상기 비교기(53)와 단안정 멀티바이브레이터(55)는 재생 파형의 진폭이 마이너스 값에서 플러스 값으로 변화하는 제로 크로스점에 동기한 펄스 신호를 생성하는 회로를 구성하고 있다.
비교기(54)의 반전 입력 단자에는 재생 파형이 입력되고, 비반전 입력 단자는 접지되어 있다. 비교기(54)는 재생 파형의 진폭과 접지 전위를 비교하여, 재생 파형의 진폭이 접지 전위 이상일 때 로우 레벨의 신호를 출력하며, 진폭이 마이너스일 때 하이 레벨의 검출 신호를 출력한다. 따라서, 비교기(54)의 출력 신호는, 재생 파형의 진폭이 플러스 값에서 접지 전위 미만의 마이너스 값으로 변화하였을 때, 로우 레벨에서 하이 레벨로 변화된다.
단안정 멀티바이브레이터(56)는 비교기(54)의 출력 신호의 상승을 트리거로 하여 일정 폭의 펄스를 출력한다.
상기 비교기(54)와 단안정 멀티바이브레이터(56)는 재생 파형의 진폭이 플러스 값에서 마이너스 값으로 변화하는 제로 크로스점에 동기한 펄스 신호를 생성하는 회로를 구성하고 있다.
OR 게이트(출력 회로에 대응함)(57)는 단안정 멀티바이브레이터(55)의 출력 신호와, 단안정 멀티바이브레이터(56)의 출력 신호의 논리합을 출력한다. OR 게이트(57)로부터 출력되는 신호를 제로 크로스 검출 신호라고 부른다.
따라서, 단안정 멀티바이브레이터(55, 56)로부터는, 각각 재생 파형의 진폭이 마이너스 값에서부터 제로를 가로지르는 제로 크로스점과, 진폭이 플러스 값에서부터 제로를 가로지르는 제로 크로스점에 동기한 타이밍에서 일정 폭의 펄스 신호가 출력된다. 이 펄스 신호는 PLL 회로(23)에 기준 신호로서 공급된다.
여기서, 제1 실시형태의 설명에서 이용한 도 5를 참조하여 제2 실시형태의 클록 추출 방법을 설명한다.
예컨대, 도 5에 나타낸 바와 같이 좌측으로부터 첫번째 자성 도트(15)에 있어서의 재생 파형의 진폭이 플러스의 피크치이며, 두번째 자생 도트(15)에 있어서의 재생 파형의 진폭이 마이너스의 피크치였다고 하면, 재생 파형의 진폭은 첫 번째와 두번째 자성 도트(15) 사이의 비자성부(16)의 중심 위치에서 플러스에서 마이너스로 변화한다. 재생 파형의 진폭이 플러스 값에서 마이너스 값으로 변화하면, 도 7의 비교기(53)가 재생 파형의 진폭이 플러스에서 마이너스로 변화하는 제로 크로스점을 검출하여, 그 출력 신호가 로우 레벨로부터 하이 레벨로 변화된다. 그리고, 단안정 멀티바이브레이터(56)가 바이브레이터(54)의 출력 신호의 상승을 트리거로 하여 일정 폭의 펄스 신호를 출력한다. 그 펄스 신호는 OR 게이트(57)로부터 제로 크로스 검출 신호로서 PLL 회로(23)에 출력된다. PLL 회로(23)는 클록 신호를 제로 크로스 검출의 상승에 동기시킴으로써 도 5에 나타낸 바와 같이 재생 파형의 제로 크로스점으로부터 상승하는 클록 신호를 생성할 수 있다.
다음으로, 도 5에 나타낸 바와 같이 좌측으로부터 두번째 자성 도트(15)의 재생 파형이 마이너스의 피크치이며, 세번째 자성 도트(15)의 재생 파형이 플러스의 피크치였다고 하면, 재생 파형의 진폭은 두번째와 세번째 자성 도트(15) 사이의 비자성부(16)의 중심 위치에서 마이너스에서 플러스로 변화한다. 재생 파형의 진폭이 마이너스 값에서 플러스 값으로 변화하면, 도 7의 비교기(53)가 재생 파형의 진폭이 마이너스에서 플러스로 변화하는 제로 크로스점을 검출하며, 그 출력 신호가 로우 레벨에서 하이 레벨로 변화한다. 그리고, 단안정 멀티바이브레이터(55)가 비교기(53)의 출력 신호의 상승을 트리거로 하여 일정 폭의 펄스 신호를 출력한다. 그 펄스 신호는 제로 크로스 검출 신호로서 PLL 회로(23)에 출력된다. PLL 회로(23)는 전압 제어 오실레이터(41)로 생성되는 클록 신호를 제로 크로스 검출 신호의 상승에 동기시킴으로써 재생 파형의 진폭의 제로 크로스점에 클록 신호를 동기시킬 수 있다.
전술한 제2 실시형태에 따르면, 비자성부(16)의 재생 파형의 진폭의 제로 크로스점을 검출하여, 그 제로 크로스점에 클록 신호를 동기시킴으로써 비자성부(16)의 중심 위치에 클록 신호를 동기시킬 수 있다. 예컨대, 클록 신호의 파장을 자성 도트(15)의 중심간 거리와 동일하게 설정해 둠으로써 클록 신호의 타이밍을 자성 도트(15)의 위치에 동기시킬 수 있다.
따라서, 클록 신호에 동기한 타이밍에서 데이터를 기록 또는 판독함으로써 패터닝된 매체(11)의 자성 도트(15)의 위치에서 정확하게 데이터를 기록 또는 판독 할 수 있다.
또한, 제2 실시형태는 재생 파형의 제로 크로스점을 검출하고 있으므로, 재생 파형의 진폭이 거의 제로가 되는 점을 검출하는 경우에 검출 정밀도를 높일 수 있다. 예컨대, 검출되는 자기 신호의 신호 레벨이 매우 작은 때에는, 진폭이 제로 레벨이 되는 위치가 비자성부(16)의 중심 위치와 반드시 일치하지 않을 가능성이 있지만, 제2 실시형태의 클록 추출 방법은 비자성부(16)의 재생 파형이 플러스에서 마이너스로 또는 마이너스에서 플러스로 변화하는 제로 크로스점을 검출하고 있으므로 진폭의 제로 크로스점, 즉 비자성부(16)의 중심 위치를 보다 정확하게 검출할 수 있다.
제2 실시형태는 재생 파형의 진폭이 플러스에서 마이너스로 혹은 마이너스에서 플러스로 변화하는 제로 크로스점을 검출함으로써, 동일한 극성의 신호가 일정수 이상 연속하지 않도록 제한하는 런랭스 제한 부호화를 행한 쪽이 바람직하지만, 런랜스 제한 부호를 이용하지 않고서 실현할 수도 있다.
본 발명은 전술한 실시형태에 한정되지 않고, 예컨대, 이하와 같이 구성하여도 좋다.
비자성부(16)를 검출하는 회로는 실시형태에 진술한 아날로그의 제로 레벨 검출 회로(22), 제로 크로스 검출 회로(53) 등에 한정되지 않고, 다른 아날로그의 검출 회로, 혹은 재생 파형을 A/D 변환하여 디지털 회로에 의해 제로 레벨 및 또는 제로 크로스점을 검출하도록 하여도 좋다.
(부기 1)
패터닝된 매체에 대한 데이터의 기록 또는 판독 타이밍을 결정하는 클록 신호를 추출하는 클록 신호 추출 방법에 있어서,
자기 신호를 기록하는 자성 도트가 소정 간격마다 배치된 패터닝된 매체에 기록된 자기 신호를 자기 검출 수단에 의해 검출하며,
상기 자기 검출 수단에 의해 검출되는 상기 자기 신호의 진폭의 절대치가 소정치 이하가 되는 타이밍을 검출하고,
상기 타이밍에 상기 클록 신호를 동기시키는, 패터닝된 매체의 클록 신호 추출 방법.
(부기 2)
상기 진폭의 절대치가 소정치 이하가 되는 타이밍으로서, 상기 자기 신호의 진폭이 제로를 중심으로 하는 소정 범위 내의 값이 되는 타이밍을 검출하는, 부기 1에 기재한 패터닝된 매체의 클록 추출 방법.
(부기 3)
패터닝된 매체에 대한 데이터의 기록 또는 판독 타이밍을 결정하는 클록 신호를 추출하는 클록 신호 추출 방법에 있어서,
자기 신호를 기록하는 자성 도트가 소정 간격마다 배치된 패터닝된 매체에 기록된 자기 신호를 자기 검출 수단에 의해 검출하며,
상기 자기 검출 수단에 의해 검출되는 상기 자기 신호의 진폭이 플러스에서 마이너스로 또는 마이너스에서 플러스로 변화하는 제로 크로스점을 검출하고,
상기 제로 크로스점에 상기 클록 신호를 동기시키는, 패터닝된 매체의 클록 신호 추출 방법.
(부기 4)
상기 제로 크로스점을 나타내는 제로 크로스 검출 신호를, 상기 클록 신호를 생성하는 PLL 회로에 기준 신호로서 공급하며, 상기 클록 신호를 상기 제로 크로스 검출 신호에 동기시키는, 부기 3에 기재한 패터닝된 매체의 클록 추출 방법.
(부기 5)
상기 클록 신호의 파장을 상기 자성 도트의 중심간 거리와 동일하게 설정하는, 부기 1, 2, 3 또는 4에 기재한 패터닝된 매체의 클록 추출 방법.
(부기 6)
패터닝된 매체에 대한 데이터의 기록 또는 판독 타이밍을 결정하는 클록 신호를 생성하는 클록 신호 생성 회로와,
자기 신호를 기록하는 자성 도트가 소정 간격마다 배치된 패터닝된 매체에 기록된 자기 신호를 검출하는 자기 검출 수단과,
상기 자기 검출 수단에 의해 검출되는 상기 자기 신호의 진폭의 절대치가 소정치 이하가 되는 제로 레벨을 검출하는 제로 레벨 검출 회로를 포함하며,
상기 제로 레벨이 검출되는 타이밍에 상기 클록 신호를 동기시키는, 패터닝된 매체의 클록 추출 회로.
(부기 7)
상기 제로 레벨 검출 회로는 상기 자기 신호의 진폭이 플러스의 기준치 이하인지의 여부를 판정하는 제1 비교기와, 상기 자기 신호의 상기 진폭이 마이너스의 기준치 이상인지의 여부를 판정하는 제2 비교기와, 상기 제1 및 제2 비교기로 상기 진폭이 상기 플러스의 기준치 이하이며, 또한 상기 마이너스의 기준치 이상이라고 판정했을 때, 제로 레벨 검출 신호를 상기 클록 신호 생성 회로에 출력하는 출력 회로를 포함하는 것인, 부기 6에 기재한 패터닝된 매체의 클록 추출 회로.
(부기 8)
패터닝된 매체에 대한 데이터의 기록 또는 판독 타이밍을 결정하는 클록 신호를 생성하는 클록 신호 생성 회로와,
자기 신호를 기록하는 자성 도트가 소정 간격마다 배치된 패터닝된 매체에 기록된 자기 신호를 검출하는 자기 검출 수단과,
상기 자기 검출 수단에 의해 검출되는 상기 자기 신호의 진폭이 플러스에서 마이너스로 또는 마이너스에서 플러스로 변화하는 제로 크로스점을 검출하는 제로 크로스 검출 회로를 포함하고,
상기 제로 크로스점에 상기 클록 신호를 동기시키는, 패터닝된 매체의 클록 추출 회로.
(부기 9)
상기 제로 크로스 검출 회로는 상기 자기 신호의 진폭이 플러스에서 마이너스로 변화했는지의 여부를 검출하는 제1 비교기와, 상기 제1 비교기의 출력 신호를 트리거로 하여 신호를 생성하는 제1 신호 생성 회로와, 상기 자기 신호의 진폭이 마이너스에서 플러스로 변화했는지의 여부를 검출하는 제2 비교기와, 상기 제2 비교기의 출력 신호를 트리거로 하여 신호를 생성하는 제2 신호 생성 회로와, 상기 제1 신호 생성 회로의 출력 신호와 상기 제2 신호 생성 회로의 출력 신호를 상기 제로 크로스점을 나타내는 제로 크로스 검출 신호로서 상기 클록 신호 생성 회로에 출력하는 출력 회로를 포함하는 것인, 부기 8에 기재한 패터닝된 매체의 클록 추출 회로.
(부기 10)
상기 클록 신호 생성 회로는 적어도 전압 제어 발진기와 분주기와 위상 비교기를 포함하는 PLL 회로이며, 상기 위상 비교기는 상기 제로 레벨 검출 신호 또는 상기 제로 크로스 검출 신호와 상기 클록 신호의 위상차에 따른 제어 전압을 상기 전압 제어 발진기에 공급하여 상기 클록 신호를 상기 제로 레벨 검출 신호 또는 상기 제로 크로스 검출 신호에 동기시키는 것인, 부기 7 또는 9에 기재한 패터닝된 매체의 클록 추출 회로.
(부기 11)
패터닝된 매체에 대한 데이터의 기록 또는 판독 타이밍을 결정하는 클록 신호를 생성하는 클록 신호 생성 회로와,
자기 신호를 기록하는 자성 도트가 소정 간격마다 배치된 패터닝된 매체에 기록된 자기 신호를 검출하는 자기 검출 수단과,
상기 자기 검출 수단에 의해 검출되는 상기 자기 신호의 진폭의 절대치가 소정치 이하가 되는 제로 레벨을 검출하는 제로 레벨 검출 회로를 포함하고,
상기 제로 레벨이 검출되는 타이밍에 상기 클록 신호를 동기시키는, 자기 디스크 장치.
(부기 12)
상기 제로 레벨 검출 회로는 상기 자기 신호의 진폭이 플러스의 기준치 이하인지의 여부를 판정하는 제1 비교기와, 상기 자기 신호의 상기 진폭이 마이너스의 기준치 이상인지의 여부를 판정하는 제2 비교기와, 상기 제1 및 제2 비교기로, 상기 진폭이 상기 플러스의 기준치 이하이며 또한 상기 마이너스의 기준치 이상이라고 판정했을 때, 제로 레벨 검출 신호를 상기 클록 신호 생성 회로에 출력하는 출력 회로를 포함하는 것인, 부기 11에 기재한 자기 디스크 장치.
(부기 13)
패터닝된 매체에 대한 데이터의 기록 또는 판독 타이밍을 결정하는 클록 신호를 생성하는 클록 신호 생성 회로와,
자기 신호를 기록하는 자성 도트가 소정 간격마다 배치된 패터닝된 매체에 기록된 자기 신호를 검출하는 자기 검출 수단과,
상기 자기 검출 수단에 의해 검출되는 상기 자기 신호의 진폭이 플러스에서 마이너스로 또는 마이너스에서 플러스로 변화하는 제로 크로스점을 검출하는 제로 크로스 검출 회로를 포함하고,
상기 제로 크로스점에 상기 클록 신호를 동기시키는, 자기 디스크 장치.
(부기 14)
상기 제로 크로스 검출 회로는 상기 자기 신호의 진폭이 플러스에서 마이너스로 변화했는지의 여부를 검출하는 제1 비교기와, 상기 제1 비교기의 출력 신호를 트리거로 하여 신호를 생성하는 제1 신호 생성 회로와, 상기 자기 신호의 진폭이 마이너스에서 플러스로 변화했는지의 여부를 검출하는 제2 비교기와, 상기 제2 비교기의 출력 신호를 트리거로 하여 신호를 생성하는 제2 신호 생성 회로와, 상기 제1 신호 생성 회로의 출력 신호와 상기 제2 신호 생성 회로의 출력 신호를 상기 제로 크로스점을 나타내는 제로 크로스 검출 신호로서 상기 클록 신호 생성 회로에 출력하는 출력 회로를 포함하는 것인, 부기 13에 기재한 자기 디스크 장치.
(부기 15)
상기 클록 신호 생성 회로는 적어도 전압 제어 발진기와 분주기와 위상 비교기를 포함하는 PLL 회로이며, 상기 위상 비교기는 상기 제로 레벨 검출 신호 또는 상기 제로 크로스 검출 신호와 상기 클록 신호의 위상차에 따른 제어 전압을 상기 전압 제어 발진기에 공급하여 상기 클록 신호를 상기 제로 레벨 검출 신호 또는 상기 제로 크로스 검출 신호에 동기시키는 것인, 부기 12 또는 14에 기재한 자기 디스크 장치.
본 발명에 따르면, 패터닝된 매체의 자성 도트에 클록 신호의 타이밍을 맞출 수 있으므로, 자성 도트의 위치에 맞추어 데이터를 기록 또는 판독할 수 있다.

Claims (10)

  1. 패터닝된 매체에 대한 데이터의 기록 또는 판독 타이밍을 결정하는 클록 신호를 추출하는 클록 신호 추출 방법에 있어서,
    자기 신호를 기록하는 자성 도트와 비자성부가 소정 간격마다 교대로 배치된 패터닝된 매체의 데이터 영역에 기록된 자기 신호를 자기 검출 수단에 의해 검출하며,
    상기 자기 검출 수단에 의해 검출되는 상기 자기 신호의 진폭의 절대치가 제로(zero)를 중심으로 하는 소정 범위 내의 값이 되는 타이밍을 상기 비자성부로 검출하고,
    상기 타이밍에 파장을 상기 자성 도트의 중심간 거리와 동일하게 설정한 클록 신호를 동기시키는 것을 특징으로 하는 패터닝된 매체의 클록 신호 추출 방법.
  2. 삭제
  3. 패터닝된 매체에 대한 데이터의 기록 또는 판독 타이밍을 결정하는 클록 신호를 추출하는 클록 신호 추출 방법에 있어서,
    자기 신호를 기록하는 자성 도트와 비자성부가 소정 간격마다 교대로 배치된 패터닝된 매체의 데이터 영역에 기록된 자기 신호를 자기 검출 수단에 의해 검출하며,
    상기 자기 검출 수단에 의해 검출되는 상기 자기 신호의 진폭이 플러스에서 마이너스로 또는 마이너스에서 플러스로 변화하는 제로 크로스점을 상기 비자성부로 검출하고,
    상기 제로 크로스점에 파장을 상기 자성 도트의 중심 간 거리와 동일하게 설정한 클록 신호를 동기시키는 것을 특징으로 하는 패터닝된 매체의 클록 신호 추출 방법.
  4. 제3항에 있어서, 상기 제로 크로스점을 나타내는 제로 크로스 검출 신호를, 상기 클록 신호를 생성하는 PLL 회로에 기준 신호로서 공급하며, 상기 클록 신호를 상기 제로 크로스 검출 신호에 동기시키는 것을 특징으로 하는 패터닝된 매체의 클록 추출 방법.
  5. 삭제
  6. 패터닝된 매체에 대한 데이터의 기록 또는 판독 타이밍을 결정하는 클록 신호를 생성하는 클록 신호 생성 회로와;
    자기 신호를 기록하는 자성 도트와 비자성부가 소정 간격마다 교대로 배치된 패터닝된 매체의 데이터 영역에 기록된 자기 신호를 검출하는 자기 검출 수단과;
    상기 자기 검출 수단에 의해 검출되는 상기 자기 신호의 진폭의 절대치가 소정치 이하가 되는 제로 레벨을 상기 비자성부로 검출하는 제로 레벨 검출 회로
    를 포함하고,
    상기 제로 레벨이 검출되는 타이밍에 파장을 상기 자성 도트의 중심간 거리와 동일하게 설정한 클록 신호를 동기시키는 것을 특징으로 하는 패터닝된 매체의 클록 추출 회로.
  7. 제6항에 있어서, 상기 제로 레벨 검출 회로는, 상기 자기 신호의 진폭이 플러스의 기준치 이하인지의 여부를 판정하는 제1 비교기와, 상기 자기 신호의 상기 진폭이 마이너스의 기준치 이상인지의 여부를 판정하는 제2 비교기와, 상기 제1 및 제2 비교기로, 상기 진폭이 상기 플러스의 기준치 이하이며 또한 상기 마이너스의 기준치 이상이라고 판정했을 때, 제로 레벨 검출 신호를 상기 클록 신호 생성 회로에 출력하는 출력 회로를 포함하는 것을 특징으로 하는 패터닝된 매체의 클록 추출 회로.
  8. 패터닝된 매체에 대한 데이터의 기록 또는 판독 타이밍을 결정하는 클록 신호를 생성하는 클록 신호 생성 회로와;
    자기 신호를 기록하는 자성 도트와 비자성부가 소정 간격마다 교대로 배치된 패터닝된 매체의 데이터 영역에 기록된 자기 신호를 검출하는 자기 검출 수단과;
    상기 자기 검출 수단에 의해 검출되는 상기 자기 신호의 진폭이 플러스에서 마이너스로 또는 마이너스에서 플러스로 변화하는 제로 크로스점을 상기 비자성부로 검출하는 제로 크로스 검출 회로
    를 포함하고,
    상기 제로 크로스점에 파장을 상기 자성 도트의 중심간 거리와 동일하게 설정한 클록 신호를 동기시키는 것을 특징으로 하는 패터닝된 매체의 클록 추출 회로.
  9. 제8항에 있어서, 상기 제로 크로스 검출 회로는, 상기 자기 신호의 진폭이 플러스에서 마이너스로 변화했는지의 여부를 검출하는 제1 비교기와, 상기 제1 비교기의 출력 신호를 트리거로 하여 신호를 생성하는 제1 신호 생성 회로와, 상기 자기 신호의 진폭이 마이너스에서 플러스로 변화했는지의 여부를 검출하는 제2 비교기와, 상기 제2 비교기의 출력 신호를 트리거로 하여 신호를 생성하는 제2 신호 생성 회로와, 상기 제1 신호 생성 회로의 출력 신호와 상기 제2 신호 생성 회로의 출력 신호를 상기 제로 크로스점을 나타내는 제로 크로스 검출 신호로서 상기 클록 신호 생성 회로에 출력하는 출력 회로를 포함하는 것을 특징으로 하는 패터닝된 매체의 클록 추출 회로.
  10. 제7항 또는 제9항에 있어서, 상기 클록 신호 생성 회로는 적어도 전압 제어 발진기와 분주기와 위상 비교기를 포함하는 PLL 회로이며, 상기 위상 비교기는 상기 제로 레벨 검출 신호 또는 상기 제로 크로스 검출 신호와 상기 클록 신호의 위상차에 따른 제어 전압을 상기 전압 제어 발진기에 공급하여 상기 클록 신호를 상기 제로 레벨 검출 신호 또는 상기 제로 크로스 검출 신호에 동기시키는 것을 특징으로 하는 패터닝된 매체의 클록 추출 회로.
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