KR20080026569A - 시간 의존적 이미지 데이터를 검출하기 위한 광 어레이 - Google Patents

Abstract

광 어레이는 일차원 또는 이차원의 셀들(10)의 어레이를 포함하는데, 각각의 셀(10)은 셀(10)에서의 빛 세기에 따라 센서 신호를 생성하는 광센서(D, T1-T4)를 갖고, 제1 커패시터(C1)가 전류의 시간 도함수에 의해 충전되고, 하나 이상의 임계치 검출기(T9-T11; T12-T14)는 상기 제1 커패시터(C1)의 전압이 임계값을 초과하는 경우를 검출하고 해당 경우 출력 신호를 생성하고, 방전 장치(T7)는 상기 출력 신호의 발생 이후에 제1 커패시터를 방전시킨다. 이러한 셀은 인입 빛 세기가 변하는 경우에만 이벤트를 생성하고, 이는 광 어레이로부터 처리될 데이터량을 감소시킨다.

Description

시간 의존적 이미지 데이터를 검출하기 위한 광 어레이 {PHOTOARRAY FOR DETECTING TIME­DEPENDENT IMAGE DATA}

본 발명은 시간 의존적 이미지 데이터를 검출하기 위한 광 어레이, 즉 감광 엘리먼트들의 어레이에 관한 것으로, 상기 광 어레이는 셀들의 어레이를 포함하고, 각각의 셀은 상기 셀에서의 빛 세기에 따라 신호를 생성하는 광센서를 갖는다.

US 2003/0015647에 개시된 바와 같이, 광 어레이를 사용하는 실시간 인공 시각은 통상적으로 어레이가 샘플링된 프레임 속도로 제한된다. 다른 한편으로, 이러한 광 어레이들은 강력하면서 값비싼 후속 처리를 필요로 하는 많은 양의 중복 데이터를 생성한다.

본 발명에 의해 해결될 문제는 실시간 인공 시각에 더욱 적합한 광 어레이를 제공하는 것이다. 상기 문제는 청구항 1의 광 어레이에 의해 해결된다.

따라서, 본 발명의 광 어레이는 직사각형 경계들을 가질 수도 있고 갖지 않을 수도 있는 위상적으로 일차원이거나 이차원의 셀들의 어레이를 포함하고, 각각의 셀은 각각의 셀에서의 빛 세기에 따라 센서 신호를 생성하는 광센서를 갖고, 제1 커패시터는 상기 센서 신호의 시간 도함수에 비례하는 전류에 의해 충전되고, 하나 이상의 임계치 검출기는 상기 제1 커패시터의 전압이 임계값을 초과하는 것을 검출하고 만약 초과하면 출력 신호를 생성하고, 방전 장치는 상기 출력 신호의 발생 이후에 제1 커패시터를 방전한다.

즉, 제1 커패시터를 (임계값에 의해 정의된) 소정 충전량으로 충전(또는 방전)하는 것은 출력 신호 형태의 이벤트를 생성한다. 디지털화의 상기 방법은 광 어레이에 특히 적합한데, 그 이유는 매우 단순한 방식으로 각각의 소스, 즉 셀에서의 데이터량을 감소시킬 수 있도록 하기 때문이다. 어레이 외부로의 데이터 전송은 인입 빛 세기가 변하는 경우에만 발생한다. 따라서, 처리될 데이터량이 급격히 감소하고, 광 어레이는 종래 장치보다 고속으로 정보를 전달할 수 있다.

방전 장치는 이벤트 발생 이후 커패시터를 리셋하기 위해 사용된다.

광 어레이는 모든 셀들로부터 출력 신호들을 수집하는 신호 수집기를 더 포함할 수 있다.

유용하게도, 소정 셀로부터의 출력 신호의 수신에 따라, 신호 수집기는 제1 커패시터를 방전하기 위한 리셋 신호를 생성하기 위하여 소정 셀의 리셋 신호 생성기를 제어한다. 이는 신호 수집기가 셀들의 파이어링 속도(firing rate)를 제어할 수 있도록 한다.

각각의 셀은 제1 커패시터와 직렬인 제2 커패시터를 더 포함한다. 반전 증폭기의 입출력 및 제2 커패시터 사이에 배열된 제1 커패시터는 광센서 및 증폭기의 입력 사이에 배열된다. 두 개의 커패시터들과 증폭기는 스위칭된 커패시터 증폭기를 형성한다. 유용하게도, 제2 커패시터는 제1 커패시터보다 훨씬 크고(예를 들면, 몇 배 더 크고), 이는 높은 증폭기 이득을 획득할 수 있도록 한다. 커패시터들의 용량 사이의 비율이 증폭기의 폐쇄 루프 이득을 한정하므로 그리고 커패시터들이 칩 상에서 높은 정확도로 제조될 수 있으므로, 상기 기법은 셀들 내 다른 엘리먼트들의 특성들이 제조 과정 중 허용치들로 인해 상이할지라도 광 어레이의 모든 셀들이 매우 유사한 반응을 갖도록 허용한다.

유용하게도, 광센서로부터의 신호는 소정 셀에서의 인입 빛 세기의 로그에 비례적이고, 이는 넓은 동적 범위에 대한 신호들의 검출을 가능하게 하고 절대 조도에 대한 종속성을 제거한다.

본 발명은 더욱 잘 이해될 것이고, 상기 전술된 것 이외의 다른 목적들이 종속항들 및 그에 대한 하기의 상세한 설명을 고려할 때 명백하게 될 것이다. 이러한 기술은 개략적인 도면들을 참조하여 이루어진다.

도 1은 본 발명에 따른 광 어레이의 개별 셀에 대한 회로도,

도 2는 도 1의 광 어레이의 일부에 대한 회로 블록도, 및

도 3은 도 1의 셀에서 신호들 중 일부에 대한 시간에 따른 도면.

상기 언급된 바와 같이, 본 발명의 광 어레이는 다수의, 유용하게도 동일한 셀들을 포함하고, 각각의 셀은 센서 신호를 생성하는 광센서 및 상기 센서 신호를 처리하기 위한 회로를 갖는다.

이러한 셀의 가능 실시예가 도 1에 도시된다.

셀의 입력 측에서, 셀은 인입 빛 세기(I)에 비례적인 광전류를 생성하는 광다이오드(D)를 포함한다.

광센서는 실질상 로그 응답을 갖는 증폭기를 형성하는 네 개의 트랜지스터들(T1, T2, T3, T4)을 더 포함하고, 지점(P1)에서의 로그(I)에 선형으로 관련된 전압을 갖는 센서 신호를 생성한다, 즉 지점(P1)에서의 전압(V)은 상수 값 k 및 const를 갖는 V = const + kㆍlog(I)이다. 유사한 회로가 예를 들어 US 5 376 813에 공지되어 있는데, 상기 문헌은 참조에 의해 본 명세서에 통합된다.

피드백 장치는 가상 접지에서의 광다이오드 전압을 활성적으로 클램핑함으로써 회로의 응답 시간에 대한 속도를 높여 결과적으로 광전류의 변화가 광다이오드 커패시턴스를 소량으로 충전 또는 방전하는 것만 필요로 하게 되는 추가의 장점을 갖는다.

도 1의 실시예에서, 모든 셀들의 광다이오드들(D)을 통과하는 전류가 전류 합산기(1)에서 합산되고, 상기 합의 로그에 비례적인 전압이 트랜지스터(T3)의 게이트에 공급되는데, 이는 낮은 세기에서의 증폭기의 전력 소모를 감소시킨다. 상기 기법은 US 2004/0067876에 개시되어 있으며, 참조에 의해 본 명세서에 통합된다.

지점(P1)으로부터의 전압이 동일한 극성의 트랜지스터(T5b)와 직렬인 트랜지스터(T5a)의 게이트에 공급된다. 트랜지스터(T5b)의 게이트 전압은 고정 전위이다. 트랜지스터들(T5a, T5b)은 근사-단위-이득(near-unity-gain) 소스 추종자 전압 버퍼를 형성한다. 트랜지스터들 사이의 출력(P2)에서의 전압이 다시 로그(I)에 선형으로 관련된다. 전압 버퍼의 목적은 두 개의 단들을 격리함으로써, 피드백 및 가능한 불안정성을 감소시키는 것이다.

출력(P2)으로부터의 전압이 직렬인 두 개의 트랜지스터들(T6, T8), 제1 커패시터(C1), 제2 커패시터(C2) 및 트랜지스터(T7)에 의해 형성된 스위칭된 커패시터 증폭기에 공급된다. 트랜지스터(T7)는 제1 커패시터(C1)를 방전하기 위한 방전 장치로서 동작한다. 트랜지스터(T6)는 트랜지스터들(T6, T8) 사이에 위치된 증폭기 출력(P3)을 갖는 반전 증폭기이다. 제1 커패시터(C1)는 증폭기 출력(P3)과 상기 반전 증폭기의 입력(즉, 트랜지스터(T6)의 게이트) 사이에 배열된다, 즉 증폭기는 제1 커패시터(C1)의 전압을 조정함으로써 트랜지스터(T6)의 게이트에서의 전압이 일정하도록 유지하려고 노력할 것이다. 제2 트랜지스터(T8)의 게이트에서의 전압은 소정의 고정 전위 "diff"이다. 트랜지스터(T8)는 증폭기 입력 트랜지스터(T6)를 위한 바이어스 전류를 싱크한다. 트랜지스터(T8)는 또한 부분적으로 증폭기의 출력 저항을 결정한다. T6 및 T8로부터 형성된 반전 증폭기는 커패시터 값들의 비율 C2/C1보다 실질상 더 큰 전압 이득을 갖도록 설계된다.

스위칭된 커패시터 증폭기의 동작은 하기와 같다 : 트랜지스터 스위치(T7)를 통해 출력 노드(P3)에 대하여 쇼트시켜 커패시터(C1)를 방전시킴으로써 증폭기가 리셋된 이후, 증폭기 출력(P3)에서의 전압은 트랜지스터(T6)의 게이트에서의 전압과 동일하다. 상기 전압은 트랜지스터(T8)에 의해 싱크된 바이어스 전류에 의해 결정된다. 트랜지스터 스위치(T7)를 턴-오프(상기 스위치를 개방)하는 것은 스위칭된 커패시터 증폭기가 활성 증폭 조건에 있도록 한다. T8 및 T9에 의해 형성된 반전 증폭기가 커패시터 비율 C2/C1보다 실질상 더 큰 개방 루프 이득을 가질 경우, 스위칭된 커패시터 증폭기의 폐쇄 루프 이득이 앞서 언급한 이유로 유용하게도 균등하게 높게 설정된 비율 C2/C1(예를 들면, C2/C1 = 10)에 의해 주어진다. 트랜지스터(T6)의 게이트에 대한 P3로부터의 피드백은 T6의 게이트가 상수 전압 - 가상 접지에 근접하도록 유지한다. 그러므로, 커패시터(C2)로 흐르는 전류는 또한 커패시터(C1) 외부로 흘러야 한다. 상기 전류는 P2에서의 전압의 변화 속도에 비례적이다, 즉 d/(log(I))/dt에 비례적이다. 출력(P3)에 나타나는 전압은 입력(P2)에서의 변화 곱하기 폐쇄 루프 이득 C2/C1에 비례적이다.

증폭기 출력(P3)의 전압이 두 개의 임계치 검출기들에 공급된다. 상기 임계치 검출기들 중 제1 검출기는 트랜지스터(T9)로 구성된 제1 트랜지스터 어셈블리와 병렬로 배열된 두 개의 트랜지스터들(T10, T11)로 구성된 제2 트랜지스터 어셈블리로 구성되어 있다. 제1 트랜지스터 어셈블리의 트랜지스터(T9)는 트랜지스터(T6)와 동일한 극성, 기하구조 및 크기를 갖는다. 제2 트랜지스터 어셈블리의 트랜지스터들(T10, T11)은 트랜지스터(T8)와 동일한 극성, 기하구조 및 크기를 갖고, 그들은 병렬로 연결된다, 즉 상기 트랜지스터들(T10, T11)은 그들의 드레인들, 소스들 및 게이트들이 상호 묶여 있다. 트랜지스터(T9)의 드레인-소스 채널은 트랜지스터들(T10, T11)의 드레인-소스 채널들과 직렬이다. 트랜지스터들(T10, T11)의 게이트들은 전위 "diff"와 실질상 동일한 고정 전위 "on"에 연결된다. 제1 임계치 검출기의 출력(ON)은 두 개의 트랜지스터 어셈블리들(T9 및 T10, T11) 사이의 지점(P4)에 의해 형성된다.

설명을 위해, 각자의 상대적 값들이 실제 임계치들을 결정함이 명백하게 될지라도, 전위들 "diff", "on", 및 "off"가 동일한 조건을 고려해보자.

제1 임계치 검출기는 하기와 같이 동작한다 : 제1 커패시터(C1)를 방전시킨 후, 증폭기 출력(P3)과 그에 따라 트랜지스터(T9)의 게이트 전압이 트랜지스터(T6)의 게이트와 동일한 전위가 된다. 병렬 트랜지스터들(T10, T11)이 개별 트랜지스터(T8)의 전류보다 두 배 싱크할 수 있으므로, 전압(ON)은 접지에 근접하고 트랜지스터(T9)가 포화된다.

지점(P2)에서의 전압이 상승하는 경우, 커패시터들(C1, C2)이 충전되고 증폭기 출력(P3)에서의 전압은 떨어진다. 일단 증폭기 출력(P3)에서의 전압이 소정 하부 임계 전압 미만이 되면, 트랜지스터(T9)는 트랜지스터들(T10, T11)보다 더 많은 전류를 소싱할 수 있게 되고, 트랜지스터들(T10, T11)은 포화되고, 지점(P4)에서의 전압이 양의 공급에 근접하게 상응한다, 즉 출력 신호(ON)가 논리 1이 된다. 하기에 기술되는 바와 같이, 출력 신호(ON)는 신호 수집기에 공급되고, 상기 신호 수집기는 제1 커패시터(C1)를 방전하기 위해 트랜지스터(T7)의 게이트에서 최종적으로 리셋 신호를 생성할 것이다. 증폭기 출력(P3)에서의 전압이 자신의 원래 값으로 돌아가고 출력 신호(ON)는 0으로 되돌아간다. 주기가 다시 재시작할 수 있다.

제2 임계치 검출기는 제1 임계치 검출기와 마찬가지로 두 개의 트랜지스터 어셈블리들로 구성된다. 그러나, 이 경우, 제1 트랜지스터 어셈블리는 두 개의 병렬 트랜지스터들(T12, T13)로 구성되고, 반면에 제2 트랜지스터 어셈블리는 단일 트랜지스터(T14)로 구성된다. 트랜지스터들(T12, T13)은 트랜지스터(T6)와 동일한 극성, 크기 및 기하구조를 갖고, 반면에 트랜지스터(T14)는 트랜지스터(T8)와 동일한 극성, 크기 및 기하구조를 갖는다. 제2 임계치 검출기의 출력(OFF)은 트랜지스터 어셈블리(T12, T13) 및 트랜지스터 어셈블리(T14) 사이의 지점(P5)에 의해 형성된다.

제2 임계치 검출기의 동작은 제1 임계치 검출기의 하나와 유사하다. 그러나, 커패시터(C1)를 방전시킨 후, 트랜지스터(T14)는 포화될 것이고 신호(OFF)가 논리 1이 될 것이다. 지점(P2)에서의 전압이 떨어지기 시작하면, 증폭기 출력(P3)에서의 전압은 소정 상부 임계치 전압에 도달하기 전까지 커패시터(C1)에 축적된 전하에 따라 상승하기 시작할 것이고, 트랜지스터들(T12, T13)이 포화되기 시작하는 곳에서는 지점(P5)에서의 전압이 떨어지기 시작하고 출력 신호(OFF)는 논리 0이 된다. 출력 신호(OFF)는 다시 신호 수집기에 공급되고, 상기 신호 수집기는 제1 커패시터(C1)를 방전하기 위해 트랜지스터(T7)의 게이트에서 리셋 신호를 최종적으로 생성할 것이다.

바람직한 실시예는 병렬로 연결된 두 개의 트랜지스터들로 구성된 트랜지스터 어셈블리들(T10, T11 및 T12, T13)을 사용하는데, 그 이유는 상기 "단위 트랜지스터들"의 사용이 처리 변동들에 대하여 더욱 잘 제어되어 명목상 동일한 제어 신호들 "diff", "on" 및 "off"의 사용을 허용하는 임계치들을 유도하기 때문이다. 그러나, 상기 트랜지스터 어셈블리들이 "on" 및 "off"가 제어될 수 있는 한 단일 트랜지스터들에 의해 각각 교체될 수 있다는 것은 명백하다.

상기로부터, 도 1에 도시된 회로가 두 개의 출력 신호들(ON, OFF)을 생성하 는 것이 명백해진다. 신호(ON)는 제1 커패시터(C1)의 전압이 소정의 양의 제1 임계값 위로 상승하는 경우에 발행되고, 반면에 신호(OFF)는 제1 커패시터(C1)의 전압이 소정의 음의 제2 임계값 미만으로 떨어지는 경우에 발행된다. 일단 출력 신호(ON 또는 OFF)가 발행되면, 회로는 리셋 신호를 트랜지스터 스위치(T7)에 공급함으로써 리셋될 수 있다.

하기에서는, 광 어레이에 대한 도 1의 셀의 동작이 도 2를 참조하여 기술된다.

셀들(10)은 일차원 또는 이차원 어레이로 배열될 수 있다. 도 2는 이차원 어레이를 갖는 실시예를 나타내는데, 셀들(10)이 행들 및 열들로 배열된다. 단순화를 위해, 하나의 셀(10)만이 도 2에 도시된다 - 모든 다른 셀들은 동일한 방식으로 배열되며 행 및 열의 교차점에 각각 위치한다.

도면에서 볼 수 있는 바와 같이, 행(i) 및 열(j)에서의 셀(10)의 ON 및 OFF 출력 신호들은 두 개의 트랜지스터들(T20a, T20b)에 공급되고(인버터를 통한 OFF 출력 신호의 반전 이후에, 그럼으로써 제2 임계치 검출기에 의해 생성된 신호의 음의 극성을 고려하여 공급됨), 그들은 행 신호 라인(i)에 대하여 "연결 논리합(wire-ored)"이다. 실제로, 소정 행(i)의 모든 셀들의 출력 신호들이 동일한 행 신호 라인(i)에 대하여 "연결 논리합(wire-ored)"이다. 각각의 행상의 풀업 장치는 행에 있는 어떠한 셀들도 행 라인을 낮게 풀(pull)하지 않을 경우에 행 라인을 높게 풀(pull)한다. 행 신호 라인들상의 신호들은 "행 신호들"로 불린다.

모든 행 신호 라인들이 행 결정자(row arbiter)(14)에 제공되는데, 상기 행 결정자(14)는 광 어레이의 신호 수집기의 일부를 형성한다. 일단 행 결정자(14)가 소정 행 신호 라인(i)상의 행 신호를 수신하고 다른 행 신호들이 진행중이지 않으면, 상기 행 결정자(14)는 동일한 행(i)에 귀착되는 행 응답 라인(i) 상에서 행 응답 신호를 발행한다. 하기에 기술되는 바와 같이, 행 응답 신호는 일단 행 결정자(14)가 광 어레이가 다음 차례의 이벤트를 처리하도록 준비되는 것을 결정하는 경우에만 발행된다.

행 응답 신호는 소정 행(i)의 각각의 실에 귀착되는 두 개의 AND 게이트들(16, 18)에 공급된다. 제1 AND 게이트 16 AND들은 행 응답 신호와 반전된 OFF 출력 신호이고, 제2 AND 게이트 18 AND들은 행 응답 신호와 ON 출력 신호이다. 따라서, AND 게이트들(16, 18)은 셀이 현재 행 신호를 발행중이고 행 응답 신호를 수신한 경우에만 신호들을 생성한다. AND 게이트들(16, 18)로부터의 신호들은 트랜지스터들(T21, T22)을 통과해 소정 열의 열 신호들 모두에 "연결 논리합(wire-or)"를 다시 허용하는 열(j)에 귀착되는 열 신호 ON 라인(j) 및 열 신호 OFF 라인(j)에 공급된다.

모든 열 신호 OFF 라인들 및 열 신호 ON 라인들은 열 결정자(column arbiter)(20)에 입력하고, 상기 열 결정자(20)는 광 어레이의 신호 수집기의 일부를 형성한다. 일단 열 결정자(20)가 소정 열 신호 ON 라인(j) 또는 열 신호 OFF 라인(j) 상의 열 신호를 수신하면, 상기 열 결정자(20)는 각각 동일한 열(j)에 귀착되는 열 응답 ON 라인(j) 또는 열 응답 OFF 라인(j) 상에서 열 응답 신호를 발행한다. 하기에 기술되는 바와 같이, 열 응답 신호는 일단 열 결정자(20)가 광 어레 이가 다음 차례의 이벤트를 처리하도록 준비되는 것을 인지하는 경우에만 발행된다.

열 응답 OFF 라인 및 열 응답 ON 라인으로부터의 신호들은 공통 열 응답 라인(j) 상에서 열 응답 신호를 생성하기 위해 OR 게이트(22)에 공급된다. 각각의 셀에서, 상응하는 행 및 열의 행 응답 라인 및 열 응답 라인으로부터의 신호들은 AND 게이트(24)에 공급되고, 그곳으로부터 트랜지스터(T7)에 공급될 리셋 신호를 생성하기 위해 펄스 생성기(26)에 공급된다.

따라서, 제1 커패시터(C1)는 행 및 열 결정자들 모두가 상응하는 셀의 행 및 열 응답 라인들 상에서 행 및 열 응답 신호를 생성하자마자 방전된다. 제1 커패시터(C1)를 방전하는 것은 셀(10)의 출력 신호들 ON 및 OFF가 그들의 비활성 상태로 진행하도록 강요할 것이다.

펄스 생성기(26)는 불응기로 불리는 제어 가능 기간의 펄스를 생성한다. 불응기 동안에, 스위칭된 커패시터 증폭기가 리셋으로 유지된다. 불응기의 제어가능성 목적은 각각의 셀의 출력 신호들 ON 및 OFF의 파이어링 속도(firing rate)를 제한함으로써, 고장의 경우이든 또는 매우 신속하게 변하는 입력 신호의 경우이든 단일 셀이 단일 수집기에 과부하를 거는 것을 금지하는 것이다.

광 어레이의 신호 수집기는 광 어레이의 모든 열 응답 OFF 라인들 및 열 응답 ON 라인들뿐만 아니라 모든 행 응답 라인들에 연결된 입력들(r, c)을 갖는 인코더(28)를 더 포함한다. 일단 행 결정자(14) 및 열 결정자(20)가 소정 셀로부터의 이벤트에 응답하면, 인코더(28)는 행 및 열 응답 라인들의 상태로부터 상기 셀의 주소를 결정할 수 있는데, 그 이유는 소정 셀에 소속된 것만이 각자의 활성 상태일 것이기 때문이다. 인코더(28)는 또한 이벤트를 생성하는 신호가 ON 또는 OFF 신호였는지를 결정할 수 있다. 상응하는 주소 및 상태(ON 또는 OFF) 정보가 외부 수신자에 의해 접근될 버퍼(30)에 "이벤트"로서 공급된다. 이벤트가 버퍼(30)로부터 수집된 이후, 버퍼(30)는 행 결정자(14) 및 열 결정자(20)에게 자신이 다음 차례의 이벤트를 저장할 준비가 됨을 알린다. 열 결정자(20)는 자신의 열 응답 신호를 떨어뜨리고 행 결정자(14)는 다음 차례의 행 신호를 응답할 준비를 한다.

상기에서 볼 수 있는 바와 같이, 광 어레이는 자신의 모든 픽셀들로부터 ON 및 OFF 이벤트들을 생성할 수 있다. 상기 이벤트들의 속도는 빛 신호의 변화 속도에 종속적이다. 각각의 픽셀을 위한 ON 및 OFF 이벤트들을 이용하여, 소정 픽셀에서의 입력 신호를 재구성하는 것이 가능하다. 이것이 도 3에 도시되어 있는데, 여기서 상부 그래프는 입력 신호(I), 시간 도함수(d/dt), 제1 커패시터(C1)의 전압을 나타내고, ON 및 OFF 이벤트들이 원들로 지시된다. 도 3의 하부 그래프는 입력 신호 및 재구성된 입력 신호를 나타내는데, 상기 재구성된 입력 신호는 각각의 ON 이벤트에서의 소정 세기를 더함으로써 그리고 각각의 OFF 이벤트에서의 소정 세기를 빼기함으로써 계산된다.

지금까지 기술된 실시예에서는, 행당 하나의 행 신호 라인과 열당 두 개의 열 신호 라인들이 존재했다. 두 개의 열 신호 라인들이 신호의 극성(ON 또는 OFF)을 인코딩하기 위해 요구되었다. 대안적으로, 극성을 인코딩하기 위해 두 개의 행 신호 라인들과 단지 하나의 열 신호 라인들이 존재할 수도 있다.

유사하게, 둘 다가 아니라 ON 또는 OFF 출력 신호만이 광 어레이의 신호 수집기에 의해 수집될 경우, 행당 단지 하나의 행 신호 라인과 열당 단지 하나의 열 신호 라인이 요구될 수도 있다. 그러나, 이 경우, 결정자들에 전달되지 않는 신호를 생성한 이후에 커패시터(C1)를 방전하기 위한 리셋 신호를 생성하기 위해 다른 조치들이 취해져야 한다. 예를 들면, ON 출력 신호들만이 결정자들에 공급되는 경우, OFF 출력 신호는 셀을 리셋하기 위해 트랜지스터(T7)에 직접적으로 그리고 국부적으로 다시 공급될 수 있다.

본 발명의 현재 바람직한 실시예들이 도시 및 기술되었으나, 본 발명이 이에 제한되지 않으며 하기의 청구항 범위 내에서 다양하게 실시되고 구현될 수 있음은 자명하다.

Claims (14)

1. 셀들(10)의 어레이를 포함하는 시간 의존적 이미지 데이터를 검출하기 위한 광 어레이로서,

   상기 각각의 셀(10)은,

   상기 셀(10)에서의 빛 세기에 따른 센서 신호를 생성하는 광센서(D, T1-T4),

   상기 센서 신호의 시간 도함수에 비례하는 전류에 의해 충전되는 제1 커패시터(C1),

   상기 제1 커패시터(C1)의 전압이 임계값을 초과하는 경우를 검출하고 만약 초과하면 출력 신호(ON, OFF)를 생성하는 하나 이상의 임계치 검출기(T9-T11, T12-T14), 및

   상기 출력 신호(ON, OFF)의 발생 이후에 상기 제1 커패시터(C1)를 방전하기 위한 방전 장치(T7)를 포함하는,

   광 어레이.
2. 제 1 항에 있어서,

   각각의 셀(10)은 상기 제1 커패시터(C1)와 직렬인 제2 커패시터(C2)를 더 포함하고, 반전 증폭기(T6)의 입출력과 상기 제2 커패시터(C2) 사이에 배열된 상기 제1 커패시터(C1)는 상기 광센서(D, T1-T4)와 상기 입력 사이에 배열되는,

   광 어레이.
3. 제 2 항에 있어서,

   상기 제2 커패시터(C2)는 상기 제1 커패시터(C1)보다 훨씬 더 커다란,

   광 어레이.
4. 제 2 항 또는 제 3 항에 있어서,

   상기 반전 증폭기(T6)는 증폭기 출력(P3)과 제1 트랜지스터(T6)의 게이트 사이에 배열된 상기 제1 커패시터(C)를 갖는 상기 제1 트랜지스터(T6)에 의해 형성되고, 상기 제1 트랜지스터(T6)의 드레인 소스 채널은 반대 극성의 제2 트랜지스터(T8)와 직렬이고, 상기 제2 트랜지스터(T8)의 게이트가 한정된 전위에 인가되는,

   광 어레이.
5. 제 4 항에 있어서,

   상기 임계치 검출기(T9-T11, T12-T14)는 제2 트랜지스터 어셈블리(T10, T11; T14)와 직렬인 제1 트랜지스터 어셈블리(T9; T12, T13)를 포함하고,

   하나 이상의 트랜지스터 어셈블리가 하나 이상의 트랜지스터(T9; T12, T13)를 포함하고, 하나 이상의 트랜지스터 어셈블리가 둘 이상의 트랜지스터들(T10, T11; T14)을 포함하고,

   제1 트랜지스터 어셈블리의 트랜지스터들(T9; T12, T13)은 제1 트랜지스터(T6)와 동일한 극성, 기하구조 및 크기를 갖고, 제2 트랜지스터 어셈블리의 트랜 지스터들(T10, T11; T14)은 제2 트랜지스터(T8)와 동일한 극성, 기하구조 및 크기를 갖고,

   증폭기 출력(P3)은 제1 트랜지스터 어셈블리의 트랜지스터들(T9; T12, T13)의 게이트 또는 게이트들에 연결되고, 및

   상기 출력 신호(ON, OFF)는 상기 제1 어셈블리 및 제2 어셈블리 사이의 지점(P4, P5)에서 생성되는,

   광 어레이.
6. 제 5 항에 있어서,

   상기 제2 어셈블리(10, T11; T14)의 상기 트랜지스터(들)의 게이트 또는 게이트들은 제2 트랜지스터(T8)의 게이트와 실질상 동일한 전압인,

   광 어레이.
7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,

   상기 셀들(10)의 어레이는 셀들(10)의 2차원 어레이인,

   광 어레이.
8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,

   상기 출력 신호들(ON, OFF)을 모든 상기 셀들(10)로부터 수집하는 신호 수집기(14, 20, 28, 30)를 더 포함하는,

   광 어레이.
9. 제 8 항에 있어서,

   리셋 신호 생성기들(24, 26)을 더 포함하고,

   각각의 리셋 신호 생성기(24, 26)는 상기 셀들(10) 중의 하나의 방전 장치(T7)를 트리거링하기 위해 연결되고,

   상기 출력 신호들(ON, OFF)은 상기 신호 수집기에 제공되고, 소정 셀(10)로부터의 출력 신호(ON, OFF)의 수신에 따라 상기 신호 수집기는 상기 소정 셀(10)의 방전 장치(T7)를 트리거링하기 위해 상기 소정 셀(10)의 상기 리셋 신호 생성기(24, 26)를 제어하는,

   광 어레이.
10. 제 9 항에 있어서,

    상기 셀들(10)의 어레이는 셀들(10)의 2차원 어레이이고, 상기 셀들(10)은 행들과 열들로 배열되고,

    상기 광 어레이는,

    행별 하나 또는 두 개의 행 신호 라인들 - 각각의 행의 셀들(10)의 출력 신호들(ON, OFF)은 행 신호들로서 상기 행 신호 라인에 결합됨 -,

    상기 행 신호 라인들에 연결되어 상기 출력 신호들(ON, OFF)을 검출하는 행 결정자(14),

    행별 하나의 행 응답 라인 - 상기 행 결정자(14)는 행의 행 신호 라인 상에서의 출력 신호(ON, OFF)의 수신에 따라 상기 행 응답 라인 상에서 행 응답 신호를 생성함 -,

    열별 하나 또는 두 개의 열 신호 라인들 - 각각의 셀(10)은 각자의 행 신호 라인 상에서 행 신호를 생산하는 경우 각자의 열 신호 라인에서 열 신호를 생성하고 각자의 행 응답 라인 상에서 행 응답 신호를 획득함 -,

    상기 열 신호 라인들에 연결되어 상기 열 신호들을 검출하는 열 결정자(20), 및

    열별 하나의 열 응답 라인 - 상기 열 결정자(20)는 열의 열 신호 라인 상에서의 열 신호의 수신에 따라 열 응답 신호를 생성함 - 을 포함하고,

    각각의 셀(10)의 상기 리셋 신호 생성기(24, 26)는 행 응답 신호 및 열 응답 신호의 존재시 상기 방전 장치(T7)를 트리거링하기 위해 각자의 셀(10)의 상기 행 응답 라인 및 상기 열 응답 라인에 연결되는,

    광 어레이.
11. 제 10 항에 있어서,

    출력 신호(ON; OFF)를 생성하는 셀(10)의 주소를 계산하기 위해 상기 열 응답 신호 라인들 및 행 응답 신호 라인들에 연결된 인코더(28)를 더 포함하는,

    광 어레이.
12. 제 10 항 또는 제 11 항에 있어서,

    상기 행 응답 라인들 및 상기 열 응답 라인들은 각각 각자의 행 또는 열로 모든 셀들(10)로부터의 신호들을 운반하는 연결 논리합(wired-or) 라인들인,

    광 어레이.
13. 제 1 항 내지 제 12 항 중 어느 한 항에 있어서,

    상기 센서 신호는 상기 셀(10)에서의 빛 세기의 로그에 비례적인,

    광 어레이.
14. 제 1 항 내지 제 13 항 중 어느 한 항에 있어서,

    각각의 셀(10)은,

    상기 제1 커패시터(C1)의 전압이 제1 상부 임계값을 초과하는 경우를 검출하고 만약 초과하면 제1 출력 신호(ON)를 생성하는 제1 임계치 검출기(T9-T11), 및

    상기 제1 커패시터(C1)의 전압이 제2 하부 임계값 미만으로 떨어지는 경우를 검출하고 만약 미만이면 제2 출력 신호(OFF)를 생성하는 제2 임계치 검출기(T12-T14)를 포함하는,

    광 어레이.

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