KR20080012384A - 은닉된 리프레시 레이트 변경을 위한 시스템 및 방법 - Google Patents

은닉된 리프레시 레이트 변경을 위한 시스템 및 방법 Download PDF

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존 슈렉
존 알. 윌포드
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마이크론 테크놀로지, 인크.
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Abstract

동적 메모리 셀들(216D)에 대한 은닉된 리프레시 레이트를 변경하기 위한 시스템(200) 및 방법은 프로세서(202)로부터의 제어 신호(CE*)를 감시하고 제어 신호(CE*)가 어서트된 경우 동적 데이터의 은닉된 리프레시를 제1 리프레시 레이트로 행하는 것을 포함한다. 동적 데이터는 제어 신호가 소정의 지속기간 동안 디어서트된 경우 제2 리프레시 레이트로 리프레시된다. 은닉된 리프레시 제어기(206)는, 동적 메모리 셀들의 어레이의 은닉된 리프레시 동안에 동적 메모리 셀들(216D)의 어레이에 연결된다. 은닉된 리프레시 제어기(206)는 프로세서로부터의 요청을 식별하는 제어 신호를 메모리 디바이스에서 감시하고 제어 신호가 어서트된 경우 제1 리프레시 레이트로 동적 데이터를 리프레시하도록 더 구성된다. 은닉된 리프레시 제어기(206)는 제어 신호(CE*)가 소정의 지속기간 동안 디어서트된 경우 동적 데이터를 제2 리프레시 레이트로 리프레시하도록 더 구성된다.
제1 리프레시 레이트, 제2 리프레시 레이트, 은닉된 리프레시 제어기, 은닉된 리프레시 카운터, 은닉된 리프레시 클럭 발진기

Description

은닉된 리프레시 레이트 변경을 위한 시스템 및 방법{SYSTEM AND METHOD FOR HIDDEN-REFRESH RATE MODIFICATION}
본 발명은 전자 메모리들에 관한 것이고, 더욱 구체적으로는, 휘발성 메모리 구성요소들의 은닉된 리프레시(hidden-refresh)를 행하는 메모리 디바이스들과 방법들에 관한 것이다.
메모리 셀들, 특히 DRAM(dynamic random access memory) 셀들은 누설 전하를 회복하고 따라서 내부의 로직 상태를 유지하기 위해 때때로 리프레시될 필요가 있다. 통상적으로, DRAM 리프레시 과정은 메모리 디바이스의 명령 또는 제어 인터페이스에 적절한 제어 신호를 제공함으로써 메모리 디바이스에 접속된 프로세서 또는 제어기에 의해 개시된다. 보다 최근에는, DRAM들은 소정 형태의 리프레시를 프로세서로부터 은닉한다.
메모리 셀들의 주기적인 리프레시를 필요로 하는 동적 메모리 디바이스와는 반대로, 메모리 셀들의 리프레시를 필요로 하지 않는 정적 메모리 디바이스들 또한 일반적이 되었다. 그러나, SRAM(static random access memory) 디바이스들은 저장된 전하를 유지하기 위해 보다 많은 트랜지스터들과 회로들을 필요로 한다. 그와 관련하여 추가의 회로와 증가된 면적 때문에, 종종 설계 트레이드오프들이 취하여 져 시스템에 대한 적절한 형태의 메모리를 결정한다. 혼성 메모리 디바이스의 한가지 개발 형식은 PSRAM(pseudo static random memory)으로 알려져 있다. 따라서, PSRAM 디바이스는 DRAM 디바이스들과 SRAM 디바이스들 모두의 원하는 특성, 즉, SRAM 디바이스의 간략화된 인터페이스와 집적성을 구비한 저비용 및 대용량의 DRAM 디바이스를 포함한다. PSRAM 디바이스는 더 높은 밀도의 동적 메모리 셀들을 채택함으로써 향상된 메모리 셀 밀도를 제공하지만 또한 내부에 저장된 로직 상태를 결정하는데 충분한 레벨들로 저장된 전하를 유지하기 위해 주기적인 리프레시를 필요로 한다.
이러한 리프레시 요구사항들을 수용하기 위해, PSRAM 디바이스들은 메모리 디바이스 내부에 "은닉된" 리프레시 회로를 포함하고, 따라서 리프레시 과정을 주기적으로 실행하도록 제어기 또는 프로세서를 프로그래밍하는 시스템 설계자의 부담을 덜어준다. PSRAM 디바이스 내의 이러한 은닉된-리프레시 과정은 PSRAM 디바이스 내부에서 주기적으로 행해져야 하며, 필요한 리프레시 동작을 실행하기 위해 PSRAM 디바이스에 전달되는 전력의 상당한 양의 사용을 필요로 한다. 일반적으로 전력 관리는 메모리 디바이스들을 집적하는 시스템에 있어서 매우 중요하기 때문에, 은닉된-리프레시 기법들을 이용하는 메모리 디바이스들을 집적하는 시스템에 있어서 향상된 전력 보존 방법을 제공할 필요가 있다.
예시적 실시예에서, 본 발명은 동적 메모리 셀들에 대한 은닉된-리프레시 레이트를 변경하기 위한 시스템 및 방법에 관한 것이다. 본 발명의 일 실시예는 메모리 디바이스에서 동적 데이터의 은닉된-리프레시 레이트를 변경하기 위한 방법을 포함한다. 프로세서로부터의 요청을 식별하는 제어 신호가 메모리 디바이스에서 감시되고 제어 신호가 어서트된 경우에(asserted), 메모리 디바이스 내의 동적 데이터의 은닉된-리프레시가 제1 리프레시 레이트로 행해진다. 소정의 기간 동안 제어 신호가 디어서트된 경우에, 동적 데이터가 제2 리프레시 레이트로 리프레시된다.
본 발명의 또 다른 실시예에서, 은닉된-리프레시에 대해 구성된 메모리 디바이스를 리프레시하기 위한 방법이 제공된다. 본 방법은 은닉된-리프레시 클럭을 생성하고 리프레시 클럭 신호의 주기들의 양이 제1 리프레시 레이트에 대응하는 카운트(count)와 동일한 경우, 리프레시 펄스를 어서트하는 것을 포함한다. 동적 메모리 셀들의 어레이에 대응하는 어드레스들이 리프레시 펄스에 응답하여 생성된다. 어드레스에 의해 식별된 동적 메모리 셀들의 어레이가 리프레시된다. 메모리 디바이스에 수신된 제어 신호가 소정의 기간 동안 디어서트되는 경우, 리프레시 펄스의 어서팅에 대응하는 카운트가 제2 리프레시 레이트로 변경된다.
본 발명의 추가 실시예에서, 은닉된-리프레시 제어기가 제공된다. 은닉된-리프레시 제어기는 리프레시 클럭을 생성하도록 구성된 은닉된-리프레시 발진기 및 리프레시 클럭의 주기들의 양을 카운트하고, 그 양이 정의된 카운트와 동일한 경우 리프레시 펄스를 어서트하도록 구성된 리프레시 카운터를 포함한다. 은닉된-리프레시 제어기는, 리프레시 펄스에 응답하여 동적 메모리 셀들의 어레이에 대응하는 어드레스들을 생성하도록 구성된 은닉된-리프레시 어드레스 카운터를 더 포함한다. 모드 검출기(mode detector)는, 모드 검출기에 수신된 제어 신호가 소정의 기간 동안 디어서트되는 경우, 동적 메모리 셀들의 어레이의 제1 리프레시 레이트를 제2 리프레시 레이트로 변경하도록 구성된다.
본 발명의 또 다른 실시예에서, 동적 메모리 셀들의 어레이와 은닉된-리프레시 제어기를 포함하는 메모리 디바이스가 제공된다. 은닉된-리프레시 제어기는, 동적 메모리 셀들의 어레이의 은닉된-리프레시 동안에 동적 메모리 셀들의 어레이에 접속한다. 은닉된-리프레시 제어기는 메모리 디바이스에서 프로세서로부터의 요청을 식별하는 제어 신호를 감시하도록 더 구성되고, 제어 신호가 어서트된 경우에 제1 리프레시 레이트로 동적 데이터를 리프레시한다. 은닉된-리프레시 제어기는, 제어 신호가 소정의 기간 동안 디어서트된 경우에 제2 리프레시 레이트로 동적 데이터를 리프레시하도록 더 구성된다.
본 발명의 또 다른 실시예에서, 입력 디바이스, 출력 디바이스, 메모리 디바이스 및 입력, 출력, 메모리 디바이스에 동작가능하도록 접속된 프로세서 디바이스를 포함하는 전자 시스템이 제공된다. 메모리 디바이스는 동적 메모리 셀들의 어레이 및 은닉된-리프레시 제어기를 포함한다. 은닉된-리프레시 제어기는 리프레시 클럭을 생성하도록 구성된 은닉된-리프레시 발진기 및 리프레시 클럭의 주기들의 양을 카운트하고, 그 양이 정의된 카운트와 동일한 경우에 리프레시 펄스를 어서트하도록 구성되는 리프레시 카운터를 포함한다. 은닉된-리프레시 제어기는 리프레시 펄스에 응답하여 동적 메모리 셀들의 어레이에 대응하는 어드레스들을 생성하도록 구성된 은닉된-리프레시 어드레스 카운터를 더 포함한다. 모드 검출기는, 모드 검출기에 수신된 제어 신호가 소정의 기간 동안 디어서트된 경우, 동적 메모리 셀들의 어레이의 제1 리프레시 레이트를 제2 리프레시 레이트로 변경하도록 구성된다.
도면들에서, 본 발명을 수행하기 위한 최상의 모드로 간주되는 것이 도시된다.
도 1은 본 발명의 실시예에 따른, 은닉된-리프레시 방법을 이용하는 메모리 디바이스와 프로세서를 포함하는 시스템의 기능적 블럭도이다.
도 2는 본 발명의 실시예에 따른, 은닉된-리프레시 기법들을 포함하는 메모리 디바이스의 모드 또는 기능적 상태를 판정하기 위한 모드 검출기의 흐름도이다.
도 3은, 본 발명의 실시예에 따른, 메모리 디바이스의 은닉된 리프레시 모드를 설정하기 위한 도 4의 흐름도에 따라 구성된 메모리 디바이스 모드 검출기이다.
도 5는, 본 발명의 또 다른 실시예에 따른, 메모리 디바이스의 은닉된 리프레시 모드를 설정하기 위한 도 6의 흐름도에 따라 구성된 메모리 디바이스 모드 검출기이다.
도 7은, 본 발명의 다른 실시예에 따른, 메모리 디바이스의 은닉된 리프레시 모드를 설정하기 위한 도 8의 흐름도에 따라 구성된 메모리 디바이스 모드 검출기이다.
도 9는, 본 발명의 또 다른 실시예에 따른, 본 명세서에서 기술된 은닉된 리프레시 회로를 구비하여 구성된 메모리 디바이스를 포함하는 전자 시스템의 블럭도 이다.
도 10은 본 발명의 다른 실시예에 따른, 본 명세서에서 기술된 은닉된 리프레시 회로를 구비하여 구성된 메모리 디바이스를 포함하는 반도체 웨이퍼의 도면이다.
<본 발명을 수행하기 위한 최적의 모드(들)>
일반적으로, 이하의 설명과 첨부하는 도면들을 참조하여, 본 발명의 다양한 양태들이 그 구조와 동작 방법을 보이도록 도시된다. 도시된 실시예들의 일반적인 구성요소들은 유사한 참조번호로 지칭된다. 제공되는 도면들은 실제의 구조 또는 방법의 임의의 특정 부분에 대한 실제적인 뷰들(views)을 도시하는 것으로 의미되어선 안되며, 단지 본 발명을 더욱 명확하고 완전히 기술하기 위해 채택된 이상적인 표현들일 뿐이라는 것이 이해되어야만 한다.
도 1은 메모리 디바이스(204)에 연결된 프로세서(202)를 포함하는 시스템(200)의 기능적 블럭도이다. 메모리 디바이스(204)는 리프레시 동작들을 행하고 프로세서(202)와 관련한 메모리 디바이스의 검출된 기능적 상태에 따른 리프레시 레이트를 조정하기 위한 은닉된 리프레시 제어기(206)를 포함한다. 동작시, 은닉된 리프레시 제어기(206)는 메모리 디바이스의 검출된 기능적 상태에 기초하여 조정된 주기로 동적 저장 구성요소들(예를 들어, 메모리 셀들)에 대해 은닉된 리프레시 동작을 개시한다. 조건들이, 연장된 리프레시 주기에서 적당한 데이터 보유에 도움이 되는 경우, 은닉된 리프레시 주기 또는 간격을 변경하여 메모리 디바이스가 더 적은 전력을 소모하도록 하는 것이 가능하다. 본 실시예들이 두개의 메모리 디바이스 기능 모드들, 즉 "활성 모드" 및 "셀프-리프레시 모드(self-refresh mode)"와 관련하여 기술되었으나, 본 발명은 그것에 한정되지 않는다. 본 기술분야의 당업자는 리프레시 레이트들 또는 주기들의 다양한 단계들이 프로세서에서 메모리 디바이스를 액세스하는 주파수, 전력 레벨들, 전력 천이들, 메모리 디바이스 제조 공정 변동들 및 기법들을 포함하는 다양한 요인들 뿐 아니라, 주지되어 있고 본 기술분야의 당업자에 의해 이해될 수 있는 그외의 조건들에 따라서 정의될 수 있음을 이해할 것이다.
한정적이 아닌 예시로서, 도 1의 메모리 디바이스(204)는, 은닉된 리프레시 방법을 이용하는 DRAM으로서 구성된 PSRAM으로서 구성될 수 있다. 본 명세서에서 기술된 예시적인 일 실시예가 PSRAM 디바이스로 도시되는 반면, 본 명세서에서 기술된 일반적인 원리들은 리프레싱 기법을 통해 전하 보충을 필요로하는 메모리 셀들(즉, DRAM들, SRAM들, SLDRAM들 및 RDRAM들을 포함하는 동적 데이터를 저장하는 메모리 셀들)을 포함하는 임의의 메모리 디바이스에 적용할 수 있다. 이하의 설명에서, 본 발명의 다양한 실시예들의 충분한 이해를 제공하기 위해 소정의 상세설명들이 제시될 것이다. 본 기술 분야의 당업자는 본 발명 및 그 다양한 실시예들이 프로그램 실행 회로와 연결된 프로그래밍 방법들을 구비한 회로 및 로직의 대체물을 이용함으로써 실시될 수 있음을 이해할 것이다. 추가적으로, 본 발명의 다양한 실시예들은, 제공된 소정의 상세부분 없이 실행될 수 있다. 또한, 본 발명의 다양한 실시예들에서 불필요하게 모호한 구성요소들을 회피하기 위하여, 주지된 회로 들, 제어 신호들, 타이밍 프로토콜들 및 그외의 소프트웨어 동작들은 본 명세서에서 상세하게 도시되지 않거나, 전체적으로 생략되었다.
시스템(200)은 어드레스 버스 ADDR을 통해 어드레스들을 어드레스 디코드 로직(208)에 인가하는 프로세서(202)를 포함한다. 통상적으로, 어드레스 디코드 로직(208)은 행(row) 어드레스 멀티플렉서(210)와 뱅크 제어 로직(212)에 각각 인가되는 행 어드레스 RA와 뱅크 어드레스 BA를 디코드한다. 행 어드레스 멀티플렉서(210)는 어드레스 디코드 로직(208)으로부터 수신된 행 어드레스 RA 또는 은닉된 리프레시 제어기(206)로부터 수신된 리프레시 행 어드레스 RFRA 중 하나를 복수의 행 어드레스 래치 및 디코더 회로들(214A-D)에 인가한다. 뱅크 제어 로직(212)은 수신된 뱅크 어드레스 BA 또는 은닉된 리프레시 제어기(206)로부터의 리프레시 뱅크 어드레스 RFBA에 대응하는 행 어드레스 래치와 디코더 회로(214A-D)를 활성화하고, 활성화된 행 어드레스 래치 및 디코더 회로는 그 수신되어 디코드된 행 어드레스를 래치한다. 디코드된 행 어드레스들에 응답하여, 활성화된 행 어드레스 래치와 디코더(214A-D)는 다양한 제어 신호들을 대응하는 메모리 뱅크 또는 어레이(216A-D)에 인가함으로써, 디코드된 행 어드레스에 대응하는 메모리 셀들의 행을 활성화한다. 액세스된 행의 메모리 셀들의 데이터는 메모리 뱅크 또는 어레이(216A-D)에 연결된 감지 증폭기들에서 감지되고 저장되며, 또한 전술한 바와 같이, 액세스된 메모리 셀들을 리프레시한다. 마찬가지로 리프레시 과정 동안에, 메모리 디바이스(204)가 메모리 뱅크 또는 어레이(216A-D) 내의 메모리 셀들에 대해 은닉된 리프레시를 행하는 경우, 행 어드레스 멀티플렉서(210)는 리프레시 행 어드 레스 RFRA를 행 어드레스 래치와 디코더들(214A-D)에 인가하고 뱅크 제어 로직(212)은 리프레시 뱅크 어드레스 RFBA를 사용한다.
전술한 바와 같이, 어드레스 디코드 로직(208)은 어드레스 버스 ADDR상에 수신된 어드레스로부터 행과 뱅크 어드레스들 RA, BA 및 열(column) 어드레스 CA를 디코드한다. 어드레스 디코드 로직(208)은 열 어드레스 CA를 열 어드레스 카운터와 래치 회로(218)에 인가하고, 이는 열 어드레스를, 차례로, 래치하고 래치된 열 어드레스를 복수의 열 디코더들(220A-D)에 인가한다. 뱅크 제어 로직(212)은 수신된 뱅크 어드레스 BA에 대응하는 열 디코더(220A-D)를 활성화하고, 활성화된 열 디코더는 카운터 및 래치 회로(218)로부터의 열 어드레스 CA를 디코드한다. 메모리 디바이스(204)의 동작 모드에 따라, 카운터 및 래치 회로(218)는 래치된 열 어드레스를 디코더들(220A-D)에 직접 인가하거나, 어드레스 디코드 로직(208)에 의해 제공된 열 어드레스 CA에서 시작하는 열 어드레스들의 시퀀스를 디코더들에 인가할 수 있다. 카운터 및 래치 회로(218)로부터의 열 어드레스에 응답하여, 활성화된 열 디코더(220A-D)는 디코드 및 제어 신호들을, 액세스되는 어레이(216A-D)에서의 메모리 셀들의 활성화된 행의 디코드된 열 어드레스에 대응하는 메모리 셀들을, 차례로, 액세스하는 I/O 게이팅 및 데이터 마스킹 회로(222)에 인가한다.
판독 동작 동안에 활성화된 메모리 뱅크 또는 어레이(216A-D)로부터 판독될 데이터는 I/O 게이팅 및 마스킹 회로(224)를 통해 판독 래치(224)에 연결될 수 있다. 회로(222)는 N 비트 데이터를 판독 래치(224)에 제공할 수 있고, 이는 다음에 두 개의 N/2 비트 워드들을 멀티플렉서(226)에 인가할 수 있다. 데이터 구동기 회 로(228)는 멀티플렉서(226)로부터 N/2 비트 워드들을 순차적으로 수신하고, 또한 스트로브 신호 발생기(230)로부터 데이터 스트로브 신호 DQS 및 DLL(delayed-lock-loop)로부터의 지연된 클럭 신호 CLKDEL를 수신한다. DQS 신호는 CLK 신호와 동일한 주파수를 갖고, 판독 동작 동안 프로세서(202)에 의해 메모리 디바이스(204)로부터의 데이터를 래칭하는데 사용된다. 지연된 클럭 신호 CLKDEL에 응답하여, 데이터 구동기 회로(228)는 수신된 N/2 비트 워드들을 DDR(dual data rate) 구성에서 CLK 신호의 상승 및 하강 엣지와 동기된 대응하는 데이터 워드들 DQ로서 순차적으로 출력하고, 또한 CLK 신호의 상승 및 하강 엣지와 동기된 상승 및 하강 엣지를 갖는 데이터 스트로브 신호 DQS를 출력한다. 각각의 데이터 워드 DQ와 데이터 스트로브 신호 DQS는, 판독 동작 동안 데이터 스트로브 신호 DQS에 반응하여 DATA 버스상의 각각의 N/2 비트의 DQ 워드를 래치하는 프로세서(202)에 연결된 데이터 버스 DATA를 총체적으로 정의한다.
데이터 기입 동작들 동안에 프로세서(202)는 N/2 비트의 데이터 워드들 DQ, 스트로브 신호 DQS를 데이터 버스 DATA 상에 인가한다. 데이터 수신기 회로(234)는 각각의 DQ 워드를 수신하고 이들을 DQS 신호에 의해 클럭킹되는 입력 레지스터(236)에 인가한다. DDR 예에서, DQS 신호의 상승 엣지에 응답하여, 입력 레지스터(236)는 제1 N/2 비트의 DQ 워드를 래치하고 DQS 신호의 하강 엣지에 응답하여 입력 레지스터는 대응하는 N/2 비트의 DQ 워드를 래치한다. 입력 레지스터(236)는 두 개의 래치된 N/2 비트 DQ 워드들을 N-비트 워드로서 기입 FIFO 및 드라이버 회로(238)에 제공하고, 인가된 DQ 워드를, DQS 신호에 응답하여, 기입 FIFO 및 드라 이버 회로에 클럭킹한다. DQS 워드는 CLK 신호에 응답하여 기입 FIFO 및 드라이버 회로(238)로부터 클럭킹되어 나오고, 다음에 I/O 게이팅 및 마스킹 회로(222)에 인가된다. I/O 게이팅 및 마스킹 회로(222)는 DQ 워드를 활성 메모리 어레이(216A-D)의 액세스된 메모리 셀들로 전송한다. 본 발명은 듀얼 데이터 레이트를 지원하도록 도시되었으나, 다양한 실시예들은 또한 더 낮은 레이트 및 높은 레이트를 의도한다.
제어 로직(240)은 복수의 명령 및 클럭킹 신호들을 제어 버스 CONT를 통해 프로세서(202)로부터 수신하고, 복수의 제어 및 타이밍 신호들을 발생하여 메모리 디바이스(204)의 동작 동안에 다양한 메모리 디바이스 컴포넌트들(206-238)을 제어한다. 명령 신호들은 칩 인에이블 신호 CE*, 기입 인에이블 신호 WE*, 출력 인에이블 신호 OE*, 하위 바이트 인에이블 신호 LB*, 상위 바이트 인에이블 신호 UB*, 클럭 신호 CLK를 포함할 수 있고, 슬립(sleep) 인에이블 신호 ZZ*와 같은 그외의 제어 신호들을 선택적으로 포함할 수 있다. 전술한 신호들 중 하나 이상은, 로우(low)로 어서트된 경우에 신호가 활성인 것을 가리키는 "*"를 갖는 대응하는 상보적인 신호들을 더 포함한다. 인터페이스된 경우, 프로세서(202)는 명령 신호들 CE*, WE*를 판독 또는 기입 동작과 같은 특정 명령에 대응하는 값들로 구동한다. 클럭 신호 CLK에 응답하여, 제어 로직 회로(240)는 인가된 명령을 래치하고 디코드하며, 인가된 명령의 기능을 실행하기 위해 메모리 디바이스의 다양한 컴포넌트들을 제어 하는 일련의 제어 신호를 발생한다. 한정이 아닌 예시로써, 제어 로직 회로(240)는 명령 및 어드레스 신호를 CLK 신호의 포지티브(positive) 엣지에서 래치하는 반면, 입력 레지스터들(236) 및 데이터 구동기 회로들(228)은 데이터 스트로브 신호 DQS의 하나 또는 양쪽 엣지들에 응답하여 메모리 디바이스(204)로 그리고 메모리 디바이스로부터 데이터를 전송할 수 있다. 클럭 신호들 CLK의 양쪽 엣지상에서 데이터 전송이 발생하는 경우, 메모리 디바이스(204)는, 인가된 클럭 신호의 주파수에 대응하는 레이트로 데이터를 전송하는, 종래의 SRAM의 레이트의 두배로 디바이스에 대해 데이터가 전송되는 DDR(double-data-rate)로 지칭될 수 있다.
전술한 바와 같이, PSRAM 메모리 디바이스들은 고 밀도 메모리 저장을 제공하면서 저전력 휴대용 제품들에 일반적으로 응용된다. 메모리 디바이스(204)는, 메모리 뱅크 또는 메모리 어레이(216A-D) 내의 동적 메모리 셀들의 은닉된 리프레시로서 본 명세서에서 일반적으로 명시된 온-칩(on-chip) 리프레시 동작을 행한다. 은닉된 리프레시 제어기(206)에 의해 행해진 은닉된 리프레시 과정은 시스템 메모리 제어기로부터의 어떤 추가적인 지원도 필요로 하지 않는다. 더욱이, 저전력 휴대용 응용들에서는, 은닉된 리프레시 과정 동안에 메모리 디바이스에서의 동작 전력 소모에 대해 특별한 주의가 요구된다. 은닉된 리프레시 제어기(206)는 동적 메모리 구성요소들과 관련된 누설 전류에 기인하여 데이터 로직 상태들이 소실되는 것을 방지하기 위해 메모리 뱅크들 또는 어레이(216A-D) 내에 저장된 데이터를 리프레시해야 할 필요성을 검출한다.
일반적으로, 은닉된 리프레시 제어기(206)는 은닉된 리프레시 클럭 신호 RFCLK를 발생하도록 구성된 은닉된 리프레시 발진기(242)를 포함한다. RFCLK 신호는 리프레시 간격 또는 주기를 결정하는 클럭들의 양을 카운트하기 위해 기준 주파수를 제공한다. 은닉된 리프레시 제어기(206)는 은닉된 리프레시 발진기(242)의 RFCLK 신호에 연결된 은닉된 리프레시 카운터(244)를 더 포함한다. 은닉된 리프레시 카운터(244)는 RFCLK 신호의 사이클(cycle)들의 특정 양을 카운트하여 언제 REFRESH PULSE 신호를 어서트할지를 결정한다. 메모리 뱅크 또는 어레이(216A-D) 내의 저장된 전하를 유지하기 위한 리프레시 주기 또는 레이트가 결정된다. REFRESH PULSE 신호의 주파수는 은닉된 리프레시 카운터(244) 내에 정의된 모드들 각각에 대한 정의된 임계 COUNT의 함수이다. 은닉된 리프레시 제어기(206)는 REFRESH PULSE에 응답하여 리프레시 어드레스들(예를 들어, 리프레시 행 어드레스 RFRA와 리프레시 뱅크 어드레스들 RFBA)을 발생하도록 구성된 은닉된 리프레시 어드레스 카운터(246)를 더 포함한다.
리프레시 카운터(244)는, 메모리 디바이스(204)가 적어도 두 개의 은닉된 리프레시 모드들, 즉, (ⅰ) 메모리 뱅크 또는 어레이(216A-D) 내의 메모리 구성요소들과 프로세서(202) 간에 데이터가 전송되고 있거나, 최근에 전송된 활성 모드 또는 (ⅱ) 메모리 어레이의 메모리 구성요소들과 프로세서(202) 간의 정보 교환의 비활성 기간이 검출되는 셀프 리프레시 모드, 중 하나인지를 판정하는 모드 검출기(248)에 의해 구성 가능하다. 프로세서(202)와 데이터를 적극적으로 교환하는 경우, 메모리 디바이스(204)는 은닉된 리프레시 과정의 활성 모드를 이행하지 않는다. 은닉된 리프레시 과정의 활성 모드는 리프레시 동작의 더욱 빈번한 실행을 제 공하여 전압 범프(bump) 또는 천이들, 어레이를 통해 이동하는 반전(inversions)과 같은 조건들 또는 동적 메모리 셀에서 전하 누설을 야기하는 긴 RAS 로우 조건들(low conditions)에 기인한 데이터 손실을 완화시킨다.
메모리 디바이스(204)를 은닉된 리프레시 동작 모드로 두기 위해, 은닉된 리프레시 카운터(244)는 은닉된 리프레시 동작의 개시를 야기하는 현재의 은닉된 리프레시 모드(예를 들어, 활성 모드 또는 셀프 리프레시 모드)에 대응하는 RFCLK 신호들의 COUNT 양이 달성되었는지를 검출한다. 그에 반응하여, 은닉된 리프레시 제어기(206)는, 메모리 어레이(216A-D)의 메모리 셀들의 각각의 행을 순차적으로 액세스하는 은닉된 리프레시 제어기(206)로부터의 리프레시 행 어드레스 RFRA와 리프레시 뱅크 어드레스 RFBA를 회로들이 이용하도록 하는 뱅크 제어 로직(212)과 행 어드레스 멀티플렉서(210)에 제어 신호들을 인가함으로써 메모리 셀들을 리프레시한다. 은닉된 리프레시 제어기(206)는, 은닉된 리프레시 제어기(206) 내의 모드 검출기(248)에 의해 결정된 메모리 디바이스 기능 모드(예를 들어, 활성 모드 또는 셀프 리프레시 모드)의 함수로서 어레이들(216A-D)의 메모리 셀들이 리프레시되는 리프레시 레이트를 제어한다.
전술한 바와 같이, 은닉된 리프레시 제어기(206)는, 메모리 디바이스(204) 내의 하나 이상의 신호들을 감시하여 다양한 기능 모드들에 유리한 조건들을 결정하는 모드 검출기(248)를 포함한다. 전술한 바와 같이, 시스템(200)의 전력을 보존하는 것이 바람직하고, 따라서, 메모리 어레이(216A-D)의 메모리 셀들의 은닉된 리프레시 레이트가 감소될 수 있고, 여전히 데이터 무결성을 보유할 수 있는 조건 들을 모드 검출기(248)가 결정하는 경우, 모드 검출기(248)는 "활성 모드"의 보다 높거나 보다 빈번한 리프레시 레이트에서 "셀프 리프레시 모드"의 덜 빈번한 리프레시 레이트로의, 은닉된 리프레시 모드의 변화를 신호한다. 모드 검출기(248)가 특정 은닉된 리프레시 모드를 결정하는 경우, 모드 검출기(248)는 REFRESH PULSE 신호를 언제 어서트할지를 결정하기 위해 COUNT의 대응하는 값을 이용하는 은닉된 리프레시 카운터(244)에 MODE 신호를 어서트한다.
동작시, 은닉된 리프레시 카운터(244)로부터 REFRESH PULSE 신호의 발생에 따라, 은닉된 리프레시 제어기(206)는, 리프레시 행 어드레스 RFRA와 리프레시 뱅크 어드레스들 RFBA를 행 어드레스 멀티플렉서(210)과 뱅크 제어 로직(212)이 각각 이용하도록 하는 제어 신호들을 인가한다. 은닉된 리프레시 발진기(242)는 리프레시 행 어드레스들 RFRA과 리프레시 뱅크 어드레스들 RFBA을 차례로 순차적으로 발생하는 은닉된 리프레시 카운터(246)를 클럭킹하기 위해 리프레시 클럭 신호 RFCLK를 인가할 수 있다. 순차적으로 발생된 리프레시 행 어드레스들 RFRA은 멀티플렉서(210)를 통해 인가되고, 리프레시 뱅크 어드레스 RFBA에 대응하는 회로(214A-D)를 활성화하는 뱅크 제어 로직 회로(212)에 의해 활성화된 행 어드레스 래치와 디코더 회로(214A-D)에 의해 래치되고 디코드된다. 은닉된 리프레시 제어기(206)는 소정의 리프레시 뱅크 어드레스 RFBA를 발생하고 다음에 리프레시 행 어드레스들 RFRA를 발생하여 뱅크 어드레스에 대응하는 메모리 어레이(216A-D)의 모든 행들을 순차적으로 활성화하고, 그 다음에 새로운 뱅크 어드레스를 발생하고 새로이 선택된 메모리 어드레스의 각각의 행을 활성화하고, 각각의 메모리 어레이에 대해 계속 한다. 이런 방식으로, 리프레시 제어기(206)는 어레이들(216A-D)의 메모리 셀들의 행들을 순차적으로 활성화함으로써 메모리 셀들을 리프레시한다. 어레이들(216A-D)의 메모리 셀들의 리프레시 레이트는, 리프레시 카운터(244)가 MODE 신호에 의해 은닉된 리프레시 카운터(244)에 전달된 현재의 기능적 리프레시 모드에 대응하는 현재의 정의된 COUNT에 도달하는 레이트에 의해 결정된다.
도 3 - 도 8과 관련하여 도시되는 바와 같이, 모드 검출기(248)는 본 발명의 하나 이상의 실시예들에 따라 구성될 수 있다. 일반적으로, 모드 검출기(248)는 도 2의 흐름도에 따라 기능한다. 도 2에서, 모드 검출기(248)(도 1)는 다양한 신호들을 감시하여 하나의 리프레시 기능 모드가 정의되어야 하는 특정 조건들을 검출한다(302). 모드는, 리프레시 레이트가 더욱 빈번하게 행해지는 활성 모드(312) 또는 시스템(200)(도 1)의 전력을 보존하는데 기여하기 위해 리프레시 레이트가 덜 빈번하게 행해질 수 있는 셀프 리프레시 모드(308) 중 하나로서 식별된다(304). 다양한 모드들을 정의하는 조건들이 연속적으로 감시되어 모드들이 전력을 보존하도록 변화될 수 있거나, 모드들이 데이터 무결성을 유지하도록 변화되어야 하는 경우를 판정한다.
도 3은, 본 발명의 실시예에 따른, 도 4의 흐름도에 따라 기능하는 은닉된 리프레시 모드 검출기의 로직 블럭을 도시한다. 도 3과 도 4를 모두 참조하면, 활성 또는 셀프 리프레시 중 하나의 은닉된 리프레시 모드가, 상태 및 그와 관련된 지속기간을 결정하는 칩 인에이블 CE* 신호와 같은 제어 신호를 분석하는 단계로부 터 결정된다. 본 실시예에서, 칩 인에이블 CE*가 어서트되지 않은채(unasserted) 소정의 지연 이상으로 유지된다면, MODE 신호는, 은닉된 리프레시 지속기간을 연장하거나 늘리는데 유리한 조건들을 가리키는 셀프 리프레시 모드로 메모리 디바이스(204)(도 1)가 구성되어야 함을 나타낼 것이다. 구현 방법으로써, 모드 검출기(320)는, CE* 신호가 지연 구성요소의 출력에 도달할 때까지 CE* 신호를 전파하는 리셋 가능한 지연 구성요소를 포함하는 다양한 방식들로 구성될 수 있는 구성요소(322)를 포함한다. 또 다른 구성에서, 구성요소(322)는 카운트가 임계치와 동일할 때까지 임계치 또는 그외의 값과 카운트를 비교하는 카운터 또는 리셋 가능한 타이머로서 구성될 수 있고 MODE 신호는 결정된 은닉된 리프레시 모드를 지정한다.
도 4는 본 발명의 본 실시예에 따른, 모드를 검출하기 위한 대응하는 흐름도이다. 은닉된 리프레시 모드 검출기(320)(도 3)는 현재의 모드를 평가한다(330). 현재의 모드가 활성이라면, 다음에 칩 인에이블 CE*의 상태가 결정된다(332). 칩 인에이블 CE*이 어서트되면, 메모리 디바이스(204)(도 1)에 대해 진행중인 액세스들이 프로세서(202)(도 1)에 의해 행해짐을 나타낸다. 따라서, 전력 천이들 및 그외의 메모리 어레이 액세스 조건들은 메모리 셀들에 대해 더욱 빈번한 리프레시를 요구하고 MODE는 활성으로 설정되어 유지되고 처리과정은, 기능적 모드를 평가하고 칩 인에이블 CE* 신호와 같이 어서트되지 않은 제어 신호에 의해 지시되는 메모리 디바이스에서의 향후의 임의의 비활동을 평가하는 단계로 되돌아 간다.
모드가 평가되어(330) 셀프 리프레시로 판정되는 경우, 칩 인에이블 CE*의 상태가 결정된다(334). 칩 인에이블 CE*이 어서트되지 않은 채로 유지되면, 메모리 디바이스(204)와 프로세서(202) 간의 진행중이거나 유지된 비활동을 나타낸다. 따라서, 임의의 전력 천이들 및 그 외의 메모리 어레이 액세스 조건들이 줄어들고, MODE가 셀프 리프레시로 설정되어 유지되도록 하는 상주 로직 상태의 보유를 위해 메모리 셀들의 덜 빈번한 리프레시가 적당하게 유지되며, 처리과정은, 예를 들어, 모드를 평가하고, 어서트된 칩 인에이블 CE* 신호에 의해 지시되는 메모리 디바이스에서의 향후의 임의의 비활동을 평가하는 단계로 돌아간다.
어서트된 칩 인에이블 CE* 신호의 판정(334)은 메모리 디바이스(204)에 대한 액세스들이 프로세서(202)에 의해 재개되고 행해짐을 나타낸다. 따라서, 전력 천이들 및 그 외의 메모리 어레이 액세스 조건들은 메모리 셀들의 더욱 빈번한 리프레시를 필요로 할 수 있고, 따라서, MODE는 활성 모드를 나타내도록 설정되고(336) 처리과정은, 모드를 평가하고(330), 예를 들어, 어서트되지 않은 칩 인에이블 CE* 신호에 의해 지시되는 메모리 디바이스에서의 향후의 임의의 비활동을 판정하는 단계(332)로 돌아간다.
모드가 평가되어(330) 활성으로 판정되고 칩 인에이블 CE*의 상태가 어서트되지 않은 것으로 판정된(332) 경우, 다음에 구성요소(322)(도 3)는, 지속기간 타 이머/카운터 또는 그외의 유사한 지속기간 측정 구성요소를 리셋하여 지연 라인을 깨끗하게 함으로써 리셋된다(338). 구성요소(322)의 임계치 또는 지속기간이 달성되었는지 측정된다(340). 임계치가 달성되지 않는 동안, 칩 인에이블 CE* 신호는 계속해서 감시되고(342) 칩 인에이블 CE* 신호가 어서트되지 않은 채 유지되는 동안, 처리과정은 임계치에 대해 타이머/카운터 구성요소(322)를 측정하는 단계(340)로 계속해서 돌아간다. 전술한 바와 같이, 임계치의 달성에 대해 측정하는 동안(340), 칩 인에이블 CE* 신호가 감시된다(342). 칩 인에이블 CE* 신호가 어서트되면, 다음에 MODE가 활성 모드를 나타내도록 설정되며(344), 처리과정은, 모드를 평가하고(330), 예를 들어, 어서트되지 않은 칩 인에이블 CE* 신호에 의해 지시되는 메모리 디바이스에서의 향후의 임의의 비활동을 판정하는 단계(332)로 돌아간다.
구성요소(322)의 임계치 또는 지속기간이 달성되었는지가 측정되고(340) 임계치가 달성된 경우, MODE가 셀프 리프레시 모드를 나타내도록 설정되고(346), 처리과정은, 모드를 평가하고(330) 어서트된 칩 인에이블 CE* 신호에 의해 지시되는 메모리 디바이스에서의 향후의 임의의 활동을 판정하는 단계(340)로 돌아간다.
본 발명은 칩 인에이블 CE* 신호를, 프로세서(202)(도 1)와 메모리 디바이스(204)(도 1)간의 활동 및 비활동의 지시자로서 이용하였으나, 그외의 제어 또는 어드레스 신호들이 프로세서(202)와 메모리 디바이스(204) 간의 상호작용 또는 그 부재를 가리키도록 채택될 수 있다. 그러한 변경들 및 구성들은 본 발명의 실시예들의 범주내에 있는것으로 간주된다.
도 5는 본 발명의 또 다른 실시예에 따른, 도 6의 흐름도에 따라 기능하는 은닉된 리프레시 모드 검출기의 논리 블럭도를 도시한다. 도 5와 도 6을 모두 참조하면, 활성 모드 또는 셀프 리프레시 모드 중 어느 하나의 기능적 리프레시 모드는 펄스 및 펄스의 연속적 발생을 결정하는 REFRESH PULSE를 분석하는 단계로부터 판정된다. 본 실시예에서, 리프레시 펄스 카운터(422)가 REFRESH PULSE 신호의 일련의 연속적인 발생을 검출하면, 다음에 MODE 신호는, 은닉된 리프레시 지속기간을 늘리거나 연장하기에 유리한 조건들을 나타내는 셀프 리프레시 모드로 메모리 디바이스(204)(도 1)가 구성되어야 함을 나타낼 것이다. 구현의 방법으로써, 모드 검출기(420)는, 신호가 리프레시 펄스 카운터(422)의 출력에 도달할 때까지 칩 인에이블 CE* 신호를 전파하도록 클럭킹되는 일련의 리셋 가능한 래치들을 포함하는 다양한 방식으로 구성될 수 있는 리프레시 펄스 카운터(422)를 포함한다.
도 6은 본 발명의 본 실시예에 따른, 모드를 검출하기 위한 대응하는 흐름도이다. 은닉된 리프레시 모드 검출기(420)(도 5)는 현재의 모드를 평가한다(430). 현재의 모드가 활성이라면, 다음에 칩 인에이블 CE* 신호의 상태가 결정된다(432). 칩 인에이블 CE* 신호가 어서트되면, 메모리 디바이스(204)(도 1)에 대해 진행중인 액세스들이 프로세서(202)(도 1)에 의해 행해짐을 나타낸다. 따라서, 전력 천이들 및 그외의 메모리 어레이 액세스 조건들은 메모리 셀들에 대해 더욱 빈번한 리프레 시를 요구할 수 있다. 따라서, MODE는 활성 모드를 나타내도록 설정되어 유지되고 처리과정은 모드를 평가하고 메모리 디바이스에서의 향후의 임의의 비활동을 평가하는 단계로 돌아간다. 메모리 디바이스에서의 비활동은, 리프레시 펄스 카운터(422)의 래치들을 리셋 상태로부터 해제시키는, 어서트되지 않은 칩 인에이블 CE* 신호에 의해 나타내어질 수 있다.
모드가 평가되어(430) 셀프 리프레시로 판정되는 경우, 다음에 칩 인에이블 CE* 신호의 상태가 결정된다(434). 칩 인에이블 CE* 신호가 메모리 디바이스(204)와 프로세서(202) 사이의 진행중인 비활동을 나타내는, 어서트되지 않은 채로 유지된다면, 전력 천이들의 영향 및 그외의 메모리 어레이 액세스 조건들이 줄어들게 되고 메모리 셀들에 대한 덜 빈번한 리프레시는 상주된 로직 상태들을 보유하기에 충분할 수 있다. 따라서, MODE는 셀프 리프레시 모드를 나타내도록 설정되어 유지되며, 처리과정은 모드를 평가하고 어서트된 칩 인에이블 CE* 신호에 의해 나타내는 메모리 디바이스에서의 향후의 임의의 비활동을 평가하는 단계로 돌아간다.
어서트된 칩 인에이블 CE* 신호의 판정(434)은 메모리 디바이스(204)에 대한 액세스들이 프로세서(202)에 의해 재개되고 행해짐을 나타낸다. 따라서, 전력 천이들 및 그외의 메모리 어레이 액세스 조건들은 메모리 셀들에 대해 더욱 빈번한 리프레시를 요구하고, 따라서, MODE는 활성 모드를 나타내도록 설정되고(436) 처리과정은, 모드를 평가하고(430) 예를 들어, 어서트되지 않은 칩 인에이블 CE* 신호에 의해 지시되는 메모리 디바이스에서의 향후의 임의의 비활동을 판정하는 단계(432)로 돌아간다.
모드가 활성으로 판정되고(430) 칩 인에이블 CE*의 상태가 어서트되지 않은 것으로 판정되는 경우(432), 다음에 리프레시 펄스 카운터(422)(도 5)가 리셋으로부터 해제된다(438)(즉, 래치들이 리셋을 유지하고 따라서 신호의 전파를 금지하는 것으로부터 해제됨). 칩 인에이블 CE* 신호가 어서트되지 않으면 리프레시 펄스 카운터(422)(도 5) 내의 일련의 래치들을 통하여 어서트되지 않은 칩 인에이블 CE* 신호의 전파가 발생하고 래치들을 통한 전파의 중단을 야기한다. 칩 인에이블 CE* 신호가 감시되고(440) 칩 인에이블 CE* 신호가 어서트되면, 다음에 MODE는 활성 상태로 유지되고 처리과정은, 모드를 평가하고(430) 어서트되지 않은 칩 인에이블 CE* 신호에 의해 지시되는 메모리 디바이스에서의 향후의 임의의 비활동을 판정하는 단계(432)로 돌아간다. 칩 인에이블 CE* 신호가 어서트되지 않은 채로 유지되면, 다음에 제1 리프레시 펄스의 검출(442)이 행해진다. 제1 리프레시 검출 펄스가 검출되지 않으면, 다음에 처리과정은 MODE가 계속해서 활성 모드를 나타내도록 하는 칩 인에이블 CE* 신호의 어서팅을 감시하는 단계(440)로 돌아가고 처리과정은, 모드를 평가하고(430) 어서트되지 않은 칩 인에이블 CE* 신호에 의해 지시되는 메모리 디바 이스에서의 향후의 임의의 비활동을 결정하는 단계(432)로 돌아간다.
제1 리프레시 펄스가 검출된 경우(442), 칩 인에이블 CE* 신호의 어서팅에 대한 감시(444) 및 검출(446) 과정이 계속된다. 도 5의 블럭도 및 도 6의 흐름도에서, 두 개의 별개의 래치들 및 두 개의 별개의 감시 칩 인에이블/검출 리프레시 펄스 스텝 시퀀스들이 도시됨을 유의해야 한다. 은닉된 리프레시의 활성 모드로부터 셀프 리프레시 모드로 천이하기 위한 조건들이 수용가능하다고 판단되기 전에, 임의의 양의 연속적인 리프레시 펄스 카운트들이 선택될 수 있다는 것이 이해되어야 한다. 두 개라는 양은 단지 설명을 위한 것일 뿐이며, 제한적으로 간주되어선 안된다.
어서트되지 않은 칩 인에이블 CE* 신호가 리프레시 펄스 카운터(422)(도 5)를 통해 전파된 경우, MODE는 셀프 리프레시 모드를 나타내도록 설정되고(448) 처리과정은, 모드를 평가하고(430) 어서트된 칩 인에이블 CE* 신호에 의해 지시되는 메모리 디바이스에서의 향후의 임의의 활동을 결정하는 단계(434)로 돌아간다.
전술한 바와 같이, 본 실시예는 칩 인에이블 CE* 신호를 프로세서(202)(도 1)와 메모리 디바이스(204)(도 1) 간의 활동/비활동을 나타내는 지시자로서 이용하였으나, 그외의 제어 또는 어드레스 신호들이 프로세서(202)와 메모리 디바이스(204) 간의 상호작용 또는 그 부재를 나타내기 위해 채택될 수 있다. 그러한 변경들 및 구성들은 본 발명의 본 실시예의 범주 내에 있다고 간주된다.
도 7은 본 발명의 실시예에 따른, 도 8의 흐름도에 따라 기능하는 은닉된 리프레시 모드 검출기의 로직 블럭을 도시한다. 도 7과 도 8을 모두 참조하면, 활성 모드 또는 셀프 리프레시 모드 중 어느 하나의 기능적 리프레시 모드는 리프레시 완료 신호를 분석하는 단계로부터 결정되고, 이것의 예는 완료된 리프레시 동작의 연속적 발생들을 판정하는 은닉된 리프레시 어드레스 카운터(246)(도 1)로부터의 CARRY OUT 신호이다. 본 실시예에서, 리프레시 완료 카운터(522)가 CARRY OUT 신호의 일련의 연속적인 발생들을 검출하면, 다음에 MODE 신호는, 은닉된 리프레시 지속기간을 늘리거나 연장하는데 유리한 조건들을 명시하는 셀프 리프레시 모드로 메모리 디바이스(204)(도 1)가 구성되어야 함을 나타낼 것이다. 구현의 방법으로써, 모드 검출기(520)는, 리프레시 완료 카운터(522)의 출력에 신호가 도달할 때까지 칩 인에이블 CE* 신호를 전파하도록 클럭킹되는 일련의 리셋 가능한 래치들을 포함하는 다양한 방식으로 구성될 수 있는 리프레시 완료 카운터(522)를 포함한다.
도 8은 본 발명의 본 실시예에 따른, 모드를 검출하기 위한 대응하는 흐름도이다. 은닉된 리프레시 모드 검출기(520)(도 7)는 현재의 모드를 평가한다(530). 현재의 모드가 활성이라면, 다음에 칩 인에이블 CE* 신호의 상태가 판정된다(532). 칩 인에이블 CE* 신호가 어서트되면, 메모리 디바이스(204)에 대해 진행중인 액세스들이 프로세서(202)(도 1)에 의해 행해짐을 나타낸다. 따라서, 전력 천이들 및 그외의 메모리 어레이 액세스 조건들은 메모리 셀들에 대해 더욱 빈번한 리프레시를 요구할 수 있다. 따라서, MODE는 활성 모드를 나타내도록 설정되어 유지되고 처리 과정은 모드를 평가하고 메모리 디바이스에서의 향후의 임의의 비활동을 평가하는 단계로 돌아간다. 메모리 디바이스에서의 비활동은, 리프레시 완료 카운터(522)(도 7)의 래치들을 리셋 상태로부터 해제시키는, 어서트되지 않은 칩 인에이블 CE* 신호에 의해 나타내어질 수 있다.
모드가 평가되어(530) 셀프 리프레시로 판정되는 경우, 다음에 칩 인에이블 CE* 신호의 상태가 결정된다(534). 칩 인에이블 CE* 신호가 메모리 디바이스(204)와 프로세서(202) 간의 진행하는 비활동을 나타내는, 어서트되지 않은 채로 남아있다면, 전력 천이들의 영향 및 그외의 메모리 어레이 액세스 조건들이 줄어들고 메모리 셀들에 대해 덜 빈번한 리프레시는 상주된 로직 상태들을 보유하는데 충분할 수 있다. 따라서, MODE는 셀프 리프레시 모드를 나타내도록 설정되어 유지되고 처리과정은 모드를 평가하고 어서트된 칩 인에이블 CE* 신호에 의해 지시되는 메모리 디바이스에서의 향후의 임의의 활동을 평가하는 단계로 돌아간다.
어서트된 칩 인에이블 CE* 신호의 판정(534)은 메모리 디바이스(204)에 대한 액세스들이 프로세서(202)에 의해 재개되고 행해짐을 나타낸다. 따라서, 전력 천이들 및 그외의 메모리 어레이 액세스 조건들은 메모리 셀들에 대해 더욱 빈번한 리프레시를 요구하게 되고, 따라서, MODE는 활성 모드를 나타내도록 설정되고(536) 처리과정은, 모드를 평가하고(530) 예를 들어, 어서트되지 않은 칩 인에이블 CE* 신호에 의해 지시되는 메모리 디바이스에서의 향후의 임의의 비활동을 판정하는 단 계(532)로 돌아간다.
모드가 평가되어(530) 활성으로 판정되고 칩 인에이블 CE*의 상태가 어서트되지 않은 것으로 판정되는 경우(532), 다음에 리프레시 완료 카운터(522)(도 7)가 리셋(538)으로부터 해제된다(즉, 래치들이 리셋을 유지하고 따라서 신호의 전파를 금지하는 것으로부터 해제된다). 리프레시 완료 카운터(522)(도 5) 내의 일련의 래치들을 통한 어서트되지 않은 칩 인에이블 CE* 신호의 전파는, 칩 인에이블 CE* 신호가 어서트되지 않으면 발생하고 래치들을 통한 전파의 중단을 야기한다. 칩 인에이블 CE* 신호가 감시되고(540) 칩 인에이블 CE* 신호가 어서트되면, 다음에 MODE는 활성 상태로 유지되고 처리과정은, 모드를 평가하고(530) 어서트되지 않은 칩 인에이블 CE* 신호에 의해 지시되는 메모리 디바이스에서의 향후의 임의의 비활동을 판정하는 단계(532)로 돌아간다. 칩 인에이블 CE* 신호가 어서트되지 않은 채로 유지되면, 다음에 제1 리프레시 완료, 즉, CARRY OUT, 신호의 검출(542)이 행해진다. 제1 CARRY OUT 신호가 검출되지 않으면, 다음에 처리과정은 MODE가 계속해서 활성 모드를 나타내도록 하는 칩 인에이블 CE* 신호의 어서팅에 대한 감시 단계(540)로 돌아가고, 처리과정은 모드를 평가하고(530) 어서트되지 않은 칩 인에이블 CE* 신호에 의해 나타내는 메모리 디바이스에서의 향후의 임의의 비활동을 판정하는 단계(532)로 돌아간다.
제1 CARRY OUT 신호가 검출된 경우(542), 칩 인에이블 CE* 신호의 어서팅에 대한 감시(544) 및 검출(546) 과정이 계속된다. 도 7의 블럭도 및 도 8의 흐름도에서, 두 개의 개별적인 래치들 및 두 개의 별개의 감시 칩 인에이블/검출 CARRY OUT 스텝 시퀀스들이 도시됨을 유의해야 한다. 은닉된 리프레시의 활성 모드로부터 셀프 리프레시 모드로의 천이를 위한 조건들이 수용가능하다고 판단되기 전에, 연속적인 CARRY OUT 카운트들의 임의의 양이 선택될 수 있다는 것이 이해되어야 한다. 두 개라는 양은 단지 설명을 위한 것일 뿐이며, 제한적으로 간주되어선 안된다.
어서트되지 않은 칩 인에이블 CE* 신호가 리프레시 완료 카운터(522)(도 7)를 통해 전파된 경우, MODE는 셀프 리프레시 모드를 나타내도록 설정되고(548) 처리과정은, 모드를 평가하고(530) 어서트된 칩 인에이블 CE* 신호에 의해 지시되는 메모리 디바이스에서의 향후의 임의의 활동을 판정하는 단계(534)로 돌아간다.
전술한 바와 같이, 본 실시예는 칩 인에이블 CE* 신호를 프로세서(202)(도 1)와 메모리 디바이스(204)(도 1) 간의 활동/비활동을 나타내는 지시자로서 이용하였으나, 그외의 제어 또는 어드레스 신호들이 프로세서(202)와 메모리 디바이스(204) 간의 상호작용 또는 그 부재를 나타내기 위해 채택될 수 있다. 그러한 변경들 및 구성들은 본 발명의 본 실시예의 범주 내에 있다고 간주된다.
도 9는 본 발명의 실시예에 따라 구성된 메모리 디바이스를 포함하는 전자 시스템의 블럭도이다. 전자 시스템(550)은 입력 디바이스(552), 출력 디바이스(554), 프로세서(202), 및 도 1 - 도 8을 참조하여 전술한 바와 같은 은닉된 리프레시 제어기(206)을 포함하는 메모리 디바이스(204)를 포함한다.
도 10에 도시하는 바와 같이, 도 1 - 도 8의 메모리 디바이스(204)는 반도체 웨이퍼(560) 상에 제조될 수 있다. 당연히, 반도체 웨이퍼외에, 예를 들어, SOS(Silicon-On-Sapphire) 기판들 및 SOG(Silicon-On-Glass) 기판들을 포함하는 반도체 기판 또한 본 발명의 범주에 들어간다.
본 발명은 특정 실시예들을 참조하여 기술되었으나, 본 발명은 이들 기술된 실시예로 제한되지 않는다. 그보다는, 본 발명은 전술한 바와 같은 본 발명들의 원리들에 따라 동작하는 모든 등가 디바이스들 또는 방법들을 그들의 범주내에 포함하는 첨부된 청구범위에 의해서만 제한된다.

Claims (32)

  1. 메모리 디바이스에서 동적 데이터의 은닉된 리프레시 레이트(hidden-refresh rate)를 변경하는 방법으로서,
    상기 메모리 디바이스에서 제어 신호를 감시하는 단계 - 상기 제어 신호는 프로세서로부터의 요청을 식별함 - ;
    상기 제어 신호가 어서트된(asserted) 경우, 제1 리프레시 레이트로 상기 동적 데이터를 리프레시하는 단계; 및
    상기 제어 신호가 소정의 지속기간 동안 디어서트된(deasserted) 경우, 제2 리프레시 레이트로 상기 동적 데이터를 리프레시하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 제어 신호는 상기 프로세서에 의해 개시되는 칩 인에이블(chip enable) 신호인 방법.
  3. 제1항에 있어서,
    상기 제1 리프레시 레이트는 상기 제2 리프레시 레이트보다 더욱 빈번한 방법.
  4. 제1항에 있어서,
    상기 감시 단계는, 상기 소정의 지속기간을 판정하기 위해 지속기간 임계치에 대해 디어서트된 경우 상기 제어 신호를 타이밍하는(timing) 단계를 더 포함하는 방법.
  5. 제1항에 있어서,
    상기 감시 단계는, 상기 제어 신호가 디어서트되어 상기 소정의 지속기간을 판정하는 동안, 리프레시 펄스의 양을 측정하는 단계를 더 포함하는 방법.
  6. 제1항에 있어서,
    상기 감시 단계는, 상기 소정의 지속기간을 판정하기 위해 상기 제어 신호가 디어서트되는 동안, 리프레시 완료 신호들의 양을 측정하는 단계를 더 포함하는 방법.
  7. 은닉된 리프레시를 위해 구성된 메모리 디바이스를 리프레시하기 위한 방법으로서,
    은닉된 리프레시 클럭 신호를 발생하는 단계;
    상기 리프레시 클럭 신호의 사이클들의 양이 제1 리프레시 레이트에 대응하는 카운트(count)와 동일한 경우, 리프레시 펄스를 어서팅하는 단계;
    상기 리프레시 펄스에 응답하여 상기 메모리 디바이스에서의 동적 메모리 셀 들의 어레이에 대응하는 어드레스들을 생성하는 단계;
    상기 어드레스들에 의해 식별된 동적 메모리 셀들의 상기 어레이를 리프레시하는 단계; 및
    상기 메모리 디바이스에서 수신된 제어 신호가 소정의 지속기간 동안 디어서트되는 경우, 제2 리프레시 레이트에 대응하는 상기 카운트를 변경하는 단계
    를 포함하는 방법.
  8. 제7항에 있어서,
    상기 제어 신호는 프로세서에 의해 개시되는 칩 인에이블 신호인 방법.
  9. 제7항에 있어서,
    상기 제1 리프레시 레이트는 상기 제2 리프레시 레이트보다 더욱 빈번한 방법.
  10. 제7항에 있어서,
    상기 변경 단계는, 상기 소정의 지속기간을 판정하기 위해 지속기간 임계치에 대해 디어서트된 경우 상기 제어 신호를 타이밍하는 단계를 더 포함하는 방법.
  11. 제7항에 있어서,
    상기 변경 단계는, 상기 소정의 지속기간을 판정하기 위해 상기 제어 신호가 디어서트되는 동안, 상기 리프레시 펄스의 연속적인 발생의 양을 측정하는 단계를 더 포함하는 방법.
  12. 제7항에 있어서,
    상기 변경 단계는, 상기 제어 신호가 상기 소정의 지속기간 동안 디어서트되는 동안, 상기 어레이의 리프레시의 연속적인 발생들의 양을 측정하는 단계를 더 포함하는 방법.
  13. 은닉된 리프레시 제어기(hidden-refresh controller)로서,
    리프레시 클럭을 생성하도록 구성된 은닉된 리프레시 발진기;
    상기 리프레시 클럭의 사이클들의 양을 카운트하고 정의된 카운트가 상기 양과 동일한 경우 리프레시 펄스를 어서트하도록 구성되는 리프레시 카운터;
    상기 리프레시 펄스에 응답하여 동적 메모리 셀들의 어레이에 대응하는 어드레스들을 생성하도록 구성되는 은닉된 리프레시 어드레스 카운터; 및
    상기 모드 검출기에서 수신된 제어 신호가 소정의 지속기간 동안 디어서트되는 경우, 동적 메모리 셀들의 상기 어레이의 제1 리프레시 레이트를 제2 리프레시 레이트로 변경하도록 구성된 모드 검출기
    를 포함하는 은닉된 리프레시 제어기.
  14. 제13항에 있어서,
    상기 제어 신호는 상기 은닉된 리프레시 제어기에서 수신된 칩 인에이블 신호인 은닉된 리프레시 제어기.
  15. 제13항에 있어서,
    상기 제1 리프레시 레이트는 상기 제2 리프레시 레이트보다 더욱 빈번한 은닉된 리프레시 제어기.
  16. 제13항에 있어서,
    상기 소정의 지속기간은, 지속기간 임계치에 대해 디어서트된 경우 상기 제어 신호를 타이밍함으로써 결정되는 은닉된 리프레시 제어기.
  17. 제13항에 있어서,
    상기 소정의 지속기간은, 상기 제어 신호가 디어서트되는 동안, 상기 리프레시 펄스의 연속적 발생들의 양을 측정함으로써 결정되는 은닉된 리프레시 제어기.
  18. 제13항에 있어서,
    상기 소정의 지속기간은, 상기 제어 신호가 디어서트되는 동안, 상기 어레이에 대한 리프레시의 연속적 발생들의 양을 측정함으로써 결정되는 은닉된 리프레시 제어기.
  19. 메모리 디바이스로서,
    동적 메모리 셀들의 어레이; 및
    상기 동적 메모리 셀들의 어레이의 은닉된 리프레시 동안에 상기 동적 메모리 셀들의 어레이에 연결가능한 은닉된 리프레시 제어기 - 상기 은닉된 리프레시 제어기는, 메모리 디바이스에서 프로세서로부터의 요청을 식별하는 제어 신호를 감시하고, 상기 제어 신호가 어서트된 경우, 동적 데이터를 제1 리프레시 레이트로 리프레시하고, 상기 제어 신호가 소정의 지속기간 동안 디어서트된 경우, 상기 동적 데이터를 제2 리프레시 레이트로 리프레시 하도록 구성됨 -
    를 포함하는 메모리 디바이스.
  20. 제19항에 있어서,
    상기 은닉된 리프레시 제어기는,
    리프레시 클럭을 생성하도록 구성된 은닉된 리프레시 발진기;
    상기 리프레시 클럭의 사이클들의 양을 카운트하고 상기 양이 정의된 카운트와 동일한 경우 리프레시 펄스를 어서트하도록 구성되는 리프레시 카운터;
    상기 리프레시 펄스에 응답하여 상기 동적 메모리 셀들의 어레이에 대응하는 어드레스들을 생성하도록 구성된 은닉된 리프레시 어드레스 카운터; 및
    모드 검출기에서 수신된 상기 제어 신호가 상기 소정의 지속기간 동안 디어서트된 경우, 상기 동적 메모리 셀들의 어레이의 상기 제1 리프레시 레이트를 상기 제2 리프레시 레이트로 변경하도록 구성되는 모드 검출기
    를 포함하는 메모리 디바이스.
  21. 제20항에 있어서,
    상기 제어 신호는 상기 은닉된 리프레시 제어기에서 수신된 칩 인에이블 신호인 메모리 디바이스.
  22. 제20항에 있어서,
    상기 제1 리프레시 레이트는 상기 제2 리프레시 레이트보다 더욱 빈번한 메모리 디바이스.
  23. 제20항에 있어서,
    상기 소정의 지속기간은, 지속기간 임계치에 대해 디어서트되었을 때 상기 제어 신호를 타이밍함으로써 결정되는 메모리 디바이스.
  24. 제20항에 있어서,
    상기 소정의 지속기간은, 상기 제어 신호가 디어서트되는 동안, 상기 리프레시 펄스의 연속적 발생들의 양을 측정함으로써 결정되는 메모리 디바이스.
  25. 제20항에 있어서,
    상기 소정의 지속기간은, 상기 제어 신호가 디어서트되는 동안, 상기 어레이 에 대한 리프레시의 연속적 발생들의 양을 측정함으로써 결정되는 메모리 디바이스.
  26. 입력 디바이스, 출력 디바이스, 메모리 디바이스, 및 상기 입력, 출력, 및 메모리 디바이스들 - 상기 메모리 디바이스는 동적 메모리 셀들의 어레이 및 은닉된 리프레시 제어기를 포함함 - 에 동작 가능하게 연결된 프로세서 디바이스를 포함하는 전자 시스템으로서,
    리프레시 클럭을 생성하도록 구성된 은닉된 리프레시 발진기;
    상기 리프레시 클럭의 사이클들의 양을 카운트하고 상기 양이 정의된 카운트와 동일한 경우 리프레시 펄스를 어서트하도록 구성된 리프레시 카운터;
    상기 리프레시 펄스에 응답하여 동적 메모리 셀들의 어레이에 대응하는 어드레스들을 생성하도록 구성된 은닉된 리프레시 어드레스 카운터; 및
    모드 검출기에서 수신된 제어 신호가 소정의 지속기간 동안 디어서트된 경우, 상기 동적 메모리 셀들의 어레이의 제1 리프레시 레이트를 제2 리프레시 레이트로 변경하도록 구성된 모드 검출기
    를 포함하는 전자 시스템.
  27. 제26항에 있어서,
    상기 제어 신호는 상기 은닉된 리프레시 제어기에서 수신된 칩 인에이블 신호인 전자 시스템.
  28. 제26항에 있어서,
    상기 제1 리프레시 레이트는 상기 제2 리프레시 레이트보다 더욱 빈번한 전자 시스템.
  29. 제26항에 있어서,
    상기 소정의 지속기간은, 지속기간 임계치에 대해 디어서트되었을 때 상기 제어 신호를 타이밍함으로써 결정되는 전자 시스템.
  30. 제26항에 있어서,
    상기 소정의 지속기간은, 상기 제어 신호가 디어서트된 경우, 상기 리프레시 펄스의 연속적 발생들의 양을 측정함으로써 결정되는 전자 시스템.
  31. 제26항에 있어서,
    상기 소정의 지속기간은, 상기 제어 신호가 디어서트된 경우, 상기 어레이를 리프레시하는 것의 연속적 발생들의 양을 측정함으로써 결정되는 전자 시스템.
  32. 반도체 웨이퍼는 복수의 메모리 디바이스들을 포함하고, 상기 복수의 메모리 디바이스들 중 적어도 하나는,
    동적 메모리 셀들의 어레이; 및
    상기 동적 메모리 셀들의 어레이의 은닉된 리프레시 동안에 상기 동적 메모리 셀들의 어레이에 동작 가능하게 연결 가능한 은닉된 리프레시 제어기 - 상기 은닉된 리프레시 제어기는 상기 메모리 디바이스에서 프로세서로부터의 요청을 식별하는 제어 신호를 감시하고, 상기 제어 신호가 어서트된 경우, 동적 데이터를 제1 리프레시 레이트로 리프레시하고, 상기 제어 신호가 소정의 지속기간 동안 디어서트된 경우, 상기 동적 데이터를 제2 리프레시 레이트로 리프레시하도록 구성됨 -
    를 포함하는 메모리 디바이스.
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