KR20080007134A - 웨이퍼 및 반도체 장치의 테스트 방법 - Google Patents

웨이퍼 및 반도체 장치의 테스트 방법 Download PDF

Info

Publication number
KR20080007134A
KR20080007134A KR1020070070171A KR20070070171A KR20080007134A KR 20080007134 A KR20080007134 A KR 20080007134A KR 1020070070171 A KR1020070070171 A KR 1020070070171A KR 20070070171 A KR20070070171 A KR 20070070171A KR 20080007134 A KR20080007134 A KR 20080007134A
Authority
KR
South Korea
Prior art keywords
pad
semiconductor device
pads
chip
chip region
Prior art date
Application number
KR1020070070171A
Other languages
English (en)
Inventor
히로아키 후지노
Original Assignee
샤프 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 샤프 가부시키가이샤 filed Critical 샤프 가부시키가이샤
Publication of KR20080007134A publication Critical patent/KR20080007134A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/282—Testing of electronic circuits specially adapted for particular applications not provided for elsewhere
    • G01R31/2831—Testing of materials or semi-finished products, e.g. semiconductor wafers or substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

칩 영역 (2) 에 대해서 이웃하는 스크라이브 라인 (8) 에 설치된 적어도 3 개의 패드 (10A, 10B, 10C) 를 구비한다. 그들 3 개의 패드는, 칩 영역 (2) 내의 전원 전위부 (5) 에 접속된 전원용 패드 (10A) 와, 칩 영역 (2) 내의 접지 전위부 (6) 에 접속된 접지용 패드 (10B) 와, 칩 영역 (2) 내의 반도체 장치 (7) 에 접속되어, 그 반도체 장치 (7) 의 동작 상태를 통상 동작 상태와 스탠바이 상태 사이에서 전환하는 전환용 패드 (10C) 이다. 3 개의 패드 (10A, 10B, 10C) 에는, 웨이퍼 테스트시에 각각 프로브 카드의 컨택트 핀 (9A, 9B, 9C) 이 맞닿게 된다.
테스트용 패드, 프로브 카드, 컨택트 핀

Description

웨이퍼 및 반도체 장치의 테스트 방법{WAFER AND SEMICONDUCTOR DEVICE TESTING METHOD}
본 발명은 웨이퍼에 관한 것으로, 보다 상세하게는, 칩 영역마다 반도체 장치가 만들어진 웨이퍼에 관한 것이다.
또, 본 발명은 그러한 웨이퍼 상에 만들어진 반도체 장치의 테스트 방법에 관한 것이다.
도 2a 에 나타내는 바와 같이, 웨이퍼 프로세스를 거친 일반적인 웨이퍼 (101) 에서는 웨이퍼 표면이 복수의 직사각형 영역 (이것을 「칩 영역」이라고 한다.)(102) 으로 구획되고, 칩 영역 (102) 마다 반도체 장치 (도시 생략) 가 만들어져 있다. 도 2b (도 2a 중의 일부 (103) 를 확대하여 나타낸다) 에 나타내는 바와 같이, 칩 영역 (102) 끼리의 사이는, 일정한 폭을 갖는 스크라이브 라인 (다이싱 라인이라고도 한다.)(108) 으로 구획되어 있다. 각 칩 영역 (102) 의 주변부 (스크라이브 라인 (108) 을 따른 부분) 에는, 칩 영역 내의 소자와 외부 사이에 신호를 입출력하기 위한 패드 (104) 가 복수 배열되어 있다. 웨이퍼 테스트시에는, 각 칩 영역 (102) 내의 모든 패드 (104, 104, …) 에, 미리 제조된 프로브 카드의 컨택트 핀 (109, 109, …) 이 각각 맞닿게 되어, 칩 영역 (102) 내의 반도체 장치의 전기적 특성 검사가 실시된다.
웨이퍼는 칩으로 나눠진 후, 웨이퍼 테스트 단계에서 양호품으로 판단된 칩만이 패키지 등에 조립된다. 그 조립품에 대해 출하 테스트가 실시되어, 출하 테스트에서 양호품으로 판단된 제품만이 출하된다.
종래, 예를 들어 일본 공개특허공보 2002-184825호에는, 한 개의 프로브 카드를 복수 종류의 반도체 제품에 공통으로 이용할 수 있도록, 각 칩 영역 (102) 내의 소정 위치에 테스트용 패드를 배치하는 기술이 개시되어 있다. 또, 일본 공개특허공보 2002-184825호에는, 칩 사이즈 (칩 영역의 면적) 의 증가를 방지하는 목적으로, 다이싱 라인 (108) 상에 테스트용 패드를 배치하는 기술도 개시되어 있다.
또, 일본 공개특허공보 평5-299484호에는, 칩 영역 (집적 회로 형성부) 의 면적을 유지하면서 프로빙의 용이화를 도모하는 목적으로, 프로브 카드의 컨택트 핀이 맞닿게 되는 테스트용 패드를 웨이퍼의 스크라이브 라인 상에 설치하는 기술이 개시되어 있다.
또, 일본 공개특허공보 2004-342725호에는, 칩 영역 내의 패드에 손상을 주지 않고 테스트하는 목적으로, 프로브 카드의 컨택트 핀이 맞닿게 되는 테스트용 패드를 웨이퍼의 스크라이브 라인 상에 설치하는 기술이 개시되어 있다. 또, 동 문헌에는, 테스트용 패드 수를 반감시킬 수 있도록, 이웃하는 칩 영역에서 스크라이브 라인 상의 테스트용 패드를 공유하는 기술도 개시되어 있다.
그러나, 상기 서술한 특허 문헌에는, 테스트용의 신호수를 줄임으로써 테스트용 패드나 프로브 카드의 컨택트 핀의 수를 삭감하는 것에 대해서는, 전혀 기재도 시사도 되어 있지 않다. 이 때문에 개선의 여지가 있다.
그래서, 본 발명의 과제는 테스트용의 신호수를 줄임으로써 테스트용 패드나 프로브 카드의 컨택트 핀의 수를 삭감할 수 있고, 또, 제품의 기종이 상이해도 공통된 프로브 카드를 사용할 수 있으며, 따라서 비용 절감할 수 있는 웨이퍼 및 반도체 장치의 테스트 방법을 제공하는 것에 있다.
상기 과제를 해결하기 위해, 본 발명의 웨이퍼는,
각각 반도체 장치가 만들어진 복수의 칩 영역이 스크라이브 라인으로 구획되어 있는 웨이퍼로서,
상기 칩 영역에 대해서 이웃하는 스크라이브 라인에 설치되고, 각각 프로브 카드의 컨택트 핀이 맞닿게 될 적어도 3 개의 패드를 구비하고,
상기 3 개의 패드는 상기 칩 영역 내의 전원 전위부에 접속된 전원용 패드와, 상기 칩 영역 내의 접지 전위부에 접속된 접지용 패드와, 상기 칩 영역 내의 반도체 장치에 접속되어 그 반도체 장치의 동작 상태를 통상 동작 상태와 스탠바이 상태 사이에서 전환하는 전환용 패드인 것을 특징으로 한다.
여기에서, 「스탠바이 상태」란, 반도체 장치가 휴지되어 있는 상태로서, 그 반도체 장치가 양호품이면 소비 전류가 대략 제로가 되는 상태이다. 「통상 동작 상태」란, 상기 스탠바이 상태 이외의 동작 상태를 넓게 가리킨다.
본 발명의 웨이퍼에서 웨이퍼 내의 각 반도체 장치의 양호 또는 불량의 판정은 다음과 같이 하여 이루어진다. 먼저, 어느 칩 영역에 대해서 이웃하는 스크라이브 라인 상의 상기 3 개의 패드, 즉 전원용 패드, 접지용 패드, 전환용 패드에 각각 프로브 카드의 대응하는 제 1, 제 2, 제 3 컨택트 핀을 맞닿게 한다. 그리고, 상기 프로브 카드의 각 컨택트 핀으로부터 미리 정해진 신호를 부여하고, 상기 전원용 패드를 통해 상기 칩 영역 내의 전원 전위부를 전원 전위, 상기 접지용 패드를 통해 상기 칩 영역 내의 접지 전위부를 접지 전위로 각각 유지함과 함께, 상기 전환용 패드를 통하여 상기 칩 영역 내의 반도체 장치의 동작 상태를 스탠바이 상태로 유지한다. 이 스탠바이 상태에서 상기 전원용 패드와 상기 접지용 패드 사이에 흐르는 전류값 (누설 전류) 에 기초하여, 상기 반도체 장치의 양호 또는 불량을 판정한다. 또한, 상기 칩 영역 내의 반도체 장치의 동작 상태를 통상 동작 상태로 하기 위해서는, 상기 프로브 카드의 제 3 컨택트 핀으로부터 별도의 신호를 부여한다.
이와 같이 하여 웨이퍼 내의 각 반도체 장치의 양호 또는 불량을 판정하는 경우, 프로브 카드에는 3 개의 컨택트 핀을 설치하면 되므로, 테스트용 패드나 프로브 카드의 컨택트 핀의 수를 삭감할 수 있다. 또, 상기 3 개의 패드에 대응하여 상기 3 개의 컨택트 핀을 미리 정해진 간격, 순서대로 배치해두면 제품의 기종이 상이해도 공통된 프로브 카드를 사용할 수 있다. 따라서 비용 절감할 수 있다.
일 실시형태의 웨이퍼에서는, 상기 3 개의 패드는 이들 패드가 설치되어 있는 상기 스크라이브 라인에 이웃한 하나의 칩 영역에만 접속되어 있는 것을 특징으로 한다.
일 실시형태의 웨이퍼에서는, 상기 3 개의 패드는 이들 패드가 설치되어 있는 상기 스크라이브 라인에 이웃한 복수의 칩 영역에 각각 접속되어 있는 것을 특징으로 한다.
이 일 실시형태의 웨이퍼에서는, 프로브 카드의 컨택트 핀을 상기 3 개의 패드에 1 회 맞닿음으로써 상기 복수의 칩 영역 내의 반도체 장치의 테스트가 가능해진다. 따라서, 웨이퍼 전체적으로 테스트 시간이 단축된다.
일 실시형태의 웨이퍼에서는, 상기 전환용 패드가 상기 전원용 패드와 공통으로 구성되어 있는 것을 특징으로 한다.
이 일 실시형태의 웨이퍼에서는, 테스트용 패드나 프로브 카드의 컨택트 핀의 수를 더욱 삭감할 수 있다.
본 발명의 반도체 장치의 테스트 방법은,
각각 반도체 장치가 만들어진 복수의 칩 영역이 스크라이브 라인으로 구획되어 있는 웨이퍼를 대상으로 하고, 상기 각 반도체 장치의 양호 또는 불량을 판정하는 반도체 장치의 테스트 방법으로서,
상기 웨이퍼는,
상기 칩 영역에 대해 이웃하는 스크라이브 라인에 설치된 적어도 3 개의 패 드를 구비하고,
상기 3 개의 패드는 상기 칩 영역 내의 전원 전위부에 접속된 전원용 패드와, 상기 칩 영역 내의 접지 전위부에 접속된 접지용 패드와, 상기 칩 영역 내의 반도체 장치에 접속되어 그 반도체 장치의 동작 상태를 통상 동작 상태와 스탠바이 상태 사이에서 전환하는 전환용 패드이며,
어느 칩 영역에 대해 이웃하는 스크라이브 라인 상의 상기 전원용 패드, 접지용 패드, 전환용 패드에 각각 프로브 카드의 대응하는 제 1, 제 2, 제 3 컨택트 핀을 맞닿게 하고,
상기 프로브 카드의 각 컨택트 핀으로부터 미리 정해진 신호를 부여하고, 상기 전원용 패드를 통해 상기 칩 영역 내의 전원 전위부를 전원 전위, 상기 접지용 패드를 통해 상기 칩 영역 내의 접지 전위부를 접지 전위로 각각 유지함과 함께, 상기 전환용 패드를 통해 상기 칩 영역 내의 반도체 장치의 동작 상태를 스탠바이 상태로 유지하고,
이 스탠바이 상태에서 상기 전원용 패드와 상기 접지용 패드 사이에 흐르는 전류값에 기초하여 상기 반도체 장치의 양호 또는 불량을 판정하는 것을 특징으로 한다.
본 발명의 반도체 장치의 테스트 방법에서는, 우선, 어느 칩 영역에 대해 이웃하는 스크라이브 라인 상의 상기 3 개의 패드, 즉 전원용 패드, 접지용 패드, 전환용 패드에 각각 프로브 카드의 대응하는 제 1, 제 2, 제 3 컨택트 핀을 맞닿게 한다. 그리고, 상기 프로브 카드의 각 컨택트 핀으로부터 미리 정해진 신호를 부여하고, 상기 전원용 패드를 통해 상기 칩 영역 내의 전원 전위부를 전원 전위, 상기 접지용 패드를 통해 상기 칩 영역 내의 접지 전위부를 접지 전위로 각각 유지함과 함께, 상기 전환용 패드를 통해 상기 칩 영역 내의 반도체 장치의 동작 상태를 스탠바이 상태로 유지한다. 이 스탠바이 상태에서 상기 전원용 패드와 상기 접지용 패드 사이에 흐르는 전류값 (누설 전류) 에 기초하여 상기 반도체 장치의 양호 또는 불량을 판정한다. 또한, 상기 칩 영역 내의 반도체 장치의 동작 상태를 통상 동작 상태로 하기 위해서는, 상기 프로브 카드의 제 3 컨택트 핀으로부터 별도의 신호를 부여한다.
이와 같이 하여 웨이퍼 내의 각 반도체 장치의 양호 또는 불량을 판정하는 경우, 프로브 카드에는 3 개의 컨택트 핀을 설치하면 되므로 테스트용의 신호수를 줄일 수 있다. 따라서, 테스트용 패드나 프로브 카드의 컨택트 핀의 수를 삭감할 수 있다. 또, 상기 3 개의 패드에 대응하여 상기 3 개의 컨택트 핀을 미리 정해진 간격, 순서대로 배치해두면, 제품의 기종이 상이해도 공통된 프로브 카드를 사용할 수 있다. 따라서 비용 절감할 수 있다.
일 실시형태의 반도체 장치의 테스트 방법에서는, 상기 3 개의 패드는 이들 패드가 설치되어 있는 상기 스크라이브 라인에 이웃한 하나의 칩 영역에만 접속되어 있는 것을 특징으로 한다.
일 실시형태의 반도체 장치의 테스트 방법에서는, 상기 3 개의 패드는 이들 패드가 설치되어 있는 상기 스크라이브 라인에 이웃한 복수의 칩 영역에 각각 접속되어 있는 것을 특징으로 한다.
이 일 실시형태의 반도체 장치의 테스트 방법에서는, 프로브 카드의 컨택트 핀을 상기 3 개의 패드에 1 회 맞닿게 함으로써 상기 복수의 칩 영역 내의 반도체 장치의 테스트가 가능해진다. 따라서, 웨이퍼 전체적으로 테스트 시간이 단축된다.
일 실시형태의 반도체 장치의 테스트 방법에서는, 상기 전환용 패드가 상기 전원용 패드와 공통으로 구성되어 있는 것을 특징으로 한다.
이 일 실시형태의 반도체 장치의 테스트 방법에서는, 테스트용 패드나 프로브 카드의 컨택트 핀의 수를 더욱 삭감할 수 있다.
본 발명에 따르면, 테스트용의 신호수를 줄임으로써 테스트용 패드나 프로브 카드의 컨택트 핀의 수를 삭감할 수 있고, 또, 제품의 기종이 상이해도 공통된 프로브 카드를 사용할 수 있으며, 따라서 비용 절감할 수 있는 웨이퍼 및 반도체 장치의 테스트 방법을 실현할 수 있다.
이하, 본 발명을 도시한 실시형태에 의해 상세하게 설명한다.
도 1a 는, 본 발명의 일 실시형태의 웨이퍼 (1) 의 개략 구성을 나타내고 있다. 이 웨이퍼 (1) 는 웨이퍼 프로세스를 거친 것으로, 일반적인 웨이퍼와 동일하게, 웨이퍼 표면이 복수의 직사각형 영역 (이것을 「칩 영역」이라고 한다.)(2) 으로 구획되어 있다. 각 칩 영역 (2) 에는, 각각 반도체 장치 (도시 생략) 가 만들어져 있다.
도 1b 는, 도 1a 중의 일부, 즉 4 개의 칩 영역 (2) 의 코너부가 모인 부분 (3) 을 확대하여 나타내고 있다. 도 1b 에 나타내는 바와 같이, 칩 영역 (2) 끼리의 사이는 일정한 폭을 갖는 스크라이브 라인 (다이싱 라인이라고도 한다.)(8) 으로 구획되어 있다. 또한, 후술하는 웨이퍼 테스트 종료 후에, 웨이퍼 (1) 는 스크라이브 라인 (8) 을 따라 칩으로 나눠진다. 각 칩 영역 (2) 의 주변부 (스크라이브 라인 (8) 을 따른 부분) 에는 칩 영역 내의 소자와 외부 사이에 신호를 입출력하기 위한 패드 (4) 가 복수 배열되어 있다.
각 칩 영역 (2) 의 우상측 주변부 (도 1b 에서는 좌하측의 칩 영역 (2) 의 우상측 주변부가 도시되어 있다.) 에는, 동작시에 이 칩 영역 (2) 에 만들어진 반도체 장치를 위한 전원 전위가 부여되는 전원 전위부 (5) 와, 접지 전위 (0V) 가 부여되는 접지 전위부 (6) 와, 전환부로서의 스위치 (7) 가 설치되어 있다. 또, 그 칩 영역 (2) 에 대해서 이웃하는 스크라이브 라인 (8) 을 따라 3 개의 패드 (10A, 10B, 10C) 를 포함한 패드 영역 (10) 이 형성되어 있다.
상기 3 개의 패드는 그 칩 영역 (2) 내의 전원 전위부 (5) 에 배선 (11A) 을 통하여 접속된 전원용 패드 (10A) 와, 그 칩 영역 (2) 내의 접지 전위부 (6) 에 배선 (11B) 을 통하여 접속된 접지용 패드 (10B) 와, 그 칩 영역 (2) 내의 반도체 장치의 전환부 (7) 에 배선 (11C) 을 통하여 접속된 전환용 패드 (10C) 이다. 이 예에서는 이들 패드 (10A, 10B, 10C) 는 각각 직사각형 형상으로 패턴 형성되고, 일정한 피치로 종방향 (도 1b 에 있어서) 으로 배열되어 있다.
이 예에서는, 칩 영역 (2) 내의 스위치 (7) 에 전환용 패드 (10C) 와 배선 (11C) 을 통하여 미리 정해진 제어 신호가 전환하여 부여됨으로써, 그 칩 영역 (2) 내의 반도체 장치의 동작 상태가 통상 동작 상태와 스탠바이 상태 사이에서 전환되도록 되어 있다.
웨이퍼 테스트시에는 웨이퍼 (1) 내의 각 반도체 장치의 양호 또는 불량의 판정은 다음과 같이 하여 이루어진다.
우선, 어느 칩 영역 (도 1b 에서는 좌하측의 칩 영역 (2)) 에 대해서 이웃하는 스크라이브 라인 (8) 상의 전원용 패드 (10A), 접지용 패드 (10B), 전환용 패드 (10C) 에 각각 프로브 카드의 대응하는 제 1, 제 2, 제 3 컨택트 핀 (9A, 9B, 9C) 을 맞닿게 한다. 또한, 프로브 카드는 도시하지 않은 카드 본체와 그 카드 본체로부터 돌출된 3 개의 금속제 컨택트 핀 (9A, 9B, 9C) 을 가지고 있다.
그리고, 상기 프로브 카드의 각 컨택트 핀 (9A, 9B, 9C) 으로부터 미리 정해진 신호를 부여하고, 전원용 패드 (10A) 와 배선 (11A) 을 통해 칩 영역 (2) 내의 전원 전위부 (5) 를 전원 전위, 접지용 패드 (10B) 와 배선 (11B) 을 통하여 칩 영역 (2) 내의 접지 전위부 (6) 를 접지 전위로 각각 유지함과 함께, 전환용 패드 (10C) 와 배선 (11C) 을 통해 칩 영역 (2) 내의 반도체 장치의 동작 상태를 스탠바이 상태로 유지한다. 이 스탠바이 상태에서 전원용 패드 (10A) 와 접지용 패드 (10B) 사이에 흐르는 전류값 (누설 전류) 에 기초하여 상기 반도체 장치의 양호 또는 불량을 판정한다. 예를 들어 상기 반도체 장치가 양호품이면, 스탠바이 상태에 있어서의 누설 전류는 대략 제로가 된다. 따라서, 예를 들어 1㎂ 를 누설 전류의 상한값으로서 설정하고, 누설 전류가 1㎂ 미만이면 양호, 누설 전류가 1㎂ 이상이면 불량으로 판정할 수 있다.
또한, 칩 영역 (2) 내의 반도체 장치의 동작 상태를 통상 동작 상태로 하기 위해서는, 상기 프로브 카드의 제 3 컨택트 핀 (9C) 으로부터 별도의 제어 신호를 부여한다.
이와 같이 하여 웨이퍼 (1) 내의 각 반도체 장치의 양호 또는 불량을 판정하는 경우, 프로브 카드에는 3 개의 컨택트 핀 (9A, 9B, 9C) 을 설치하면 되므로 테스트용의 신호수를 줄일 수 있다. 따라서, 테스트용 패드나 프로브 카드의 컨택트 핀의 수를 삭감할 수 있다. 또, 상기 3 개의 패드 (10A, 10B, 10C) 에 대응하여 상기 3 개의 컨택트 핀 (9A, 9B, 9C) 을 미리 정해진 간격, 순서대로 배치해두면, 제품의 기종이 상이해도 공통된 프로브 카드를 사용할 수 있다. 따라서 비용 절감할 수 있다.
이 예에서는, 상기 스크라이브 라인 (8) 상의 3 개의 패드 (10A, 10B, 10C) 는 그 스크라이브 라인 (8) 에 이웃한 하나의 칩 영역 (도 1b 에서는 좌하측 칩 영역)(2) 에만 접속되어 있다. 따라서, 웨이퍼 (1) 상의 각 칩 영역 (2) 에 대해서 순차적으로 동일한 순서대로 테스트를 실시할 수 있다. 따라서, 테스트를 위한 조작이 간단하게 끝난다.
또한, 일반적으로는 반도체 장치의 기종마다 칩 사이즈가 상이하므로 스크라이브 라인 (8) 의 간격도 상이하다. 그러나, 일반적인 웨이퍼 테스터에서는, 웨이퍼를 횡방향, 종방향으로 이동시키는 피치를 전기적으로 가변하여 설정할 수 있는 사양으로 되어 있다. 따라서, 반도체 장치의 기종이 상이한 경우에는 간 단하게 그 피치를 전기적으로 변경하면 된다. 이 피치의 변경은 프로브 카드를 교환하는 것과 같은 기계적인 변경은 아니므로, 기종 변경시의 시간적 손실은 거의 발생하지 않는다.
또, 상기 스크라이브 라인 (8) 상의 3 개의 패드 (10A, 10B, 10C) 는 그 스크라이브 라인 (8) 에 이웃한 복수 (예를 들어 2 개) 의 칩 영역 (2) 에 각각 접속되어 있어도 된다. 이 경우, 프로브 카드의 컨택트 핀 (9A, 9B, 9C) 을 상기 3 개의 패드 (10A, 10B, 10C) 에 1 회 맞닿게 함으로써 복수의 칩 영역 (2) 내의 반도체 장치의 테스트가 가능해진다. 따라서, 웨이퍼 전체적으로 테스트 시간을 단축할 수 있다.
또, 반도체 장치의 사양이 허용되면, 전환용 패드 (10C) 를 전원용 패드 (10A) 와 공통으로 구성하여 프로브 카드의 컨택트 핀의 수를 더욱 줄여도 된다.
또한, 스크라이브 라인 (8) 상의 3 개의 패드 (10A, 10B, 10C) 를 칩 영역 (2) 내에 접속하기 위한 배선 (11A, 11B, 11C) 은, 저항이 적은 금속 배선인 것이 바람직하다. 단, 웨이퍼 (1) 가 칩으로 나눠져 있을 때에 배선 (11A, 11B, 11C) 의 단면이 노출되는 경우가 고려된다. 금속 배선이면 공기 중의 수분과 결합하여 녹 등이 발생할 가능성도 있다. 따라서, 배선 (11A, 11B, 11C) 은, 특히 절단면이 되는 부분은 녹 등이 발생하지 않도록 폴리실리콘 등으로 이루어지는 것이 바람직하다.
이상, 본 발명의 실시 형태를 설명했는데, 이것은 여러 가지 변경해도 되는 것은 분명하다. 그러한 변경은 본 발명의 정신과 범위로부터의 일탈이라고 간 주될 것은 아니고, 당업자에게 있어서 자명한 변경은 모두, 다음에 계속되는 청구 범위 내에 포함되는 것이다.
본 발명은 이하의 상세한 설명과 첨부한 도면으로부터 보다 충분히 이해할 수 있을 것이다. 첨부한 도면은 단지 설명을 위한 것으로서, 본 발명을 제한하는 것은 아니다. 도면에 있어서,
도 1a 는, 본 발명의 일 실시형태의 웨이퍼의 개략 구성을 나타내는 도면.
도 1b 는, 도 1a 에 나타낸 웨이퍼의 일부를 확대하여 나타내고, 본 발명의 일 실시형태의 테스트 방법을 설명하는 도면.
도 2a 는, 종래의 웨이퍼의 개략 구성을 나타내는 도면.
도 2b 는, 도 2a 에 나타낸 웨이퍼의 일부를 확대하여 나타내고, 종래의 테스트 방법을 설명하는 도면.

Claims (8)

  1. 각각 반도체 장치가 만들어진 복수의 칩 영역이 스크라이브 라인으로 구획되어 있는 웨이퍼로서,
    상기 칩 영역에 대해서 이웃하는 스크라이브 라인에 설치되고, 각각 프로브 카드의 컨택트 핀이 맞닿게 될 적어도 3 개의 패드를 구비하고,
    상기 3 개의 패드는 상기 칩 영역 내의 전원 전위부에 접속된 전원용 패드와, 상기 칩 영역 내의 접지 전위부에 접속된 접지용 패드와, 상기 칩 영역 내의 반도체 장치에 접속되어 그 반도체 장치의 동작 상태를 통상 동작 상태와 스탠바이 상태 사이에서 전환하는 전환용 패드인 것을 특징으로 하는 웨이퍼.
  2. 제 1 항에 있어서,
    상기 3 개의 패드는 이들 패드가 설치되어 있는 상기 스크라이브 라인에 이웃한 하나의 칩 영역에만 접속되어 있는 것을 특징으로 하는 웨이퍼.
  3. 제 1 항에 있어서,
    상기 3 개의 패드는 이들 패드가 설치되어 있는 상기 스크라이브 라인에 이웃한 복수의 칩 영역에 각각 접속되어 있는 것을 특징으로 하는 웨이퍼.
  4. 제 1 항에 있어서,
    상기 전환용 패드가 상기 전원용 패드와 공통으로 구성되어 있는 것을 특징으로 하는 웨이퍼.
  5. 각각 반도체 장치가 만들어진 복수의 칩 영역이 스크라이브 라인으로 구획되어 있는 웨이퍼를 대상으로 하고, 상기 각 반도체 장치의 전기적 특성 검사를 수행하는 반도체 장치의 테스트 방법으로서,
    상기 웨이퍼는,
    상기 칩 영역에 대해 이웃하는 스크라이브 라인에 설치된 적어도 3 개의 패드를 구비하고,
    상기 3 개의 패드는 상기 칩 영역 내의 전원 전위부에 접속된 전원용 패드와, 상기 칩 영역 내의 접지 전위부에 접속된 접지용 패드와, 상기 칩 영역 내의 반도체 장치에 접속되어 그 반도체 장치의 동작 상태를 통상 동작 상태와 스탠바이 상태 사이에서 전환하는 전환용 패드이며,
    어느 칩 영역에 대해 이웃하는 스크라이브 라인 상의 상기 전원용 패드, 접지용 패드, 전환용 패드에 각각 프로브 카드의 대응하는 제 1, 제 2, 제 3 컨택트 핀을 맞닿게 하고,
    상기 프로브 카드의 각 컨택트 핀으로부터 미리 정해진 신호를 부여하고, 상기 전원용 패드를 통해 상기 칩 영역 내의 전원 전위부를 전원 전위, 상기 접지용 패드를 통해 상기 칩 영역 내의 접지 전위부를 접지 전위로 각각 유지함과 함께, 상기 전환용 패드를 통해 상기 칩 영역 내의 반도체 장치의 동작 상태를 스탠바이 상태로 유지하고,
    이 스탠바이 상태에서 상기 전원용 패드와 상기 접지용 패드 사이에 흐르는 전류값에 기초하여 상기 반도체 장치의 양호 또는 불량을 판정하는 것을 특징으로 하는 반도체 장치의 테스트 방법.
  6. 제 5 항에 있어서,
    상기 3 개의 패드는 이들 패드가 설치되어 있는 상기 스크라이브 라인에 이웃한 하나의 칩 영역에만 접속되어 있는 것을 특징으로 하는 반도체 장치의 테스트 방법.
  7. 제 5 항에 있어서,
    상기 3 개의 패드는 이들 패드가 설치되어 있는 상기 스크라이브 라인에 이웃한 복수의 칩 영역에 각각 접속되어 있는 것을 특징으로 하는 반도체 장치의 테스트 방법.
  8. 제 5 항에 있어서,
    상기 전환용 패드가 상기 전원용 패드와 공통으로 구성되어 있는 것을 특징으로 하는 반도체 장치의 테스트 방법.
KR1020070070171A 2006-07-13 2007-07-12 웨이퍼 및 반도체 장치의 테스트 방법 KR20080007134A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2006192868A JP2008021848A (ja) 2006-07-13 2006-07-13 ウェハおよび半導体装置のテスト方法
JPJP-P-2006-00192868 2006-07-13

Publications (1)

Publication Number Publication Date
KR20080007134A true KR20080007134A (ko) 2008-01-17

Family

ID=38970591

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070070171A KR20080007134A (ko) 2006-07-13 2007-07-12 웨이퍼 및 반도체 장치의 테스트 방법

Country Status (5)

Country Link
US (1) US20080017856A1 (ko)
JP (1) JP2008021848A (ko)
KR (1) KR20080007134A (ko)
CN (1) CN101106123A (ko)
TW (1) TW200809997A (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008311455A (ja) * 2007-06-15 2008-12-25 Nec Electronics Corp 半導体装置の耐熱応力評価方法、及び評価素子を有する半導体ウエハ
TWI351523B (en) * 2007-10-22 2011-11-01 Nanya Technology Corp Tester and method for reducing the test signal los
IT1395368B1 (it) * 2009-08-28 2012-09-14 St Microelectronics Srl Schermatura elettromagnetica per il collaudo di circuiti integrati
US8902016B2 (en) * 2009-10-21 2014-12-02 Stmicroelectronics S.R.L. Signal transmission through LC resonant circuits
US8791711B2 (en) * 2009-10-21 2014-07-29 Stmicroelectronics S.R.L. Testing of electronic devices through capacitive interface
US8226832B2 (en) * 2010-04-09 2012-07-24 Nch Ecoservices, Llc Portable water treatment method
FR2976403B1 (fr) * 2011-06-09 2013-11-22 St Microelectronics Rousset Procede de fabrication d'un circuit integre depourvu de plage de contact de masse
US8953336B2 (en) * 2012-03-06 2015-02-10 Taiwan Semiconductor Manufacturing Co., Ltd. Surface metal wiring structure for an IC substrate
US9960227B2 (en) * 2013-09-11 2018-05-01 Xilinx, Inc. Removal of electrostatic charges from interposer for die attachment
KR102128470B1 (ko) 2013-12-17 2020-06-30 삼성전자주식회사 프로브 카드 검사 장치
US10043722B2 (en) 2013-12-30 2018-08-07 Celerint, Llc Method for testing semiconductor wafers using temporary sacrificial bond pads
US9846192B2 (en) * 2015-02-25 2017-12-19 Nxp B.V. Switched probe contact
JP6432443B2 (ja) * 2015-05-20 2018-12-05 三菱電機株式会社 半導体装置の製造方法
TWI616658B (zh) * 2017-04-05 2018-03-01 力成科技股份有限公司 晶片測試方法
CN108020772A (zh) * 2017-11-09 2018-05-11 晶晨半导体(上海)股份有限公司 一种测试方法

Also Published As

Publication number Publication date
US20080017856A1 (en) 2008-01-24
JP2008021848A (ja) 2008-01-31
CN101106123A (zh) 2008-01-16
TW200809997A (en) 2008-02-16

Similar Documents

Publication Publication Date Title
KR20080007134A (ko) 웨이퍼 및 반도체 장치의 테스트 방법
KR100466984B1 (ko) 테스트 소자 그룹 회로를 포함하는 집적 회로 칩 및 그것의 테스트 방법
US7432115B2 (en) Test circuit, semiconductor product wafer having the test circuit, and method of monitoring manufacturing process using the test circuit
US7348595B2 (en) Semiconductor wiring substrate, semiconductor device, method for testing semiconductor device, and method for mounting semiconductor device
US20070200587A1 (en) Versatile semiconductor test structure array
KR100192575B1 (ko) 유니버셜 번-인 보오드
US7491986B2 (en) Semiconductor integrated circuit device
JP2002176140A (ja) 半導体集積回路ウェハ
US7969169B2 (en) Semiconductor integrated circuit wafer, semiconductor integrated circuit chip, and method of testing semiconductor integrated circuit wafer
US6989682B1 (en) Test key on a wafer
EP1717856A2 (en) Processing device on which processing elements having same function are embedded in one chip
KR100998763B1 (ko) 프로브 카드
KR100396344B1 (ko) 모니터용 저항 소자 및 저항 소자의 상대적 정밀도의 측정방법
KR100472700B1 (ko) 반도체 소자 테스트용 프로브 카드
JP5505074B2 (ja) リーク電流モニタ、リーク電流モニタ方法、及び、半導体装置の製造方法
JP2008135623A (ja) 配線基板及びその製造方法
JP2004342725A (ja) 半導体ウエハ
JP4114294B2 (ja) 半導体装置およびその検査方法
KR100608436B1 (ko) 듀얼포트 릴레이를 이용한 소자의 누설전류 측정 방법 및장치
JP2001217390A (ja) 被評価素子を備えた高集積回路チップおよびその被評価素子検査法
JP4633447B2 (ja) 半導体装置及び半導体装置の製造方法
JP2012043922A (ja) 半導体装置
JP2001308152A (ja) 半導体ウエハ及びその試験方法
JP2014178197A (ja) 半導体集積回路及び表示パネルドライバ
JPH05121501A (ja) 半導体集積回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application