KR20080003208A - 반도체 소자의 스토리지노드 콘택 제조 방법 - Google Patents

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Abstract

하나의 마스크를 사용하는 간소화된 공정으로서 콘택의 면적 및 공정 마진을 향상시키는데 적합한 반도체 소자의 스토리지 노드 콘택 제조 방법이 개시되는 바, 본 발명은 기판 상에 랜딩플러그를 형성하는 단계; 상기 랜딩플러그 상에 제1절연막을 형성하는 단계; 상기 제1절연막 상에 비트라인 패턴을 형성하는 단계; 상기 비트라인 패턴이 형성된 기판 전체구조 상에 제2절연막을 형성하는 단계; 상기 제2절연막에 스토리지노드 콘택을 위한 마스크 패턴을 형성하는 단계; 상기 랜딩플러그가 노출되도록 상기 제2절연막 및 제1절연막을 식각하여, 와인 글라스 형상의 스토리지노드 콘택홀을 형성하는 단계; 상기 콘택홀에 도전 물질을 매립하여 콘택 플러그를 형성하는 단계; 및 상기 콘택플러그 상에 스토리지노드를 형성하는 단계를 포함하는 반도체 소자의 스토리지노드 콘택 제조 방법을 제공한다.
스토리지노드, 콘택, 플러그, 패드, 식각, 건식, 습식

Description

반도체 소자의 스토리지노드 콘택 제조 방법{METHOD FOR FABRICATING STORAGE NODE CONTACT IN SEMICONDUCTOR DEVICE}
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 스토리지노드콘택홀 제조 방법을 도시한 단면도.
도 2a 내지 도 2f는 본 발명의 일실시예에 따른 반도체 소자의 스토리지노드콘택홀 제조 방법을 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 게이트 라인
33 : 게이트 스페이서 34 : 제1층간절연막
35 : 랜딩 플러그 36 : 제2층간절연막
37 : 비트라인 전극용 텅스텐 38 : 비트라인 하드마스크
39 : 비트라인 측벽 스페이서 40 : 제3층간절연막
41 : 마스크 패턴 42b : 스토리지노드 콘택홀
43a : 스토리지노드 콘택 스페이서
44 : 스토리지노드 콘택 플러그
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 스토리지노드 콘택 제조 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라, 스토리지노드 콘택 플러그(Storage Node Contact Plug)와 스토리지노드(Storage Node)의 콘택 마진이 감소하여 오정렬(Misalign)과 같은 문제가 발생한다.
따라서, 스토리지노드 콘택 플러그와 스토리지노드 간의 콘택 마진을 증가시키기 위해, 스토리지노드 콘택 플러그의 상부에 선폭이 넓은 스토리지노드 콘택 패드(Pad)를 형성하여 스토리지노드와 스토리지노드 콘택 플러그 간의 콘택 마진을 확보하고 있다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 스토리지 노드 콘택 제조 방법을 도시한 단면도이다. 여기서 각 도면의 (a)는 셀영역을 비트라인 방향으로 절취한 단면도이고 (b)는 셀영역을 워드라인 방향으로 절취한 단면도이다. 도면 설명시, (a)와 (b)를 함께 참조한다.
도 1a에 도시된 바와 같이, 반도체 기판(11) 상에 측벽 스페이서(13)를 부착한 다수의 게이트 라인(12)을 형성한다. 게이트 라인(12)을 포함하는 전면에 제1층간절연막(14)을 증착한 후, 랜딩 플러그 콘택(Landing Plug Contact) 공정을 진행하여 인접하는 게이트 라인(12) 사이의 반도체 기판(11) 상에 랜딩 플러그(15)를 형성한다.
랜딩 플러그(15)가 형성된 반도체 기판(11) 상부에 제2층간절연막(16)을 형성한다. 제2층간절연막(16)의 소정 영역 상에 비트라인 텅스텐(17)과 비트라인 하드마스크(18)가 적층된 비트라인(Bit Line)을 형성한다. 비트라인(BL)의 양측벽에 비트라인 스페이서(19)를 형성한다. 이어서, 비트라인(BL)을 포함하는 전면에 제3층간절연막(20)을 증착한다.
제3층간절연막(20)상에 하드마스크층을 증착하고 포토레지스트 패턴(22)을 사용한 식각으로 하드마스크 패턴(21)를 형성한다.
도 1b에 도시된 바와 같이, 일부 잔류하는 포토레지스트 패턴(22)을 스트립(Strip)한다. 이어서, 하드마스크 패턴(21)을 식각 베리어로 제3층간절연막(20)과 제2층간절연막(16)을 식각하여 랜딩 플러그(15)를 오픈하는 콘택홀(23)을 형성한다. 이때 오픈되는 랜딩 플러그(15)는 스토리지노드가 접속될 부분이다.
도 1c에 도시된 바와 같이, 콘택홀(23) 내부에 스페이서(24)를 형성한다. 이 후, 도전 물질을 매립하고 에치백 또는 CMP하여 콘택홀(23) 내부에 스토리지노드 콘택 플러그(25)를 형성한다. 에치백 또는 CMP시 하드마스크 패턴(21)은 제거된다.
도 1d에 도시된 바와 같이, 스토리지노드 콘택 플러그(25) 상부에 제4층간절연막(26)을 증착하고, 그 상부의 소정 영역 상에 마스크 패턴(27)를 형성한다. 마스크 패턴(27)은 스토리지 노드 콘택 플러그(25) 보다 큰 선폭으로 콘택 패드를 형성하기 위한 것이다.
도 1e에 도시된 바와 같이, 마스크 패턴(27)를 베리어로 제4층간절연막(26) 을 식각하여 스토리지노드 콘택 플러그(25)를 오픈하는 콘택홀(도면부호 생략)을 형성한다. 그리고, 이 콘택홀 내부에 도전 물질을 매립하여 콘택 패드(28)를 형성한다. 이후 콘택 패드(28)에 스토리지노드가 콘택될 것이다.
상술한 바와 같이 종래 기술은, 스토리지노드 콘택 플러그(25)와 스트로지노드 콘택 패드(28)를 형성하여, 후속 스토리지노드의 콘택시 공정 마진을 향상시키고 있다.
그러나, 스토리지노드 콘택 플러그(25)를 형성하는 마스크 및 식각 공정과 스트로지노드 콘택 패드(28)를 형성하기 위한 마스크 및 식각 공정이 각각 별도로 이루어지고 있다.
따라서, 두 개의 마스크 패턴 및 그에 따른 식각 공정이 필요한데, 공정 스텝이 증가하므로 소자의 제조 공정 원가 증가 및 수율의 저하가 발생하는 문제가 있다.
본 발명은 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 하나의 마스크를 사용하는 간소화된 공정으로서 콘택 마진을 향상시키는데 적합한 반도체 소자의 스토리지 노드 콘택 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 특징적인 본 발명은, 기판 상에 랜딩플러그를 형 성하는 단계; 상기 랜딩플러그 상에 제1절연막을 형성하는 단계; 상기 제1절연막 상에 비트라인 패턴을 형성하는 단계; 상기 비트라인 패턴이 형성된 기판 전체구조 상에 제2절연막을 형성하는 단계; 상기 제2절연막에 스토리지노드 콘택을 위한 마스크 패턴을 형성하는 단계; 상기 랜딩플러그가 노출되도록 상기 제2절연막 및 제1절연막을 식각하여, 와인 글라스 형상의 스토리지노드 콘택홀을 형성하는 단계; 상기 콘택홀에 도전 물질을 매립하여 콘택 플러그를 형성하는 단계; 및 상기 콘택플러그 상에 스토리지노드를 형성하는 단계를 포함하는 반도체 소자의 스토리지노드 콘택 제조 방법을 제공한다.
바람직하게, 마스크 패턴은 라인 타입이 아닌 타원형 홀 타입으로 형성하며, 비정질카본 하드마스크를 포함한다.
본 발명에서, 비트라인 패턴은 비트라인 전극과 하드마스크가 적층되어 구성되고, 그 측벽에 절연막 스페이서를 포함한다. 그리고, 제2절연막은 비트라인의 하드마스크와 평탄화되는 것이 바람직하다.
본 발명에서, 와인 글라스 형상의 스토리지노드 콘택홀을 형성하는 단계는, 상기 제1절연막의 일부 두께를 제1 건식 식각하는 단계; 상기 제1 건식 식각된 부분의 상기 제1절연막을 습식 식각하는 단계; 및 잔류하는 두께의 상기 제1절연막과 제2절연막을 제2 건식 식각하는 단계를 포함하는 것을 바람직하다. 이때, 제1 및 제2 건식 식각은 카본에 대해 플로린의 비율이 낮은 식각 가스를 사용한다. 그리고, 습식 식각시 비트라인 전극이 노출되지 않도록 식각량을 조절한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2f는 본 발명의 일실시예에 따른 반도체 소자의 스토리지노드콘택 제조 방법을 도시한 단면도이다. 각 도면에서 (a)는 셀영역을 비트라인 방향으로 절취한 단면도이고 (b)는 셀영역을 워드라인 방향으로 절취한 단면도이다. 도면 설명시, 각 도면의 (a)와 (b)를 함께 참조한다.
도 2a에 도시된 바와 같이, 웰 공정 및 소자 분리 공정 등이 완료된 반도체 기판(31) 상에 다수의 게이트 라인(32)을 형성한다. 게이트 라인(32)의 양측벽에는 게이트 스페이서(33)가 형성되어 있다. 계속해서, 게이트 라인(32)을 포함하는 기판의 전면에 제1층간절연막(34)을 형성한다. 이후 랜딩 플러그 콘택(Landing Plug Contact)을 위해 제1층간절연막(34)을 식각하여 랜딩 콘택홀을 형성하고, 랜딩 콘택홀에 도전 물질 예컨대 폴리실리콘막을 매립하여 랜딩 플러그(35)를 형성한다.
계속해서, 랜딩 플러그(35)가 형성된 반도체 기판(31) 상부에 제2층간절연막(36)을 증착한다. 제2층간절연막(36)의 소정 영역 상에 비트라인 전극용 텅스텐(37)과 비트라인 하드마스크(38)가 적층된 비트라인(BL)을 형성한다. 비트라인(BL)의 양측벽에 비트라인 스페이서(39)를 형성한다.
이어서, 비트라인(BL)을 포함하는 제2층간절연막(36)의 전면에 제3층간절연막(40)을 증착한다. 제3층간절연막(40)은 비트라인 하드마스크(38)가 드러날때까지 CMP되어, 비트라인의 하드마스크(38)와 평탄화된다. 계속해서 제3층간절연막(40) 의 소정 영역 상에 스토리지노드 콘택 식각을 위한 마스크 패턴(41)를 형성한다. 마스크 패턴(41)은 비정질 카본(Amorphous Carbon) 또는 폴리실리콘막(Poly-Si)고 같은 하드마스크일 수 있고, 포토레지스트패턴을 바로 사용할 수도 있다. 본 실시예에서는 비정질 카본 하드마스크를 적용하였다. 마스크 패턴(41)은 비트라인 하드마스크(38)의 손실이 발생되지 않도록 라인 타입(Line Type)이 아닌 타원형 홀 타입(Hole type)으로 패터닝되는 것이 바람직하다.
도 2b에 도시된 바와 같이, 비정질 카본 마스크 패턴(41)을 식각베리어로 하여 제3층간절연막(40)을 일부 깊이 건식 식각하여 홈(42)을 형성한다. 제3층간절연막(40)의 식각은, 하부의 비트라인(BL)과의 단락을 방지하기 위하여 통상의 자기정렬콘택홀(Self Align Contact Hole) 식각 기술을 사용하며, 카본(Carbon)에 대해 플로린(Flourine)의 비율이 낮은 식각 가스 예컨대, C4F8, C5F8 및 C4F6으로 이루어진 그룹에서 선택된 어느 한 가스를 사용한다. 제3층간절연막(40)을 식각할 때 식각 깊이는 후속 습식 식각시 제2층간절연막(36)이 드러나지 않는 깊이로 한다.
도 2c에 도시된 바와 같이, 비정질 카본 마스크 패턴(41)을 식각 베리어로 습식 식각을 실시하여 홈(42)보다 선폭이 증가된 오픈부(42a)를 형성한다. 이때, 오픈부(42a)는 홈(42)에 비해 선폭이 증가되면서 깊이도 다소 깊어진다. 왜냐하면, 습식 식각은 이방성 식각 특성이 있기 때문에 모든 방향으로 일정 깊이가 식각되기 때문이다. 습식 식각은 희석된 불산 용액(Diluted HF)을 사용한다. 한편, 습식 식각에 의해 비트라인 전극이 드러나지 않도록 하여야 한다. 즉, 제2층간절연막(39) 이 습식 식각되어서는 안된다. 또한, 습식 식각 량은 측면 방향도 고려하여야 하는 바, 인접한 오픈부(42a)가 서로 연결되지 않도록 한다.
도 2d에 도시된 바와 같이, 비정질 카본 하드마스크(41)를 식각 베리어로 오픈부(42a) 하부의 나머지 제3층간절연막(40) 및 제2층간절연막(36)을 건식 식각(Dry Etch)하여 랜딩 플러그(35) 상부를 오픈하는 스토리지노드 콘택홀(42b)을 형성한다. 스토리지노드 콘택홀(42b)은 상부 폭이 크고 하부 폭이 적은 와인 글라스 형상을 갖는다. 스토리지노드 콘택홀(42b) 식각은, 통상의 자기정렬콘택홀 식각 기술을 사용하며, 카본에 대해 플로린의 비율이 낮은 식각 가스 예컨대, C4F8, C5F8 및 C4F6으로 이루어진 그룹에서 선택된 어느 한 가스를 사용한다.
도 2e에 도시된 바와 같이, 마스크 패턴(41)를 제거한 후 스토리지노드콘택홀(42b)의 표면을 따라 스페이서용 절연막(43)을 증착한다. 스페이서용 절연막은 예컨대, 질화막을 사용한다.
도 2f에 도시된 바와 같이, 스페이서용 절연막(43)을 전면 과도 식각하여 스토리지노드 콘택홀(42b)의 양측벽에 스토리지노드 콘택 스페이서(43a)를 형성한다. 그리고, 스토리지노드 콘택홀(42b) 내에 도전 물질을 매립하여 스토리지노드 콘택 플러그(44)를 형성한다.
본 발명에 따른 스토리지노드 콘택 플러그(44) 상부에는 스토리지노드 콘택 패드가 구성될 필요없이 바로 스토리지노드의 콘택이 가능하다. 플러그(44)가 종래에 비해 상부에서 넓은 와인 글라스 프로파일을 같기 때문이다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명은 와인 글라스 프로파일의 콘택 플러그를 형성하므로써, 스토리지노드 콘택 면적을 충분히 확보하여 콘택 공정 마진을 확보할 수 있고, 하나의 마스크 공정에 의해 콘택면적 확보가 가능한 플러그를 형성하므로써 공정 스텝을 감소시켜 제조 단가를 절감하는 효과가 있다.

Claims (11)

  1. 기판 상에 랜딩플러그를 형성하는 단계;
    상기 랜딩플러그 상에 제1절연막을 형성하는 단계;
    상기 제1절연막 상에 비트라인 패턴을 형성하는 단계;
    상기 비트라인 패턴이 형성된 기판 전체구조 상에 제2절연막을 형성하는 단계;
    상기 제2절연막에 스토리지노드 콘택을 위한 마스크 패턴을 형성하는 단계;
    상기 랜딩플러그가 노출되도록 상기 제2절연막 및 제1절연막을 식각하여, 와인 글라스 형상의 스토리지노드 콘택홀을 형성하는 단계;
    상기 콘택홀에 도전 물질을 매립하여 콘택 플러그를 형성하는 단계; 및
    상기 콘택플러그 상에 스토리지노드를 형성하는 단계
    를 포함하는 반도체 소자의 스토리지노드 콘택 제조 방법.
  2. 제1항에 있어서,
    상기 마스크 패턴은 타원형 홀 타입인 것을 특징으로 하는 반도체 소자의 스토리지노드 콘택 제조 방법.
  3. 제1항에 있어서,
    상기 비트라인 패턴은 비트라인 전극과 하드마스크가 적층되어 구성되고, 그 측벽에 절연막 스페이서를 포함하며,
    상기 제2절연막은 상기 비트라인의 하드마스크와 평탄화되는 것을 특징으로 하는 반도체 소자의 스토리지노드 콘택 제조 방법.
  4. 제1항에 있어서,
    상기 마스크 패턴은 비정질카본 하드마스크를 포함하는 것을 특징으로 하는 반도체 소자의 스토리지노드 콘택 제조 방법.
  5. 제1항에 있어서,
    상기 와인 글라스 형상의 스토리지노드 콘택홀을 형성하는 단계는,
    상기 제1절연막의 일부 두께를 제1 건식 식각하는 단계;
    상기 제1 건식 식각된 부분의 상기 제1절연막을 습식 식각하는 단계; 및
    잔류하는 두께의 상기 제1절연막과 제2절연막을 제2 건식 식각하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 스토리지노드 콘택 제조 방법.
  6. 제5항에 있어서,
    상기 제1 및 제2 건식 식각은,
    카본에 대해 플로린의 비율이 낮은 식각 가스를 사용하는 반도체 소자의 스토리지노드 콘택 제조 방법.
  7. 제6항에 있어서,
    상기 식각 가스는,
    C4F8, C5F8 및 C4F6으로 이루어진 그룹에서 선택된 어느 한 가스를 사용하는 반도체 소자의 스토리지노드 콘택 제조 방법.
  8. 제5항에 있어서,
    상기 습식 식각은 희석된 불산 용액을 사용하는 반도체 소자의 스토리지노드콘택 제조 방법.
  9. 제1항에 있어서,
    상기 스토리지노드 콘택홀을 형성한 후, 상기 스토리지노드 콘택홀 측벽에 절연막 스페이서를 형성하는 단계를 더 포함하는 반도체 소자의 스토리지노드 콘택 제조 방법.
  10. 제1항에 있어서,
    상기 도전 물질은 폴리실리콘인 것을 특징으로 하는 반도체 소자의 스토리지노드 콘택 제조 방법.
  11. 제5항에 있어서,
    상기 비트라인 패턴은 비트라인 전극과 하드마스크가 적층되어 구성되고, 그 측벽에 절연막 스페이서를 포함하며,
    상기 습식 식각시 상기 비트라인 전극이 노출되지 않도록 식각량을 조절하는 것을 특징으로 하는 반도체 소자의 스토리지노드 콘택 제조 방법.
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