KR20080027621A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 셀 영역의 랜딩플러그 콘택홀 형성 시 주변회로 영역의 게이트 전극 양측에 형성되는 비트라인 콘택홀을 1차 식각하고, 그 상부에 층간 절연막을 형성하고 2차 식각하여 비트라인 콘택홀을 형성함으로써, 2번에 걸친 식각 공정을 통하여 비트라인 콘택홀(BLC2)의 종횡비를 감소시키며, 상기 주변회로 영역 상에 형성되는 비트라인 콘택홀(BLC2)을 게이트 전극 양측에 형성되는 비트라인 콘택홀 및 게이트 상부에 형성되는 비트라인 콘택홀로 나누어 각각 형성함으로써, 공정의 오버레이 마진을 확보할 수 있어 공정이 안정화되고, 소자의 특성과 신뢰성을 향상시킬 수 있는 기술을 개시한다.
Description
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도.
도 2a 내지 도 2i는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호 설명 >
100 : 반도체 기판 105 : 소자 분리막
108 : 게이트 폴리실리콘층 110 : 게이트 금속층
113 : 게이트 하드마스크층 115 : 게이트 패턴
120 : 스페이서 물질층 125 : 제 1 층간 절연막
130 : 하드마스크층 135 : 제 1 감광막 패턴
137 : 랜딩플러그 콘택홀 140 : 랜딩플러그
145 : 제 2 층간 절연막 150 : 제 2 감광막 패턴
153 : 제 1 비트라인 콘택홀 155 : 제 2 비트라인 콘택홀
157 : 제 3 감광막 패턴 160 : 제 3 비트라인 콘택홀
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 셀 영역의 랜딩플러그 콘택홀 형성 시 주변회로 영역의 게이트 전극 양측에 형성되는 비트라인 콘택홀을 1차 식각하고, 그 상부에 층간 절연막을 형성하고 2차 식각하여 비트라인 콘택홀을 형성함으로써, 2번에 걸친 식각 공정을 통하여 비트라인 콘택홀(BLC2)의 종횡비를 감소시키며, 상기 주변회로 영역 상에 형성되는 비트라인 콘택홀(BLC2)을 게이트 전극 양측에 형성되는 비트라인 콘택홀 및 게이트 상부에 형성되는 비트라인 콘택홀로 나누어 각각 형성함으로써, 공정의 오버레이 마진을 확보할 수 있어 공정이 안정화되고, 소자의 특성과 신뢰성을 향상시킬 수 있는 기술을 개시한다.
반도체 소자는 셀 영역과 주변회로 영역으로 나누어지며, 셀 영역의 활성영역 상에 비트라인 콘택홀(BLC1)이 형성되고, 주변회로 영역의 게이트 전극 상부 및 게이트 전극 양측에 비트라인 콘택홀(BLC2)이 형성된다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 비트라인 콘택홀 형성 방법을 도시한 단면도들이다.
도 1a를 참조하면, 게이트 폴리실리콘층(40), 게이트 금속층(45) 및 게이트 하드마스크층(50)의 적층구조인 게이트 패턴(55) 양측에 스페이서(57)가 형성된 게이트 전극이 구비되고, 랜딩플러그(60) 및 게이트 전극이 구비된 반도체 기판(10) 상부에 층간 절연막(65)을 형성한다.
이때, 랜딩플러그(60)는 셀 영역에만 형성되어 있는 것이 바람직하다.
도 1b를 참조하면, 층간 절연막(65) 상부에 주변회로 영역의 비트라인 콘택 홀(BLC2)을 정의하는 제 1 감광막 패턴(70)을 형성한다.
도 1c를 참조하면, 제 1 감광막 패턴(70)을 마스크로 층간 절연막(65)을 식각하여 비트라인 콘택홀(85)을 형성한 후 제 1 감광막 패턴(70)을 제거한다.
여기서, 주변회로 영역의 비트라인 콘택홀(BLC2, 85) 중 게이트 전극 양측에 형성되는 비트라인 콘택홀은 반도체 기판(100)이 노출되도록 하고, 게이트 전극 상측에 형성되는 비트라인 콘택홀은 상기 게이트 전극의 일부를 식각하여 게이트 금속층(45)이 노출되도록 형성하는 것이 바람직하다.
다음에, 전체 상부에 셀 영역의 비트라인 콘택홀(BLC1)을 정의하는 제 2 감광막 패턴(75)를 형성한다.
도 1d를 참조하면, 제 2 감광막 패턴(75)을 마스크로 층간 절연막(65)을 식각하여 비트라인 콘택홀(80)을 형성한 후 제 2 감광막 패턴(75)을 제거한다.
여기서, 셀 영역의 비트라인 콘택홀(BLC1, 80)은 랜딩플러그(60)가 노출되도록 형성하는 것이 바람직하다.
도 1e를 참조하면, 셀 영역 및 주변회로 영역의 비트라인 콘택홀(80, 85)을 매립하는 비트라인 물질층을 형성한 후 패터닝하여 비트라인(90)을 형성한다.
상술한 종래 기술에 따른 반도체 소자의 제조 방법은 주변회로 영역에 형성되는 비트라인 콘택홀(BLC2) 형성 시 게이트 양측에 형성되는 비트라인 콘택홀과 게이트 상측에 형성되는 비트라인 콘택홀을 동시에 형성하게 되므로, 상기 두 가지의 비트라인 콘택홀을 모두 만족시키는 식각 공정을 셋 업(Set-Up)해야하는 어려움이 있으며, 이로 인해 게이트 양측에 형성된 비트라인 콘택홀의 오버레이 마진이 감소되는 문제점이 있다.
또한, 주변회로 영역의 비트라인 콘택홀(BLC2) 형성 시 반도체 기판(100) 상부까지 식각하여야 하는데, 그 깊이가 깊고 식각 조건이 불충분하여 상기 콘택홀 하부가 완전히 오픈되지 않는 문제점이 있다.
상기 문제점을 해결하기 위하여, 주변회로 영역 상에 형성되는 비트라인 콘택홀(BLC2)을 게이트 전극 양측의 랜딩플러그 상부에 형성되는 비트라인 콘택홀 및 게이트 상부에 형성되는 비트라인 콘택홀로 나누어 각각 형성함으로써, 공정의 오버레이 마진(Overlay Margin)을 확보할 수 있어 공정이 안정화되고, 소자의 특성과 신뢰성을 향상된다.
또한, 상기 비트라인 콘택홀(BLC2) 중 게이트 전극 양측에 형성되는 비트라인 콘택홀은 셀 영역의 랜딩플러그 콘택홀 형성 시 1차 식각하고, 층간 절연막 형성 후 2차 식각하여 형성함으로써, 상기 비트라인 콘택홀의 종횡비를 감소시켜 비트라인 콘택홀(BLC2) 하부가 완전히 오픈될 수 있도록 하는 반도체 소자의 제조 방법을 제공하는 것을 그 목적으로 한다.
본 발명에 따른 반도체 소자의 제조 방법은
게이트 전극이 구비된 셀 영역 및 주변회로 영역의 반도체 기판 상부에 제 1 층간 절연막을 형성하는 단계와,
상기 제 1 층간 절연막을 식각하여 랜딩플러그 콘택홀을 형성하는 단계와,
상기 랜딩플러그 콘택홀을 매립하여 랜딩플러그를 형성하는 단계와,
상기 구조물 전면에 제 2 층간절연막을 형성하는 단계와,
상기 제 2 층간 절연막을 식각하여 상기 랜딩플러그를 노출하도록 셀 영역 상에 제 1 비트라인 콘택홀을 형성하고, 주변회로 영역 상에 제 2 비트라인 콘택홀을 형성하는 단계와,
상기 주변회로 영역의 게이트 전극 상부의 제 2 층간 절연막 및 게이트 전극 상측을 식각하여 제 3 비트라인 콘택홀을 형성하는 단계와,
상기 제 1, 제 2 및 제 3 비트라인 콘택홀을 포함하는 반도체 기판 전체 상부에 비트라인 물질층을 형성하는 단계를 포함하는 것을 특징으로 하고,
상기 게이트 전극은 폴리실리콘층, 게이트 금속층 및 게이트 하드마스크층의 적층구조로 형성되는 것과,
상기 게이트 전극은 상기 적층구조 측벽에 스페이서를 더 포함하는 것과,
상기 제 1 층간 절연막 상부에 하드마스크층을 더 포함하는 것과,
상기 랜딩플러그는 폴리실리콘층으로 형성하는 것과,
상기 제 1 및 제 2 층간 절연막은 산화 계열의 물질로 형성하는 것과,
상기 제 2 층간 절연막은 3000 내지 4000Å의 두께로 형성하는 것과,
상기 제 2 층간 절연막 형성 후 평탄화하는 단계를 더 포함하는 것과,
상기 제 3 비트라인 콘택홀 형성 공정은
상기 제 1 및 제 2 비트라인 콘택홀이 구비된 반도체 기판 상부에 제 3 비트라인 콘택홀을 정의하는 제 2 감광막 패턴을 형성하는 단계와,
상기 제 2 감광막 패턴을 마스크로 상기 층간 절연막 및 소정 두께의 게이트 전극 상측을 식각하여 상기 게이트 금속층을 노출시키는 단계를 더 포함하는 것과,
상기 비트라인 물질층을 패터닝하여 비트라인을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2i는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
도 2a를 참조하면, 셀 영역 및 주변회로 영역을 포함하는 반도체 소자에 있어서, 활성영역을 정의하는 소자분리막(105)이 구비된 반도체 기판(100)의 활성영역을 소정 깊이 식각하여 벌브형 리세스를 형성한다.
다음에, 상기 벌브형 리세스를 포함하는 반도체 기판(100) 전체 상부에 게이트 폴리실리콘층(108), 게이트 금속층(110) 및 게이트 하드마스크층(113)의 적층구조를 형성한다.
이때, 상기 벌브형 리세스는 셀 영역의 활성영역에만 형성하는 것이 바람직하다.
다음에, 상기 적층구조를 식각하여 게이트 패턴(115)을 형성하고, 게이트 패턴(115)을 포함하는 전체 상부에 일정 두께의 스페이서 물질층(120)을 형성한 후 전체 상부에 층간 절연막(125)을 형성하고, 평탄화 공정을 수행하여 게이트 패턴(115) 상부의 스페이서 물질층(120)이 노출되도록 한다.
그 다음에, 전체 상부에 하드마스크층(130)을 형성하고, 하드마스크층(130) 상부에 활성영역 상부가 노출되는 제 1 감광막 패턴(135)을 형성한다.
여기서, 하드마스크층(130)은 질화막으로 형성하는 것이 바람직하다.
도 2b를 참조하면, 제 1 감광막 패턴(135)를 마스크로 하드마스크층(130)을 식각하여 하드마스크층 패턴(130a)를 형성하고, 제 1 감광막 패턴(135)을 제거한다.
다음에, 하드마스크층 패턴(130a)을 마스크로 활성영역 상부의 층간 절연막(125)을 식각하여 랜딩플러그 콘택홀(137)을 형성한 후 하드마스크층 패턴(130a)을 제거한다.
이때, 반도체 기판(100) 및 게이트 패턴(115) 상부의 스페이서 물질층(120)이 식각되어 게이트 패턴(115) 측벽에 스페이서(120a)가 형성되며, 반도체 기판(100) 및 게이트 패턴(115) 상부가 노출된다.
여기서, 주변회로 영역의 랜딩플러그 콘택홀(137)은 후속으로 진행되는 식각 공정을 더 수행한 후 비트라인 콘택홀(BLC2)로 사용되며, 셀 영역의 랜딩플러그 콘택홀(137) 형성 시 식각되어 후속 식각 공정 시 비트라인 콘택홀(BLC2)의 종횡비를 감소시킨다.
도 2c를 참조하면, 하드마스크층 패턴(130a)을 제거하고, 랜딩플러그 콘택홀(137)을 매립하는 폴리실리콘층을 형성한 후 게이트 하드마스크층(113)이 노출될때까지 평탄화 식각하여 랜딩플러그(140)를 형성한다.
도 2d를 참조하면, 랜딩플러그(140)를 포함하는 반도체 기판(100) 상부에 제 2 층간 절연막(145)을 형성한다.
여기서, 제 2 층간 절연막(145)은 산화계열의 물질을 3000 내지 4000Å의 두께로 형성하는 것이 바람직하며, 제 2 층간 절연막(145) 형성 후 평탄화 식각 공정을 수행한다.
도 2e를 참조하면, 제 2 층간 절연막(145) 상부에 제 1 비트라인 콘택홀 및 제 2 비트라인 콘택홀 예정 영역을 정의하는 제 2 감광막 패턴(150)을 형성한다.
여기서, 셀 영역에 형성되는 비트라인 콘택홀(BLC1)을 제 1 비트라인 콘택홀이라고 정의한다.
또한, 주변회로 영역에 형성되는 비트라인 콘택홀(BLC2) 중 게이트 전극 양 측의 랜딩플러그(140) 상부에 형성되는 비트라인 콘택홀(BLC2)을 제 2 비트라인 콘택홀이라고 정의하고, 게이트 전극 상부에 형성되는 비트라인 콘택홀(BLC2)을 제 3 비트라인 콘택홀이라고 정의한다.
도 2f를 참조하면, 제 2 감광막 패턴(150)을 마스크로 제 2 층간 절연막(145)을 식각하여 랜딩플러그(140)가 노출되도록 셀 영역 상에 제 1 비트라인 콘택홀(153)을 형성하고, 주변회로 영역 상에 제 2 비트라인 콘택홀(155)을 정의하는 제 2 층간 절연막 패턴(145a)를 형성하고, 제 2 감광막 패턴(150)을 제거한다.
도 2g를 참조하면, 주변회로 영역의 게이트 전극 상에 형성되는 제 3 비트라인 콘택홀 예정영역을 정의하는 제 3 감광막 패턴(157)을 형성한다.
도 2h를 참조하면, 제 3 감광막 패턴(157)을 마스크로 제 2 층간 절연막 패턴(145a) 및 소정 깊이의 게이트 패턴(115)을 식각하여 제 3 비트라인 콘택홀(160) 을 형성하고, 제 3 감광막 패턴(157)을 제거한다.
이때, 제 3 비트라인 콘택홀(160)은 게이트 금속층(110)이 노출될때까지 식각하여 형성하는 것이 바람직하다.
도 2i를 참조하면, 셀 영역의 제 1 비트라인 콘택홀(153)과 주변회로 영역의 제 2 및 제 3 비트라인 콘택홀(155, 160)을 포함하는 전체 상부에 비트라인 물질층을 형성한 후 패터닝하여 비트라인(170)을 형성한다.
본 발명에 따른 반도체 소자의 제조 방법은 게이트 전극 양측의 랜딩플러그 상부에 형성되는 비트라인 콘택홀 및 게이트 전극 상부에 형성되는 비트라인 콘택홀로 나누어 2차에 걸친 식각 공정을 수행하여 주변회로 영역 상에 형성되는 비트라인 콘택홀(BLC2)을 형성함으로써 주변회로 영역의 비트라인 콘택홀 중 게이트 전극 양측에 형성되는 비트라인 콘택홀과 활성 영역 간에 오버레이 마진(Overlay Margin)을 확보할 수 있는 효과가 있다.
또한, 주변회로 영역의 게이트 전극 양측에 형성되는 비트라인 콘택홀과 상기 게이트 전극 상측에 형성되는 비트라인 콘택홀이 동시에 형성되는 경우보다 효과적인 패터닝 공정을 수행할 수 있으며, 상기 게이트 전극 양측에 형성되는 비트라인 콘택홀과 상기 게이트 전극 상측에 형성되는 비트라인 콘택홀의 식각 조건을 각각 조절할 수 있어 공정이 안정화되고, 셀 영역의 랜딩플러그 콘택홀 형성 시 주변회로 영역의 비트라인 콘택홀을 식각함으로써, 비트라인 콘택홀의 종횡비(Aspect Ratio)를 감소시켜 소자의 특성과 신뢰성을 향상시키는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (10)
- 게이트 전극이 구비된 셀 영역 및 주변회로 영역의 반도체 기판 상부에 제 1 층간 절연막을 형성하는 단계;상기 제 1 층간 절연막을 식각하여 랜딩플러그 콘택홀을 형성하는 단계;상기 랜딩플러그 콘택홀을 매립하여 랜딩플러그를 형성하는 단계;상기 구조물 전면에 제 2 층간절연막을 형성하는 단계;상기 제 2 층간 절연막을 식각하여 상기 랜딩플러그를 노출하도록 셀 영역 상에 제 1 비트라인 콘택홀을 형성하고, 주변회로 영역 상에 제 2 비트라인 콘택홀을 형성하는 단계;상기 주변회로 영역의 게이트 전극 상부의 제 2 층간 절연막 및 게이트 전극 상측을 식각하여 제 3 비트라인 콘택홀을 형성하는 단계; 및상기 제 1, 제 2 및 제 3 비트라인 콘택홀을 포함하는 반도체 기판 전체 상부에 비트라인 물질층을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 게이트 전극은 폴리실리콘층, 게이트 금속층 및 게이트 하드마스크층의 적층구조로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 2 항에 있어서,상기 게이트 전극은 상기 적층구조 측벽에 스페이서를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 층간 절연막 상부에 하드마스크층을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 랜딩플러그는 폴리실리콘층으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 및 제 2 층간 절연막은 산화 계열의 물질로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 2 층간 절연막은 3000 내지 4000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 2 층간 절연막 형성 후 평탄화하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 2 항에 있어서,상기 제 3 비트라인 콘택홀 형성 공정은상기 제 1 및 제 2 비트라인 콘택홀이 구비된 반도체 기판 상부에 제 3 비트라인 콘택홀을 정의하는 제 2 감광막 패턴을 형성하는 단계; 및상기 제 2 감광막 패턴을 마스크로 상기 층간 절연막 및 소정 두께의 게이트 전극 상측을 식각하여 상기 게이트 금속층을 노출시키는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 비트라인 물질층을 패터닝하여 비트라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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| KR1020060092959A KR20080027621A (ko) | 2006-09-25 | 2006-09-25 | 반도체 소자의 제조 방법 |
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