KR20070104825A - 불휘발성 강유전체 메모리를 포함하는 ｒｆｉｄ에서의파워-온 리셋 회로 - Google Patents

불휘발성 강유전체 메모리를 포함하는 ｒｆｉｄ에서의파워-온 리셋 회로 Download PDF

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Abstract

본 발명은 불휘발성 강유전체 메모리를 포함하는 RFID에서의 파워-온 리셋 회로에 관한 것으로서, 파워-온 리셋 감지전압에 도달한 이후에 안정화를 위한 지연 시간을 두어 파워 업 슬로프에 무관한 파워-온 리셋 회로를 제공할 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 전원전압의 레벨을 일정 기간 유지하여 제 1노드에 출력하는 래치부와, 제 1노드의 전압 레벨에 따라 제 2노드를 풀다운 제어하고, 제 2노드의 전압 레벨에 따라 제 1노드를 풀다운 제어하는 풀다운 제어수단과, 제 2노드의 전압 레벨에 따라 제 1노드에 풀업 전류를 공급하는 풀업 전류 공급부와, 셀프 바이어스 게이트 전압에 따라 풀업 전류의 공급을 제어하여 파워-온 리셋신호의 천이 이전에 제 2노드의 전압 레벨을 전원전압 레벨로 풀업시키는 풀업 조정부, 및 제 1노드의 임계전압을 감지하여 제 1노드의 전압이 파워-온 리셋 감지전압 레벨에 도달한 경우, 제 1노드의 전압을 기설정된 시스템 안정화 지연 조정시간 동안 지연하여 파워-온 리셋신호를 출력하는 지연 조정부를 포함한다.

Description

불휘발성 강유전체 메모리를 포함하는 ＲＦＩＤ에서의 파워-온 리셋 회로{Power-On reset circuit in RFID with non-volatile ferroelectric memory}
도 1은 종래기술에 따른 파워-온 리셋 회로의 회로도.
도 2a 및 도 2b는 종래기술에 따른 파워-온 리셋 회로의 동작 타이밍도.
도 3a 및 도 3b는 종래기술에 따른 파워-온 리셋 회로에서 전원전압 지연회로의 회로도 및 동작 파형도.
도 4는 본 발명에 따른 불휘발성 강유전체 메모리를 포함하는 RFID의 전체 구성도.
도 5는 본 발명에 따른 불휘발성 강유전체 메모리를 포함하는 RFID에서의 파워-온 리셋 회로의 회로도.
도 6a 및 도 6b는 본 발명에 따른 파워-온 리셋 회로에서 전원전압 지연회로의 회로도 및 동작 파형도.
도 7은 본 발명에 따른 불휘발성 강유전체 메모리를 포함하는 RFID에서의 파워-온 리셋 회로의 다른 실시예.
도 8은 도 7의 지연 조정부에 관한 상세 회로도.
도 9는 도 7의 지연 조정부에 관한 다른 실시예.
도 10은 본 발명에 따른 파워-온 리셋 회로의 동작 타이밍도.
도 11은 본 발명에 따른 불휘발성 강유전체 메모리를 포함하는 RFID에서의 파워-온 리셋 회로의 또 다른 실시예.
도 12는 도 11의 1차 지연부와 2차 지연부에 관한 상세 회로도.
도 13은 도 11의 1차 지연부와 2차 지연부에 관한 다른 실시예.
도 14는 도 11의 파워-온 리셋 펄스 발생부에 관한 상세 회로도.
도 15는 도 11의 실시예에 따른 파워-온 리셋 회로의 동작 타이밍도.
본 발명은 불휘발성 강유전체 메모리를 포함하는 RFID에서의 파워-온 리셋 회로에 관한 것으로서, 파워-온 리셋 감지전압에 도달한 이후에 시스템 안정화를 위한 지연 시간을 두어 시스템 클록 등 안정화 시간이 필요한 회로들의 동작을 파워 업 슬로프에 무관하게 안정적으로 보장할 수 있도록 하는 기술을 개시한다.
일반적으로 불휘발성 강유전체 메모리 즉, FeRAM(Ferroelectric Random Access Memory)은 디램(DRAM;Dynamic Random Access Memory) 정도의 데이터 처리 속도를 갖고, 전원의 오프시에도 데이타가 보존되는 특성 때문에 차세대 기억 소자로 주목받고 있다.
이러한 FeRAM은 디램과 거의 유사한 구조를 갖는 기억소자로써 캐패시터의 재료로 강유전체를 사용하여 강유전체의 특성인 높은 잔류 분극을 이용한 것이다. 이와 같은 잔류 분극 특성으로 인하여 전계를 제거하더라도 데이터가 지워지지 않 는다.
이러한 불휘발성 강유전체 메모리를 기억소자로 사용하는 시스템에 있어서, 시스템 컨트롤러가 칩 인에이블 신호를 불휘발성 강유전체 메모리 칩으로 출력하면, 메모리 칩 내의 메모리 장치는 칩 인에이블 신호에 따라 칩의 메모리 셀을 동작시키기 위한 칩 내부 컨트롤 신호를 발생시킨다. 데이터는 이러한 칩 내부 컨트롤 신호에 따라 메모리 셀에 기록되거나 읽혀진다.
또한, 불휘발성 강유전체 메모리를 사용하는 시스템은 불휘발성 강유전체 메모리에 처음 전원의 인가시 코드 레지스터에 저장된 데이터를 읽어들여 다시 셋업해야 할 필요성이 있다. 이러한 코드 레지스터 읽기 동작은 파워-온 리셋신호를 이용하도록 한다.
종래의 리셋회로는 전원전압의 파워-업 슬로프(Slope)에 의해 리셋신호의 발생 전압이 많은 영향을 받도록 구성된다. 이에 따라, 리셋신호는 파워-온 슬로프가 완만해지면 낮은 전원전압에서도 발생하게 된다.
도 1은 이러한 종래의 파워-온 리셋회로에 관한 회로도이다.
종래의 파워-온 리셋회로는 PMOS트랜지스터 P1,P2와, 캐패시터 C1 및 인버터 IV1~IV3을 구비한다.
여기서, 풀업 전류 소스인 PMOS트랜지스터 P1는 전원전압 VDD 인가단과 캐패시터 C1 사이에 연결되어 게이트 단자를 통해 접지전압이 인가된다. 이러한 PMOS트랜지스터 P1는 항상 턴온 상태를 유지하여 풀업 전류를 공급한다. 캐패시터 C1는 PMOS트랜지스터 P1와 접지전압 VSS 인가단 사이에 연결된다. 그리고, PMOS트랜지 스터 P2는 전원전압 VDD 인가단과 인버터 IV1의 출력단 사이에 연결되어 게이트 단자를 통해 인버터 IV2의 출력이 인가된다. 인버터 IV3는 인버터 IV2의 출력을 반전하여 리셋신호 RESET를 출력한다.
이러한 구성을 갖는 종래의 파워-온 리셋회로는 리셋신호 RESET의 슬로프가 채널 저항을 갖는 풀업 전류원인 PMOS트랜지스터 P1과 캐패시터 C1 사이의 RC 딜레이 시간에 의해 결정된다.
따라서, 메모리 칩이 안정적으로 동작하기 위해서는 파워 업 동작이 일정시간 내에 이루어져야 한다. 그런데, 코드 레지스터에서 어떠한 원인으로 인해 파워 업 시간이 일정 시간을 초과하게 되면, 코드 레지스터에 저장된 데이타는 파괴된다.
도 2a 및 도 2b는 각각 전원전압 VDD이 빠른 기울기로 증가하는 경우와 느린 기울기로 증가하는 경우에 리셋신호 RESET가 발생되는 것을 나타낸 타이밍도이다.
도 2a에 도시된 바와 같이, 전원전압이 빠른 기울기로 접지전압 VSS 레벨에서 전원전압 VDD 레벨로 상승하게 되면, 일정한 전압(T3 시점) 이상에서 파워-온 리셋신호 POR가 발생하게 됨을 알 수 있다.
이에 반하여, 도 2b에서와 같이, 전원전압이 느린 기울기로 서서히 접지전압 VSS 레벨에서 전원전압 VDD 레벨로 상승하게 되면, 도 2a의 경우보다 더 많은 시간 동안 캐패시터 C1가 프리차지 된다. 따라서, 캐패시터 C1의 센싱 레벨이 빠르게 높아짐으로써 낮은 전압(T2 시점)에서 파워-온 리셋신호 POR가 발생됨을 알 수 있 다.
이처럼, 전원전압의 변화 정도에 따라 리셋신호 RESET의 발생이 불안정하게 되어 정상 전압보다 낮은 전압에서 코드 레지스터를 동작시키게 될 수 있다. 그렇게 되면, 코드 레지스터에 저장된 데이터가 잘못 읽혀지게 되거나 불충분한 상태로 재저장(Restore) 되는 동작이 수행되어 코드 레지스터에 오류를 유발하게 된다. 따라서, 어떠한 파워-업 슬로프에서도 일정한 전압 이상에서 파워-온 리셋신호 POR가 발생할 수 있도록 하는 회로가 절실히 요구된다.
또한, 종래의 파워-온 리셋회로는 커패시터 C1의 구성이 NMOS 커패시터, PIP(Poly-Insulator-Poly), MIM(Metal-Insulator-Metal) 등의 상유전체를 이용하기 때문에 커패시터의 면적이 증가하게 되는 문제점이 있다.
회로 블록이 안정적인 동작을 수행하기 위해서는 파워-업 동작이 일정 시간 안에 이루어져야 한다. 따라서, 상술된 종래의 파워-온 리셋회로는 RFID(Radio Frequency Identification) 장치의 면적을 증가시키게 되고 파워-업 슬로프에 많은 영향을 받게 된다.
또한, RFID 태그(Tag)의 경우 일정한 명령 펄스 파형에 의해 변형되어 명령 펄스 파형과 같은 주기로 RF 전원이 공급되었다 차단되는 동작을 반복하게 된다. 즉, 명령 펄스의 하이 구간에서는 RF 전원이 공급되고, 반대로, 명령 펄스가 로우인 구간에서는 RF 전원이 차단된다. 이때, RF 전원이 공급되는 동안에는 전원전압(VDD)이 안정되게 공급되나, RF 전원이 공급되지 않는 동안에는 전원전압(VDD)이 일정 전압 강하될 수도 있다.
일반적으로 파워-온 리셋 지연회로는 아주 큰 지연 시간을 사용하는 경우가 많다. 이러한 경우 전원전압(VDD)이 일정 전압 강하하면 전원전압(VDD)의 파워 노이즈에 의해 지연 회로에서 펄스 노이즈가 발생할 수 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로서, 불휘발성 강유전체 캐패시터를 이용하는 RFID의 파워-온 리셋 회로에서 파워-온 리셋 감지전압에 도달한 이후에 시스템 안정화를 위한 지연 시간을 두어 파워-업 슬로프에 무관하게 안정적으로 리셋신호가 발생되도록 하는데 그 목적이 있다.
또한, 본 발명은 파워-온 리셋회로의 지연회로에서 전원전압의 강하에 의한 펄스 노이즈를 방지할 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 불휘발성 강유전체 메모리를 포함하는 RFID에서의 파워-온 리셋 회로는, 풀업 전류를 공급하기 위한 풀업 전류 소스와, 풀업 전류 소스와 접지전압단 사이에 연결된 강유전체 용량부와, 풀업 전류 소스와 강유전체 용량부의 접속노드에 연결되어 리셋신호를 출력하는 드라이버, 및 드라이버의 일단의 출력에 따라 드라이버에 풀업전압을 공급하는 풀업소자를 포함하는 것을 특징으로 한다.
그리고, 본 발명은 전원전압의 레벨을 일정 기간 유지하여 제 1노드에 출력하는 래치부와, 제 1노드의 전압 레벨에 따라 제 2노드를 풀다운 제어하고, 제 2노드의 전압 레벨에 따라 제 1노드를 풀다운 제어하는 풀다운 제어수단과, 제 2노드 의 전압 레벨에 따라 제 1노드에 풀업 전류를 공급하는 풀업 전류 공급부와, 셀프 바이어스 게이트 전압에 따라 풀업 전류의 공급을 제어하여 파워-온 리셋신호의 천이 이전에 제 2노드의 전압 레벨을 전원전압 레벨로 풀업시키는 풀업 조정부, 및 제 1노드의 임계전압을 감지하여 제 1노드의 전압이 파워-온 리셋 감지전압 레벨에 도달한 경우, 제 1노드의 전압을 기설정된 시스템 안정화 지연 조정시간 동안 지연하여 파워-온 리셋신호를 출력하는 지연 조정부를 포함하는 것을 특징으로 한다.
또한, 본 발명은 전원전압의 레벨을 일정 기간 유지하여 제 1노드에 출력하는 래치부와, 제 1노드의 전압 레벨에 따라 제 2노드를 풀다운 제어하고, 제 2노드의 전압 레벨에 따라 제 1노드를 풀다운 제어하는 풀다운 제어수단과, 제 2노드의 전압 레벨에 따라 제 1노드에 풀업 전류를 공급하는 풀업 전류 공급부와, 셀프 바이어스 게이트 전압에 따라 풀업 전류의 공급을 제어하여 파워-온 리셋신호의 천이 이전에 제 2노드의 전압 레벨을 전원전압 레벨로 풀업시키는 풀업 조정부, 및 제 1노드의 임계전압을 감지하여 제 1노드의 전압이 파워-온 리셋 감지전압 레벨에 도달한 경우, 제 1노드의 전압을 기설정된 제 1지연 조정시간 동안 지연하고 제 2지연 조정시간만큼의 펄스폭을 갖는 파워-온 리셋신호를 출력하는 리셋 신호 발생부를 포함하는 것을 특징으로 한다.
또한, 본 발명은 전원전압의 레벨에 대응하여 발생하는 파워-온 리셋신호를 일정 시간 동안 지연하는 복수개의 지연 조정부를 포함하고, 복수개의 지연 조정부 각각은 입력신호를 구동하여 풀업 지연시간 동안 지연하는 풀업 지연 구동수단; 풀업 지연 구동수단의 출력을 풀다운 지연시간 동안 지연하는 풀다운 지연 구동수단; 및 풀다운 지연 구동수단의 풀업 및 풀다운 전압을 조정하는 전류 제한 저항 소자부를 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 3a 및 도 3b는 파워-온 리셋 회로에서 전원전압 지연회로의 회로도 및 동작 파형도이다.
파워-온 리셋 회로는 인버터 IV4,IV5와, 저항 R1,R2 및 커패시터 C2,C3를 포함한다. 여기서, 전원전압 VDD은 저항 R1을 통해 인버터 IV4에 공급된다. 그리고, 커패시터 C2는 노드 B와 접지전압단 사이에 연결된다. 또한, 접지전압 VSS은 저항 R2를 통해 인버터 IV5에 공급된다. 그리고, 커패시터 C3는 전원전압 VDD 인가단과 노드 C 사이에 연결된다.
이러한 구성을 갖는 파워-온 리셋 회로의 전원전압 지연회로는 인버터 IV4에 의해 노드 A의 전압을 구동하여 노드 B에 출력한다. 그리고, 인버터 IV4는 명령펄스에 의해 전원전압 VDD의 공급시 이를 구동하여 노드 B에 공급하게 된다. 이러한 경우, 노드 A의 입력신호가 일정함에도 불구하고, 노드 C에 (D)와 같이 원치않는 펄스 노이즈가 발생하게 된다.
즉, RFID 태그(Tag)의 경우 일정한 명령 펄스 파형에 의해 변형되어 명령 펄스 파형과 같은 주기로 RF 전원이 공급되었다 차단되는 동작을 반복하게 된다. 즉, 명령 펄스의 하이 구간에서는 RF 전원이 공급되고, 반대로, 명령 펄스가 로우인 구간에서는 RF 전원이 차단된다. 이때, RF 전원이 공급되는 동안에는 전원전 압(VDD)이 안정되게 공급되나, RF 전원이 공급되지 않는 동안에는 전원전압(VDD)이 일정 전압 강하될 수도 있다.
일반적으로 파워-온 리셋 지연회로는 아주 큰 지연 시간을 사용하는 경우가 많다. 이러한 경우 전원전압(VDD)이 일정 전압 강하하면 전원전압(VDD)의 파워 노이즈에 의해 지연 회로에서 (D)와 같이 펄스 노이즈가 발생할 수 있다.
도 4는 본 발명에 따른 불휘발성 강유전체 메모리를 포함하는 RFID의 전체 구성도이다. 본 발명의 RFID(Radio Frequency Identification) 장치는 크게 아날로그 블럭(100)과, 디지탈 블럭(200) 및 불휘발성 강유전체 메모리(FeRAM;non-volatile ferroelectric random access memory;300)를 구비한다.
여기서, 아날로그 블럭(100)은 전압 멀티플라이어(Voltage Multiplier;110), 전압 리미터(Voltage Limiter;120), 모듈레이터(Modulator;130), 디모듈레이터(Demodulator;140), 파워온 리셋부(Power On Reset;150) 및 클럭 발생부(160)를 구비한다.
그리고, 아날로그 블럭(100)의 안테나(10)는 외부의 리더기 또는 라이터기와 RFID 간에 무선 주파수 신호 RF를 송수신하기 위한 구성이다. 전압 멀티플라이어(110)는 안테나(10)로부터 인가되는 무선 주파수 신호 RF에 의해 RFID의 구동전압인 전원전압 VDD을 생성한다. 전압 리미터(120)는 안테나(10)로부터 인가된 무선 주파수 신호 RF의 전송 전압의 크기를 제한하여 디모듈레이터(140)와 클럭 발생부(160)에 출력한다.
또한, 모듈레이터(130)는 디지탈 블럭(200)으로부터 인가되는 응답 신호 RP 를 모듈레이팅하여 안테나(10)에 전송한다. 디모듈레이터(140)는 전압 멀티플라이어(110)와 전압 리미터(120)의 출력전압에 따라 안테나(10)로부터 인가되는 무선 주파수 신호 RF에서 동작 명령 신호를 검출하여 명령신호 CMD를 디지탈 블럭(200)에 출력한다.
파워온 리셋부(150)는 전압 멀티플라이어(110)의 출력 전압 VDD을 감지하여 리셋 동작을 제어하기 위한 파워-온 리셋신호 POR를 디지탈 블럭(200)에 출력한다. 클럭 발생부(160)는 전압 멀티플라이어(110)의 출력 전압 VDD에 따라 디지탈 블럭(200)의 동작을 제어하기 위한 클럭 CLK를 디지탈 블럭(200)에 공급한다.
또한, 상술된 디지탈 블럭(200)은 아날로그 블럭(100)으로부터 전원전압 VDD, 파워 온 리셋신호 POR, 클럭 CLK 및 명령신호 CMD를 인가받아 명령신호를 해석하고 제어신호 및 처리 신호들을 생성하여 아날로그 블럭(100)에 해당하는 응답신호 RP를 출력한다. 그리고, 디지탈 블럭(200)은 어드레스 ADD, 입/출력 데이터 I/O, 제어신호 CTR 및 클럭 CLK을 FeRAM(300)에 출력한다. FeRAM(300)은 불휘발성 강유전체 캐패시터 소자를 이용하여 데이타를 리드/라이트 하는 메모리 블럭이다.
이러한 구성을 갖는 RFID 칩의 수동 소자 전원은 안테나(10)에 전달된 전원을 이용하게 된다. 그런데, 장거리 동작을 위한 RFID 칩의 경우 안테나(10)에 전달되는 전원이 아주 미약하다. 이때, RFID 칩에 전달되는 전원에 비해 RFID 칩에서 소모되는 전원이 많으면 더 이상 RFID 칩의 전원이 상승하지 않게 된다.
RFID 칩에 전원이 공급되기 시작하면, 초기에는 파워-온 리셋 회로에서 전력을 전부 소모한다. 그리고, 파워-온 리셋신호 POR의 발생 이후에는 RFID 칩의 나 머지 회로 블록에서 전원을 사용하게 된다.
따라서, 파워-온 리셋 회로에서의 전력 소모는 매우 중요한 항목이 된다. 본 발명은 이러한 요구 조건을 만족시키기 위해 파워-온 리셋 회로의 구성시 고저항 소자를 이용하여 전류의 흐름을 제한하게 된다. 따라서, 파워-온 리셋 동작시에 1㎂ 이하의 작은 전류가 흐르도록 제어하여 전력 소모를 줄일 수 있도록 한다. 또한, 파워-온 리셋신호 POR의 발생 이후에는 전류 경로를 차단하여 전류 소모를 줄일 수 있도록 한다.
또한, 본 발명은 시스템 클록 등 일부 안정화 시간이 필요한 회로들을 위해 파워-온 리셋신호 POR의 감지 전압에 도달한 이후에 시스템 안정화를 위한 지연 시간을 주기 위한 지연 회로의 구성을 포함한다.
도 5는 도 4의 파워-온 리셋부(150)에 관한 상세 회로도이다.
본 발명은 PMOS트랜지스터 P3,P4와, 강유전체 용량부 FCU, 및 인버터부 IV6~IV8를 구비한다. 여기서, 강유전체 용량부 FCU는 PMOS트랜지스터 P3과 접지전압단 사이에 병렬 연결된 복수개의 강유전체 커패시터 FC1,FC2를 포함한다.
풀업 전류 소스인 PMOS트랜지스터 P3는 전원전압 VDD 인가단과 강유전체 용량부 FCU 사이에 연결되어 게이트 단자를 통해 접지전압이 인가된다. 이러한 PMOS트랜지스터 P3는 항상 턴온 상태를 유지하여 풀업 전류를 공급한다. 강유전체 커패시터 FC1,FC2는 PMOS트랜지스터 P3와 접지전압 VSS 인가단 사이에 병렬 연결된다. 그리고, PMOS트랜지스터 P4는 전원전압 VDD 인가단과 인버터 IV6의 출력단 사이에 연결되어 게이트 단자를 통해 인버터 IV7의 출력이 인가된다. 인버터 IV8는 인버터 IV7의 출력을 반전하여 리셋신호 RESET를 출력한다.
이러한 구성을 갖는 본 발명은 커패시터의 구성을 종래와 같이 상유전체가 아닌 강유전체 커패시터로 구현하여 파워-온 리셋회로의 면적을 줄일 수 있도록 한다.
도 6a 및 도 6b는 본 발명에 따른 파워-온 리셋 회로에서 전원전압 지연회로의 회로도 및 동작 파형도이다.
본 발명의 파워-온 리셋 회로는 복수개의 지연 조정부(400)~(400_n)를 포함한다. 여기서, 복수개의 지연 조정부(400)~(400_n) 각각은 인버터 IV9,IV10와, 전류 제한 저항 소자부(저항 R3,R4) 및 커패시터 C4,C5를 포함한다. 여기서, 커패시터 C4는 노드 B와 접지전압단 사이에 연결된다. 그리고, 전원전압 VDD은 저항 R3을 통해 인버터 IV10에 공급된다. 또한, 접지전압 VSS은 저항 R4를 통해 인버터 IV10에 공급된다. 그리고, 커패시터 C5는 전원전압 VDD 인가단과 노드 C 사이에 연결된다.
이러한 구성을 갖는 파워-온 리셋 회로의 전원전압 지연회로는 인버터 IV9에 의해 노드 A의 전압을 구동하여 노드 B에 출력한다. 그리고, 인버터 IV10는 명령펄스에 의해 전원전압 VDD의 공급시 노드 B의 전압을 구동하여 노드 C에 공급하게 된다. 이러한 본 발명은 고저항 소자인 저항 R3을 이용하여 노드 C의 하이 풀업 시간 및 전압을 조정함으로써 노드 C에 발생하는 펄스 노이즈를 (E)와 같이 방지할 수 있도록 한다.
도 7은 도 4의 파워-온 리셋부(150)에 관한 다른 실시예이다.
파워-온 리셋부(150)는 풀다운 용량부 PD1,PD4와, 래치부 L1와, 풀업 용량부 PU1와, 풀업 전류 공급부(151)와, 지연 조정부(152)와, 풀다운 조정부 PD2,PD3와, 풀업 조정부 PU2, 및 리셋전압 조정부 PORVC를 구비한다.
여기서, 풀다운 용량부 PD1는 NMOS트랜지스터 N1과 캐패시터 C6를 구비한다. NMOS트랜지스터 N1는 노드 NPOR_2에 소스/드레인 단자가 연결되어 게이트 단자를 통해 접지전압이 인가된다. 그리고, 캐패시터 C6는 노드 NPOR_2와 접지전압단 사이에 연결된 NMOS 캐패시터로 이루어진다.
그리고, 래치부 L1는 저항 R5,R6와 PMOS트랜지스터 P5,P6 및 NMOS트랜지스터 N2~N4를 구비한다. 여기서, 저항 R5은 전원전압 VDD 인가단과 PMOS트랜지스터 P5,P6의 공통 소스단자 사이에 연결된다. PMOS트랜지스터 P5,P6와 NMOS트랜지스터 N2,N3는 크로스 커플드 연결되어 래치 구조를 이룬다. NMOS트랜지스터 N4는 NMOS트랜지스터 N2,N3의 공통 소스단자와 저항 R6 사이에 연결되어 게이트 단자가 노드 NPOR_1와 연결된다. 저항 R6는 NMOS트랜지스터 N4와 그라운드 GND 전압단 사이에 연결된다. 이때, 저항 R5,R6은 저항값이 큰 저항소자를 사용하여 노드 NPOR_1,NPOR_2에 1㎂ 이하의 작은 전류가 흐르도록 한다.
또한, 풀업 용량부 PU1는 전원전압단과 노드 NPOR_1 사이에 연결되어 PMOS캐패시터로 구성되는 커패시터 C7을 구비한다. 풀업 전류 공급부(151)는 저항 R7과 PMOS트랜지스터 P7를 구비한다. 저항 R7은 전원전압단과 PMOS트랜지스터 P7 사이에 연결된다. PMOS트랜지스터 P7는 저항 R7과 노드 NPOR_1 사이에 연결되어 게이트 단자가 노드 NPOR_3에 연결된다. 이때, 저항 R7은 저항값이 큰 저항소자를 사 용하여 노드 NPOR_1에 1㎂이하의 작은 전류가 흐르도록 한다.
지연 조정부(152)는 노드 NPOR_1의 출력을 일정시간 지연하여 파워-온 리셋신호 POR를 출력한다. 또한, 풀다운 조정부 PD2는 노드 NPOR_1와 접지전압단 사이에 연결되어 게이트 단자가 노드 NPOR_3에 연결된 NMOS트랜지스터 N5를 구비한다. 풀다운 조정부 PD3는 저항 R8과 NMOS트랜지스터 N6을 구비한다. 여기서, 저항 R8은 노드 NPOR_3와 NMOS트랜지스터 N6 사이에 연결된다. 그리고, NMOS트랜지스터 N6는 저항 R8과 접지전압단 사이에 연결되어 게이트 단자가 노드 NPOR_1에 연결된다. 풀다운 용량부 PD4는 노드 NPOR_3에 소스/드레인 단자가 연결되어 게이트 단자를 통해 접지전압이 인가되는 NMOS트랜지스터 N7를 구비한다. 이때, 저항 R8은 저항값이 큰 저항소자를 사용하여 노드 NPOR_3에 1㎂ 이하의 작은 전류가 흐르도록 한다.
풀업 조정부 PU2는 PMOS트랜지스터 P8~P12와 NMOS트랜지스터 N8을 구비한다. 여기서, PMOS트랜지스터 P8는 소스/드레인 단자가 전원전압단에 연결되 게이트 단자가 셀프 바이어스 게이트 전압 노드 Nself와 연결된다. 그리고, NMOS트랜지스터 N8는 PMOS트랜지스터 P8의 게이트 단자와 접지전압단 사이에 연결되어 게이트 단자가 셀프 바이어스 게이트 전압 노드 Nself와 공통 연결된다. PMOS트랜지스터 P9~P12는 전원전압단과 노드 NPOR_3 사이에 직렬 연결되어 게이트 단자가 셀프 바이어스 게이트 전압 노드 Nself와 공통 연결된다.
리셋전압 조정부 PORVC는 NMOS트랜지스터 N9,N10와 스위치 SW를 구비한다. 여기서, NMOS트랜지스터 N9,N10는 전원전압단과 노드 NPOR_3 사이에 직렬 연결되어 게이트 단자가 스위치 SW의 양단에 연결된다.
도 8은 도 7의 지연 조정부(152)에 관한 상세 회로도이다.
지연 조정부(152)는 노드 NPOR_1와 파워-온 리셋신호 POR의 출력단 사이에 복수개의 지연 조정부(153,158)와 출력 버퍼부(159)를 구비한다. 그리고, 각각의 지연 조정부(153,158)는 풀업 지연 구동부(154)와, 풀업 지연 강유전체 용량부(155)와, 풀다운 지연 구동부(156) 및 풀다운 지연 강유전체 용량부(157)를 포함한다.
여기서, 풀업 지연 구동부(154)는 전원전압단과 접지전압단 사이에 직렬 연결된 저항 R9과, PMOS트랜지스터 P13와 NMOS트랜지스터 N11를 구비한다. CMOS 인버터인 PMOS트랜지스터 P13와 NMOS트랜지스터 N11의 공통 게이트 단자는 노드 NPOR_1와 공통 연결된다. 풀업 지연 강유전체 용량부(155)는 풀업 지연 구동부(154)의 출력단과 접지전압단 사이에 병렬 연결된 강유전체 커패시터 FC3,FC4를 구비한다.
그리고, 풀다운 지연 구동부(156)는 전원전압단과 접지전압단 사이에 직렬 연결된 PMOS트랜지스터 P14, NMOS트랜지스터 N12 및 저항 R10을 구비한다. CMOS 인버터인 PMOS트랜지스터 P14와 NMOS트랜지스터 N12의 공통 게이트 단자는 풀업 지연 구동부(154)의 출력단과 공통 연결된다. 풀다운 지연 강유전체 용량부(157)는 풀다운 지연 구동부(156)의 출력단과 전원전압단 사이에 병렬 연결된 강유전체 커패시터 FC5,FC6를 구비한다.
또한, 제 n번째 지연조정부(158)의 구성은 제 1지연 조정부(153)의 상세한 구성과 동일하므로 그 상세한 연결관계의 설명은 생략하기로 한다.
출력 버퍼부(159)는 전원전압단과 접지전압단 사이에 직렬 연결된 PMOS트랜지스터 P15, NMOS트랜지스터 N13 및 저항 R11을 구비한다. PMOS트랜지스터 P15와 NMOS트랜지스터 N13의 공통 게이트 단자는 제 n번째 지연조정부(158)의 출력단과 공통 연결된다. 그리고, PMOS트랜지스터 P15와 NMOS트랜지스터 N13의 공통 드레인 단자를 통해 파워-온 리셋신호 POR를 출력한다.
이러한 구성을 갖는 지연 조정부(152)는 시스템 클록 등 일부 안정화 시간이 필요한 회로들을 위해 파워-온 리셋신호 POR가 감지전압 레벨에 도달한 이후에 시스템 안정화를 위한 지연 시간 동안 파워-온 리셋신호 POR를 지연하도록 한다.
즉, 지연 조정부(152)는 제 1지연 조정부(153) 내지 제 n지연 조정부(158)에 따라 지연시간을 배분하여 노드 NPOR_1의 출력을 시스템 안정화 지연 조정시간 동안 지연한 후 파워-온 리셋신호 POR를 출력한다.
여기서, 풀업 지연 시간은 지연 저항 소자인 저항 R9과 풀업 지연 강유전체 용량부(155)의 커패시터에 의해 결정된다. 그리고, 풀다운 지연 시간은 지연 저항 소자인 저항 R10과 풀다운 지연 강유전체 용량부(157)의 커패시터에 의해 결정된다. 또한, 출력 버퍼부(159)의 저항 R11은 CMOS의 트랜지션(Transition) 전류를 제한하기 위한 저항 소자이다.
도 9는 도 7의 지연 조정부(152)에 관한 다른 실시예이다.
지연 조정부(152)는 노드 NPOR_1와 파워-온 리셋신호 POR의 출력단 사이에 연결된 복수개의 지연 조정부(500)~(500_n)와, 출력 버퍼부(510) 및 출력 구동 부(520)를 포함한다. 그리고, 복수개의 지연 조정부(500)~(500_n) 각각은 풀업 지연 구동부(502)와, 풀업 지연 강유전체 용량부(504)와, 풀다운 지연 구동부(506) 및 풀다운 지연 강유전체 용량부(508)를 포함한다.
여기서, 풀업 지연 구동부(502)는 전원전압단과 접지전압단 사이에 직렬 연결된 PMOS트랜지스터 P16와 NMOS트랜지스터 N14를 구비한다. CMOS 인버터인 PMOS트랜지스터 P16와 NMOS트랜지스터 N14의 공통 게이트 단자는 노드 NPOR_1와 공통 연결된다. 풀업 지연 강유전체 용량부(504)는 풀업 지연 구동부(502)의 출력단과 접지전압단 사이에 병렬 연결된 강유전체 커패시터 FC7,FC8를 구비한다.
그리고, 풀다운 지연 구동부(506)는 전원전압단과 접지전압단 사이에 직렬 연결된 PMOS트랜지스터 P17, NMOS트랜지스터 N15 및 전류 제한 저항 소자부(저항 R11,R12)를 구비한다. CMOS 인버터인 PMOS트랜지스터 P17와 NMOS트랜지스터 N15의 공통 게이트 단자는 풀업 지연 구동부(504)의 출력단과 공통 연결된다. 그리고, 저항 R11는 전원전압단과 PMOS트랜지스터 P17 사이에 연결된다. 또한, 저항 R12은 NMOS트랜지스터 N15와 접지전압단 사이에 연결된다. 풀다운 지연 강유전체 용량부(508)는 풀다운 지연 구동부(506)의 출력단과 전원전압단 사이에 병렬 연결된 강유전체 커패시터 FC9,FC10를 구비한다.
또한, 제 n번째 지연조정부(500_n)의 구성은 제 1지연 조정부(500)의 상세한 구성과 동일하므로 그 상세한 연결관계의 설명은 생략하기로 한다.
출력 버퍼부(510)는 전원전압단과 접지전압단 사이에 직렬 연결된 PMOS트랜지스터 P18, NMOS트랜지스터 N16 및 저항 R13을 구비한다. PMOS트랜지스터 P18와 NMOS트랜지스터 N16의 공통 게이트 단자는 제 n번째 지연조정부(500_n)의 출력단과 공통 연결된다. 그리고, 출력 구동부(520)는 PMOS트랜지스터 P18와 NMOS트랜지스터 N16의 공통 드레인 단자를 통해 인가되는 신호를 구동하여 파워-온 리셋신호 POR를 출력한다.
이러한 구성을 갖는 지연 조정부(152)는 시스템 클록 등 일부 안정화 시간이 필요한 회로들을 위해 파워-온 리셋신호 POR가 감지전압 레벨에 도달한 이후에 시스템 안정화를 위한 지연 시간 동안 파워-온 리셋신호 POR를 지연하도록 한다.
즉, 지연 조정부(152)는 제 1지연 조정부(500) 내지 제 n지연 조정부(500_n)에 따라 지연시간을 배분하여 노드 NPOR_1의 출력을 시스템 안정화 지연 조정시간 동안 지연한 후 파워-온 리셋신호 POR를 출력한다.
여기서, 풀업 지연 시간은 풀업 지연 구동부(502)와 풀업 지연 강유전체 용량부(504)의 커패시터에 의해 결정된다. 그리고, 풀다운 지연 시간은 지연 저항 소자인 저항 R11,R12과 풀다운 지연 강유전체 용량부(508)의 커패시터에 의해 결정된다. 또한, 출력 버퍼부(510)의 저항 R13은 CMOS의 트랜지션(Transition) 전류를 제한하기 위한 저항 소자이다.
따라서, 본 발명은 시스템 클록 등 일부 안정화 시간이 필요한 회로들을 위해 파워-온 리셋신호 POR의 감지 전압에 도달한 이후에 시스템 안정화를 위한 지연 시간을 주기 위한 지연 회로의 구성을 포함한다.
이러한 구성을 갖는 본 발명의 동작 과정을 도 10의 동작 타이밍도를 참조하여 설명하면 다음과 같다.
먼저, 풀다운 용량부 PD1는 파워-온 리셋신호 POR의 출력이 천이하기 이전에 파워-온 리셋신호 POR의 센싱 구간인 T1 구간에서 노드 NPOR_2의 전압을 그라운드 전압으로 커플링(Coupling)시킨다. 여기서, NMOS트랜지스터 N1는 동작 모드시 플로팅 상태를 유지하여 파워 다운 모드에서는 쇼트 상태를 유지한다.
그리고, 래치부 L1는 노드 NPOR_1,NPOR_2의 전압을 안정된 전압 레벨로 유지시킨다. 여기서, 저항 R5,R6은 노드 NPOR_1,NPOR_2의 전류를 제한하기 위한 저항 소자이다.
즉, PMOS트랜지스터 P6의 턴온에 의해 전원전압 VDD의 레벨이 증가하면, 노드 NPOR_1로 전류 유입이 증가하게 되어 전원전압의 상승에 따라 노드 NPOR_1의 전압 레벨이 상승하게 된다. 그리고, 노드 NPOR_1의 전압 레벨이 상승하게 되면 NMOS트랜지스터 N4가 턴온되어 노드 NPOR_2가 안정적으로 로우 레벨을 유지하게 되고, 노드 NPOR_1는 전원전압 레벨의 상승에 따라 하이 레벨을 유지한다.
다음에, 풀다운 조정부 PD3는 노드 NPOR_1의 전압에 의해 노드 NPOR_3의 상승전압을 안정되게 유지시킨다. 즉, 풀다운 조정부 PD3가 없을 경우 노드 NPOR_3는 플로팅 상태가 되어 노드 NPOR_3의 전압 레벨이 불안정하게 된다. 여기서, 저항 R8는 노드 NPOR_3의 전류를 제한하기 위한 저항 소자이다. 그리고, 노드 NPOR_1가 하이 레벨을 유지할 경우 NMOS트랜지스터 N6가 턴온되어 노드 NPOR_3는 안정적인 로우 레벨을 유지한다.
이때, 풀다운 용량부 PD4는 노드 NPOR_1의 전압이 작을 경우 풀다운 조정부 PD3의 전류 구동 능력이 아주 작게 되므로, 이를 보강하기 위해 노드 NPOR_3를 그 라운드 전압으로 커플링시킨다.
이후에, 풀업 용량부 PU1는 파워-온 리셋신호 POR가 천이하기 이전의 파워-업 단계에서 노드 NPOR_1를 하이 전압으로 커플링시킨다. 그리고, 풀업 전류 공급부(151)는 노드 NPOR_3의 전압 레벨에 따라 파워-업 리셋신호 POR가 천이하기 이전에 노드 NPOR_1를 하이 전압으로 유지시킨다. 여기서, 저항 R7는 풀업 전류 공급부(151)의 전류를 제한하기 위한 저항 소자이다.
이어서, 풀다운 조정부 PD2는 노드 NPOR_3의 전압이 임계전압에 다다르면 NMOS트랜지스터 N5가 턴온되어 노드 NPOR_1의 전압을 하이에서 로우로 천이시킨다. 이때, 지연 조정부(152)는 노드 NPOR_1의 임계전압을 감지하여 시스템 안정화를 위한 지연 조정시간 동안 이를 지연하여 파워-온 리셋신호 POR를 전원전압 VDD 레벨로 천이시킨다.
이러한 본 발명의 파워-온 리셋신호 POR는 노드 NPOR_1의 전압 변화에 의해 일정시간 지연 후에 발생되고, 노드 NPOR_1의 전압 변화는 노드 NPOR_3의 전압에 의해 결정된다. 따라서, 본 발명에서는 전원전압이 파워-온 리셋신호 POR를 발생시키기 위한 일정 레벨에 도달하기까지 노드 NPOR_3의 전압을 안정적으로 로우 레벨로 유지시키게 된다.
이에 따라, 풀업 조정부 PU2는 PMOS트랜지스터 P9~P12의 셀프 바이어스(Self Bias) 게이트 전압 노드 Nself의 전압을 이용하여 PMOS트랜지스터 P8가 턴온되도록 제어한다.
따라서, 파워-온 리셋신호 POR의 발생 이전에 파워-온 리셋신호 POR의 전압 레벨을 감지하기 위한 T2 구간에서 노드 NPOR_3의 전압이 다시 전원전압 VDD 레벨로 상승된다. 즉, PMOS트랜지스터 P9~P12는 게이트 단자를 통해 인가되는 셀프 바이어스 게이트 전압에 따라 전원전압이 인가된 후 일정 레벨에 도달할 때까지는 노드 NPOR_3로의 전류 공급을 억제하고, 일정 레벨 이상이 되면 노드 NPOR_3로 전류를 공급하여 노드 NPOR_3의 전압을 전원전압 VDD 레벨 수준까지 풀업시킨다.
즉, 노드 NPOR_3의 전압은 초기에는 NMOS트랜지스터 N6에 의해 로우 레벨을 유지한다. 하지만, 전원전압 레벨이 서서히 증가하면서 노드 NPOR_3에 유출되는 전류와, 풀업 조정부 PU2 및 리셋전압 조정부 PORVC에 의해 유입되는 전류에 의해 노드 NPOR_3의 전압 크기가 결정된다.
또한, 전원전압 강하 조정부인 리셋전압 조정부 PORVC는 NMOS트랜지스터 N9,N10 또는 PMOS트랜지스터 P9~P12의 문턱전압(Vth)을 이용해서 전원전압 VDD을 VDD-Vth로 전압강하시켜 노드 NPOR_3에 공급한다. 이때, 리셋전압 조정부 PORVC는 스위치 SW에 의해 직렬 연결된 NMOS트랜지스터 N9,N10의 개수를 조정함으로써 파워-온 리셋신호 POR가 발생되는 전압 레벨을 결정한다.
즉, 전원전압 VDD가 일정 레벨에 도달하기 전까지는 노드 NPOR_3에 리셋전압 조정부 PORVC에 의한 전류만 공급되어 NMOS트랜지스터 N5가 턴오프 상태를 유지한다. 하지만, 전원전압 VDD가 증가하여 리셋전압 조정부 PORVC에 의한 전류 공급과 풀업 조정부 PU2에 의한 전류 공급이 노드 NPOR_3의 전류보다 커지게 되면 노드 NPOR_3의 전압은 하이 레벨로 천이된다.
이에 따라, NMOS트랜지스터 N5가 턴온되고 노드 NPOR_1의 전압이 풀다운되어 파워-온 리셋신호 POR가 발생된다. 이때, 지연 조정부(152)에 의해 파워-온 리셋신호 POR가 시스템 안정화 지연 조정시간(T2~T3) 동안 지연된 후에 파워-온 리셋신호 POR가 전원전압 VDD 레벨로 천이하게 된다. 즉, 시스템 전원이 충분히 상승하여 시스템의 안정화 지연시간 동안 지연된 후 파워-온 리셋신호 POR가 발생하도록 한다. 이에 따라, 파워-온 리셋신호 POR가 로우에서 하이로 천이하면 시스템 동작을 시작하게 된다.
여기서, 노드 NPOR_1가 풀다운되면 NMOS트랜지스터 N6에 의한 전류 누출이 차단되고 풀업 조정부 PU2에 의한 전류 공급이 개시되어 노드 NPOR_3의 전압은 보다 안정적으로 하이 레벨을 유지하게 된다.
도 11은 본 발명에 따른 불휘발성 강유전체 메모리를 포함하는 RFID에서의 파워-온 리셋 회로의 또 다른 실시예이다.
도 11의 실시예는 도 7의 구성에 비해 지연 조정부(152)의 구성 대신에 리셋신호 발생부(600)를 구비한다는 것이 상이하고 나머지 구성들은 도 7의 구성과 모두 동일하다.
리셋신호 발생부(600)는 1차 지연부(610)와, 2차 지연부(620) 및 파워-온 리셋 펄스 발생부(630)를 포함한다. 여기서, 1차 지연부(610)는 노드 NPOR_1의 출력을 일정시간 지연하여 지연신호 PD_1를 출력한다. 그리고, 2차 지연부(620)는 1차 지연부(610)의 출력인 지연신호 PD_1를 일정시간 지연하여 지연신호 PD_2를 출력한다. 파워-온 리셋 펄스 발생부(630)는 지연신호 PD_1,PD_2에 따라 특정 펄스폭을 갖는 파워-온 리셋신호 PPOR를 발생한다.
이러한 리셋신호 발생부(600)는 시스템 클록 등 일부 안정화 시간이 필요한 회로들을 위해 파워-온 리셋 감지 전압의 도달 이후에 시스템 안정화를 위한 지연 시간을 설정하기 위한 것이다.
도 12는 도 11의 1차 지연부(610) 및 2차 지연부(620)에 관한 상세 회로도이다. 여기서, 1차 지연부(610) 및 2차 지연부(620)의 상세 구성은 동일하므로 본 발명에서는 1차 지연부(610)의 구성을 그 실시예로 설명하기로 한다.
1차 지연부(610)는 풀업 지연 구동부(611)와, 풀업 지연 강유전체 용량부(612)와, 풀다운 지연 구동부(613) 및 풀다운 지연 강유전체 용량부(614)를 포함한다.
여기서, 풀업 지연 구동부(611)는 전원전압단과 접지전압단 사이에 직렬 연결된 저항 R14과, PMOS트랜지스터 P19와 NMOS트랜지스터 N17를 구비한다. CMOS 인버터인 PMOS트랜지스터 P19와 NMOS트랜지스터 N17의 공통 게이트 단자는 노드 NPOR_1와 공통 연결된다. 풀업 지연 강유전체 용량부(612)는 풀업 지연 구동부(611)의 출력단과 접지전압단 사이에 병렬 연결된 강유전체 커패시터 FC11,FC12를 구비한다.
그리고, 풀다운 지연 구동부(613)는 전원전압단과 접지전압단 사이에 직렬 연결된 PMOS트랜지스터 P20, NMOS트랜지스터 N18 및 저항 R15을 구비한다. CMOS 인버터인 PMOS트랜지스터 P20와 NMOS트랜지스터 N18의 공통 게이트 단자는 풀업 지연 구동부(611)의 출력단과 공통 연결된다. 풀다운 지연 강유전체 용량부(614)는 풀다운 지연 구동부(613)의 출력단과 전원전압단 사이에 병렬 연결된 강유전체 커 패시터 FC13,FC14를 구비한다.
여기서, 풀업 지연 시간은 지연 저항 소자인 저항 R14과 풀업 지연 강유전체 용량부(612)의 커패시터에 의해 결정된다. 그리고, 풀다운 지연 시간은 지연 저항 소자인 저항 R15과 풀다운 지연 강유전체 용량부(614)의 커패시터에 의해 결정된다.
도 13은 도 11의 1차 지연부(610) 및 2차 지연부(620)에 관한 다른 실시예이다. 여기서, 1차 지연부(610) 및 2차 지연부(620)의 상세 구성은 동일하므로 본 발명에서는 1차 지연부(610)의 구성을 그 실시예로 설명하기로 한다.
1차 지연부(610)는 풀업 지연 구동부(615)와, 풀업 지연 강유전체 용량부(616)와, 풀다운 지연 구동부(617) 및 풀다운 지연 강유전체 용량부(618)를 포함한다.
여기서, 풀업 지연 구동부(615)는 전원전압단과 접지전압단 사이에 직렬 연결된 PMOS트랜지스터 P21와 NMOS트랜지스터 N19를 구비한다. CMOS 인버터인 PMOS트랜지스터 P21와 NMOS트랜지스터 N19의 공통 게이트 단자는 노드 NPOR_1와 공통 연결된다. 풀업 지연 강유전체 용량부(616)는 풀업 지연 구동부(615)의 출력단과 접지전압단 사이에 병렬 연결된 강유전체 커패시터 FC15,FC16를 구비한다.
그리고, 풀다운 지연 구동부(617)는 전원전압단과 접지전압단 사이에 직렬 연결된 PMOS트랜지스터 P22, NMOS트랜지스터 N20 및 전류 제한 저항 소자부(저항 R16,R17)를 구비한다. CMOS 인버터인 PMOS트랜지스터 P22와 NMOS트랜지스터 N20의 공통 게이트 단자는 풀업 지연 구동부(615)의 출력단과 공통 연결된다. 그리고, 저항 R16는 전원전압단과 PMOS트랜지스터 P22 사이에 연결된다. 그리고, 저항 R17은 NMOS트랜지스터 N20와 접지전압단 사이에 연결된다. 풀다운 지연 강유전체 용량부(618)는 풀다운 지연 구동부(617)의 출력단과 전원전압단 사이에 병렬 연결된 강유전체 커패시터 FC17,FC18를 구비한다.
여기서, 풀업 지연 시간은 풀업 지연 구동부(615)와 풀업 지연 강유전체 용량부(616)의 커패시터에 의해 결정된다. 그리고, 풀다운 지연 시간은 지연 저항 소자인 저항 R16,R17과 풀다운 지연 강유전체 용량부(618)의 커패시터에 의해 결정된다.
도 14는 도 11의 파워-온 리셋 펄스 발생부(630)에 관한 상세 회로도이다.
파워-온 리셋 펄스 발생부(630)는 펄스 구동부(631)와, 펄스 구동부(632) 및 버퍼부(633)를 구비한다.
여기서, 펄스 구동부(631)는 전원전압단과 접지전압단 사이에 직렬 연결된 저항 R18와, PMOS트랜지스터 P23,P24 및 NMOS트랜지스터 N21을 구비한다. PMOS트랜지스터 P23와 NMOS트랜지스터 N21는 공통 게이트 단자를 통해 지연신호 PD_2가 인가된다. 그리고, NMOS트랜지스터 N22는 NMOS트랜지스터 N21과 병렬 연결되어 게이트 단자가 PMOS트랜지스터 P23와 공통 연결된다.
또한, 펄스 구동부(632)는 전원전압단과 접지전압단 사이에 직렬 연결된 PMOS트랜지스터 P25와, NMOS트랜지스터 N23 및 저항 R19을 구비한다. PMOS트랜지스터 P25와 NMOS트랜지스터 N23는 공통 게이트 단자를 통해 지연신호 PD_1가 인가되고, 공통 드레인 단자가 NMOS트랜지스터 N22와 공통 연결된다.
또한, 버퍼부(633)는 전원전압단과 접지전압단 사이에 직렬 연결된 PMOS트랜지스터 P26와, NMOS트랜지스터 N24 및 저항 R20을 구비한다. PMOS트랜지스터 P26와 NMOS트랜지스터 N24는 공통 게이트 단자가 펄스 구동부(631)의 출력과 연결되고, 공통 드레인 단자를 통해 파워-온 리셋신호 PPOR를 출력한다.
이러한 구성을 갖는 파워-온 리셋 펄스 발생부(630)는 지연신호 PD_1,PD_2를 반전시킨 후 노아연산하고 버퍼부(633)를 통해 특정 펄스폭을 갖는 파워-온 리셋신호 PPOR를 출력하게 된다. 여기서, 저항 R18~R20은 전류 제한 저항소자로써 각각의 로직 회로와 직렬 연결된다.
이러한 구성을 갖는 본 발명의 동작 과정을 도 15의 동작 타이밍도를 참조하여 설명하면 다음과 같다.
먼저, T1 구간은 파워-온 리셋신호 POR의 센싱 구간이며, 파워-온 리셋신호 POR의 감지 전압에 도달하기까지 노드 NPOR_1에서 전압 레벨이 상승한다. 그리고, T2 구간은 파워-온 리셋신호 POR가 감지 전압 레벨에 도달하는 구간이다.
리셋신호 발생부(600)는 시스템의 클록 발생기 등의 안정화를 위해 노드 NPOR_1의 출력신호를 일정시간 동안(T2~T3) 1차 지연시켜 파워-온 리셋신호 PPOR를 출력한다.
T4구간의 진입시 리셋신호 발생부(600)는 노드 NPOR_1의 출력신호를 일정시간 동안(T4 구간) 2차 지연시켜 로우 펄스를 갖는 파워-온 리셋신호 PPOR를 출력한다. 즉, T4 구간은 2차 지연부(620)의 펄스폭 만큼 파워-온 리셋신호 PPOR가 로우 펄스폭을 갖는 구간이 된다. 이에 따라, 파워-온 리셋신호 POR가 로우에서 하이로 천이하면 시스템 동작을 시작하게 된다.
이상에서 설명한 바와 같이, 본 발명은 다음과 같은 효과를 제공한다.
첫째, 본 발명은 종래의 RC 지연 방법이 아닌 센싱 전류 레벨에 의해 파워-온 리셋신호를 발생하여 파워-업 슬로프에 무관한 파워-온 리셋신호를 발생하게 된다.
둘째, 파워-온 리셋 회로에 고저항 소자를 이용하여 전류의 흐름을 제한함으로써 파워-온 리셋 동작시 전류 소모를 감소시킬 수 있도록 한다.
셋째, 본 발명은 파워-온 리셋 동작 이후에 래치 상태로 복귀하여 전류 경로를 차단함으로써 전류 소모를 줄이고, 센싱 전압 부근에서 글리치(Glitch) 발생을 제거할 수 있도록 한다.
넷째, 본 발명은 파워-온 리셋회로에서 전원전압의 강하에 의한 펄스 노이즈를 방지할 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (49)

  1. 풀업 전류를 공급하기 위한 풀업 전류 소스;
    상기 풀업 전류 소스와 접지전압단 사이에 연결된 강유전체 용량부;
    상기 풀업 전류 소스와 상기 강유전체 용량부의 접속노드에 연결되어 리셋신호를 출력하는 드라이버; 및
    상기 드라이버의 일단의 출력에 따라 상기 드라이버에 풀업전압을 공급하는 풀업소자를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 파워-온 리셋 회로.
  2. 제 1항에 있어서, 상기 강유전체 용량부는 상기 풀업 전류 소스와 접지전압단 사이에 병렬 연결된 복수개의 강유전체 커패시터를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 파워-온 리셋 회로.
  3. 전원전압의 레벨을 일정 기간 유지하여 제 1노드에 출력하는 래치부;
    상기 제 1노드의 전압 레벨에 따라 제 2노드를 풀다운 제어하고, 상기 제 2노드의 전압 레벨에 따라 상기 제 1노드를 풀다운 제어하는 풀다운 제어수단;
    상기 제 2노드의 전압 레벨에 따라 상기 제 1노드에 풀업 전류를 공급하는 풀업 전류 공급부;
    셀프 바이어스 게이트 전압에 따라 풀업 전류의 공급을 제어하여 파워-온 리 셋신호의 천이 이전에 상기 제 2노드의 전압 레벨을 전원전압 레벨로 풀업시키는 풀업 조정부; 및
    상기 제 1노드의 임계전압을 감지하여 상기 제 1노드의 전압이 파워-온 리셋 감지전압 레벨에 도달한 경우, 상기 제 1노드의 전압을 기설정된 시스템 안정화 지연 조정시간 동안 지연하여 상기 파워-온 리셋신호를 출력하는 지연 조정부를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 파워-온 리셋 회로.
  4. 제 3항에 있어서,
    상기 파워-온 리셋신호가 천이하기 이전에 상기 래치부의 입력단을 그라운드 전압으로 커플링하는 제 1풀다운 용량부;
    상기 파워-온 리셋신호가 천이하기 이전에 상기 제 1노드를 하이 전압으로 커플링하는 풀업 용량부;
    상기 제 2노드를 그라운드 전압으로 커플링하는 제 2풀다운 용량부; 및
    상기 전원전압을 일정 수준 전압강하시켜 상기 제 2노드에 출력하는 리셋전압 조정부를 더 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 파워-온 리셋 회로.
  5. 제 3항에 있어서, 상기 풀다운 제어수단은
    상기 제 1노드의 전압 레벨에 따라 상기 제 2노드를 풀다운 제어하는 제 1풀 다운 조정부; 및
    상기 제 2노드의 전압 레벨에 따라 상기 제 1노드를 풀다운 제어하는 제 2풀다운 조정부를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 파워-온 리셋 회로.
  6. 제 3항에 있어서, 상기 지연 조정부는
    상기 제 1노드와 상기 파워-온 리셋신호의 출력단 사이에 연결되어 상기 제 1노드의 전압을 상기 시스템 안정화 지연 조정시간 동안 분배하여 지연하는 복수개의 지연 조정수단; 및
    상기 복수개의 지연 조정수단 중 최종단의 지연 조정수단의 출력을 버퍼링하여 상기 파워-온 리셋신호를 출력하는 출력 버퍼부를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 파워-온 리셋 회로.
  7. 제 6항에 있어서, 상기 복수개의 지연 조정 수단 각각은
    상기 제 1노드의 출력을 풀업 지연시간 동안 지연하는 풀업 지연수단; 및
    상기 풀업 지연수단의 출력을 풀다운 지연시간 동안 지연하는 풀다운 지연수단을 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 파워-온 리셋 회로.
  8. 제 7항에 있어서, 상기 풀업 지연수단은
    상기 제 1노드의 출력을 일정시간 지연하는 풀업 지연 구동부; 및
    상기 풀업 지연 구동부의 출력단과 접지전압단 사이에 연결된 풀업 지연 강유전체 용량부를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 파워-온 리셋 회로.
  9. 제 8항에 있어서, 상기 풀업 지연 구동부는
    전원전압단에 연결된 제 1전류 제한 저항 소자; 및
    상기 제 1전류 제한 저항 소자와 접지전압단 사이에 연결되어 게이트 단자가 상기 제 1노드에 연결된 제 1CMOS 인버터를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 파워-온 리셋 회로.
  10. 제 8항에 있어서, 상기 풀업 지연 구동부는
    전원전압단과 접지전압단 사이에 연결되어 게이트 단자가 상기 제 1노드에 연결된 제 2CMOS 인버터를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 파워-온 리셋 회로.
  11. 제 8항에 있어서, 상기 풀업 지연 강유전체 용량부는
    상기 풀업 지연 구동부와 접지전압단 사이에 병렬 연결된 복수개의 강유전체 커패시터를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 파워-온 리셋 회로.
  12. 제 7항에 있어서, 상기 풀다운 지연수단은
    상기 풀업 지연수단의 출력을 일정시간 지연하는 풀다운 지연 구동부; 및
    상기 풀다운 지연 구동부의 출력단과 전원전압단 사이에 연결된 풀다운 지연 강유전체 용량부를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 파워-온 리셋 회로.
  13. 제 12항에 있어서, 상기 풀다운 지연 구동부는
    접지전압단에 연결된 제 2전류 제한 저항 소자; 및
    전원전압단과 상기 제 2전류 제한 저항 소자 사이에 연결되어 게이트 단자가 상기 풀업 지연수단의 출력에 연결된 제 2CMOS 인버터를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 파워-온 리셋 회로.
  14. 제 12항에 있어서, 상기 풀다운 지연 구동부는
    전원전압단에 연결된 제 3전류 제한 저항 소자;
    접지전압단에 연결된 제 4전류 제한 저항 소자; 및
    상기 제 3전류 제한 저항 소자와 상기 제 4전류 제한 저항 소자 사이에 연결되어 게이트 단자가 상기 풀업 지연수단의 출력에 연결된 제 3CMOS 인버터를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 파워-온 리셋 회로.
  15. 제 12항에 있어서, 상기 풀다운 지연 강유전체 용량부는
    상기 풀다운 지연 구동부와 전원전압단 사이에 병렬 연결된 복수개의 강유전체 커패시터를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 파워-온 리셋 회로.
  16. 제 6항에 있어서, 상기 출력 버퍼부는
    접지전압단과 연결된 제 5전류 제한 저항 소자; 및
    상기 제 5전류 제한 저항 소자와 전원전압단 사이에 연결되어 게이트 단자가 상기 복수개의 지연 조정수단의 출력과 연결된 제 4CMOS 인버터를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 파워-온 리셋 회로.
  17. 전원전압의 레벨을 일정 기간 유지하여 제 1노드에 출력하는 래치부;
    상기 제 1노드의 전압 레벨에 따라 제 2노드를 풀다운 제어하고, 상기 제 2노드의 전압 레벨에 따라 상기 제 1노드를 풀다운 제어하는 풀다운 제어수단;
    상기 제 2노드의 전압 레벨에 따라 상기 제 1노드에 풀업 전류를 공급하는 풀업 전류 공급부;
    셀프 바이어스 게이트 전압에 따라 풀업 전류의 공급을 제어하여 파워-온 리셋신호의 천이 이전에 상기 제 2노드의 전압 레벨을 전원전압 레벨로 풀업시키는 풀업 조정부; 및
    상기 제 1노드의 임계전압을 감지하여 상기 제 1노드의 전압이 파워-온 리셋 감지전압 레벨에 도달한 경우, 상기 제 1노드의 전압을 기설정된 제 1지연 조정시간 동안 지연하고 제 2지연 조정시간만큼의 펄스폭을 갖는 상기 파워-온 리셋신호를 출력하는 리셋 신호 발생부를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 파워-온 리셋 회로.
  18. 제 17항에 있어서, 상기 리셋 신호 발생부는
    상기 제 1노드의 전압을 상기 제 1지연 조정 시간 동안 지연하여 제 1지연신호를 출력하는 1차 지연부;
    상기 제 1지연신호를 상기 제 2지연 조정시간 동안 지연하여 제 2지연신호를 출력하는 2차 지연부; 및
    상기 제 1지연신호와 상기 제 2지연신호에 따라 상기 제 2지연 조정시간만큼의 펄스폭을 갖는 상기 파워-온 리셋신호를 생성하는 파워-온 리셋 펄스 발생부를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 파워-온 리셋 회로.
  19. 제 18항에 있어서, 상기 1차 지연부는
    상기 제 1노드의 출력을 풀업 지연시간 동안 지연하는 제 1풀업 지연수단;
    상기 제 1풀업 지연수단의 출력을 풀다운 지연시간 동안 지연하여 상기 제 1 지연신호를 출력하는 제 1풀다운 지연수단을 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 파워-온 리셋 회로.
  20. 제 19항에 있어서, 상기 제 1풀업 지연수단은
    상기 제 1노드의 출력을 일정시간 지연하는 제 1풀업 지연 구동부; 및
    상기 제 1풀업 지연 구동부의 출력단과 접지전압단 사이에 연결된 제 1풀업 지연 강유전체 용량부를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 파워-온 리셋 회로.
  21. 제 20항에 있어서, 상기 제 1풀업 지연 구동부는
    전원전압단에 연결된 제 1전류 제한 저항 소자; 및
    상기 제 1전류 제한 저항 소자와 접지전압단 사이에 연결되어 게이트 단자가 상기 제 1노드에 연결된 제 1CMOS 인버터를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 파워-온 리셋 회로.
  22. 제 20항에 있어서, 상기 제 1풀업 지연 구동부는
    전원전압단과 접지전압단 사이에 연결되어 게이트 단자가 상기 제 1노드에 연결된 제 2CMOS 인버터를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 파워-온 리셋 회로.
  23. 제 20항에 있어서, 상기 제 1풀업 지연 강유전체 용량부는
    상기 제 1풀업 지연 구동부와 접지전압단 사이에 병렬 연결된 복수개의 강유전체 커패시터를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 파워-온 리셋 회로.
  24. 제 19항에 있어서, 상기 제 1풀다운 지연수단은
    상기 제 1풀업 지연수단의 출력을 일정시간 지연하는 제 1풀다운 지연 구동부; 및
    상기 제 1풀다운 지연 구동부의 출력단과 전원전압단 사이에 연결된 제 1풀다운 지연 강유전체 용량부를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 파워-온 리셋 회로.
  25. 제 24항에 있어서, 상기 제 1풀다운 지연 구동부는
    접지전압단에 연결된 제 2전류 제한 저항 소자; 및
    전원전압단과 상기 제 2전류 제한 저항 소자 사이에 연결되어 게이트 단자가 상기 제 1풀업 지연수단의 출력에 연결된 제 3CMOS 인버터를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 파워-온 리셋 회로.
  26. 제 24항에 있어서, 상기 제 1풀다운 지연 구동부는
    전원전압단에 연결된 제 3전류 제한 저항 소자;
    접지전압단에 연결된 제 4전류 제한 저항 소자; 및
    상기 제 3전류 제한 저항 소자와 상기 제 4전류 제한 저항 소자 사이에 연결되어 게이트 단자가 상기 제 1풀업 지연수단의 출력에 연결된 제 4CMOS 인버터를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 파워-온 리셋 회로.
  27. 제 24항에 있어서, 상기 제 1풀다운 지연 강유전체 용량부는
    상기 제 1풀다운 지연 구동부와 접지전압단 사이에 병렬 연결된 복수개의 강유전체 커패시터를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 파워-온 리셋 회로.
  28. 제 18항에 있어서, 상기 2차 지연부는
    상기 제 1지연신호를 풀업 지연시간 동안 지연하는 제 2풀업 지연수단;
    상기 제 2풀업 지연수단의 출력을 풀다운 지연시간 동안 지연하여 상기 제 2지연신호를 출력하는 제 2풀다운 지연수단을 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 파워-온 리셋 회로.
  29. 제 28항에 있어서, 상기 제 2풀업 지연수단은
    상기 제 1지연신호를 일정시간 지연하는 제 2풀업 지연 구동부; 및
    상기 제 2풀업 지연 구동부의 출력단과 접지전압단 사이에 연결된 제 2풀업 지연 강유전체 용량부를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 파워-온 리셋 회로.
  30. 제 29항에 있어서, 상기 제 2풀업 지연 구동부는
    전원전압단에 연결된 제 5전류 제한 저항 소자; 및
    상기 제 5전류 제한 저항 소자와 접지전압단 사이에 연결되어 게이트 단자를 통해 상기 제 1지연신호가 인가되는 제 5CMOS 인버터를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 파워-온 리셋 회로.
  31. 제 29항에 있어서, 상기 제 2풀업 지연 구동부는
    전원전압단과 접지전압단 사이에 연결되어 게이트 단자를 통해 상기 제 1지연신호가 인가되는 제 6CMOS 인버터를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 파워-온 리셋 회로.
  32. 제 29항에 있어서, 상기 제 2풀업 지연 강유전체 용량부는
    상기 제 2풀업 지연 구동부와 접지전압단 사이에 병렬 연결된 복수개의 강유전체 커패시터를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 파워-온 리셋 회로.
  33. 제 28항에 있어서, 상기 제 2풀다운 지연수단은
    상기 제 2풀업 지연수단의 출력을 일정시간 지연하는 제 2풀다운 지연 구동부; 및
    상기 제 2풀다운 지연 구동부의 출력단과 전원전압단 사이에 연결된 제 2풀다운 지연 강유전체 용량부를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 파워-온 리셋 회로.
  34. 제 33항에 있어서, 상기 제 2풀다운 지연 구동부는
    접지전압단에 연결된 제 6전류 제한 저항 소자; 및
    전원전압단과 상기 제 6전류 제한 저항 소자 사이에 연결되어 게이트 단자가 상기 제 2풀업 지연수단의 출력에 연결된 제 7CMOS 인버터를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 파워-온 리셋 회로.
  35. 제 33항에 있어서, 상기 제 2풀다운 지연 구동부는
    전원전압단에 연결된 제 7전류 제한 저항 소자;
    접지전압단에 연결된 제 8전류 제한 저항 소자; 및
    상기 제 7전류 제한 저항 소자와 상기 제 8전류 제한 저항 소자 사이에 연결되어 게이트 단자가 상기 제 2풀업 지연수단의 출력에 연결된 제 8CMOS 인버터를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 파워-온 리셋 회로.
  36. 제 33항에 있어서, 상기 제 2풀다운 지연 강유전체 용량부는
    상기 제 2풀다운 지연 구동부와 접지전압단 사이에 병렬 연결된 복수개의 강유전체 커패시터를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 파워-온 리셋 회로.
  37. 제 18항에 있어서, 상기 파워-온 리셋 펄스 발생부는
    상기 제 1지연신호를 구동하는 제 1펄스 구동부;
    상기 제 2지연신호를 구동하고, 상기 제 1펄스 구동부의 출력에 따라 구동 여부가 결정되는 제 2펄스 구동부; 및
    상기 제 2펄스 구동부의 출력을 버퍼링하여 상기 파워-온 리셋신호를 출력하는 버퍼부를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 파워-온 리셋 회로.
  38. 제 37항에 있어서, 상기 제 1펄스 구동부는
    접지전압단에 연결된 제 9전류 제한 저항 소자; 및
    전원전압단과 접지전압단 사이에 직렬 연결되어 상기 제 1지연신호에 따라 구동되는 제 9CMOS 인버터를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 파워-온 리셋 회로.
  39. 제 37항에 있어서, 상기 제 2펄스 구동부는
    전원전압단과 연결된 제 10전류 제한 저항 소자;
    상기 제 10전류 제한 저항 소자와 접지전압단 사이에 직렬 연결되어 공통 게이트 단자를 통해 상기 제 2지연신호가 인가되는 제 10CMOS 인버터;
    상기 제 10CMOS 인버터의 공통 드레인 단자 사이에 연결되어 게이트 단자가 상기 제 1펄스 구동부의 출력과 연결된 제 1PMOS트랜지스터; 및
    상기 제 10CMOS 인버터의 출력과 접지전압단 사이에 연결되어 게이트 단자가 상기 제 1펄스 구동부의 출력과 연결된 제 1NMOS트랜지스터를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 파워-온 리셋 회로.
  40. 제 37항에 있어서, 상기 버퍼부는
    접지전압단과 연결된 제 11전류 제한 저항 소자; 및
    상기 제 11전류 제한 저항 소자와 전원전압단 사이에 직렬 연결되어 공통 게이트 단자를 통해 상기 제 2펄스 구동부의 출력이 인가되는 제 11CMOS 인버터를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 파워-온 리셋 회로.
  41. 제 17항에 있어서,
    상기 파워-온 리셋신호가 천이하기 이전에 상기 래치부의 입력단을 그라운드 전압으로 커플링하는 제 1풀다운 용량부;
    상기 파워-온 리셋신호가 천이하기 이전에 상기 제 1노드를 하이 전압으로 커플링하는 풀업 용량부;
    상기 제 2노드를 그라운드 전압으로 커플링하는 제 2풀다운 용량부; 및
    상기 전원전압을 일정 수준 전압강하시켜 상기 제 2노드에 출력하는 리셋전압 조정부를 더 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 파워-온 리셋 회로.
  42. 제 17항에 있어서, 상기 풀다운 제어수단은
    상기 제 1노드의 전압 레벨에 따라 상기 제 2노드를 풀다운 제어하는 제 1풀다운 조정부; 및
    상기 제 2노드의 전압 레벨에 따라 상기 제 1노드를 풀다운 제어하는 제 2풀다운 조정부를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 파워-온 리셋 회로.
  43. 전원전압의 레벨에 대응하여 발생하는 파워-온 리셋신호를 일정 시간 동안 지연하는 복수개의 지연 조정부를 포함하고,
    상기 복수개의 지연 조정부 각각은
    입력신호를 구동하여 풀업 지연시간 동안 지연하는 풀업 지연 구동수단;
    상기 풀업 지연 구동수단의 출력을 풀다운 지연시간 동안 지연하는 풀다운 지연 구동수단; 및
    상기 풀다운 지연 구동수단의 풀업 및 풀다운 전압을 조정하는 전류 제한 저 항 소자부를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 파워-온 리셋 회로.
  44. 제 43항에 있어서, 상기 입력신호는 파워-업 구간동안 상기 파워-온 리셋신호의 전압 레벨이 파워-온 리셋 감지 전압 레벨에 도달할 경우 발생하는 신호인 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 파워-온 리셋 회로.
  45. 제 43항에 있어서, 상기 풀업 지연 구동수단은
    상기 입력신호를 구동하여 출력하는 제 1인버터; 및
    상기 제 1인버터의 출력단과 상기 접지전압단 사이에 연결된 제 1커패시터를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 파워-온 리셋 회로.
  46. 제 45항에 있어서, 상기 제 1커패시터는 불휘발성 강유전체 커패시터인 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 파워-온 리셋 회로.
  47. 제 43항에 있어서, 상기 풀다운 지연 구동수단은
    상기 풀업 지연 구동수단의 출력을 구동하는 제 2인버터; 및
    상기 제 2인버터의 출력단과 상기 전원전압의 인가단 사이에 연결된 제 2커패시터를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 파워-온 리셋 회로.
  48. 제 47항에 있어서, 상기 제 2커패시터는 불휘발성 강유전체 커패시터인 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 파워-온 리셋 회로.
  49. 제 43항 또는 제 47항에 있어서, 상기 전류 제한 저항 소자부는
    상기 전원전압의 인가단에 연결되어 상기 풀다운 지연 구동수단의 전류를 제한하는 제 1전류 제한 저항 소자; 및
    접지전압단에 연결되어 상기 풀다운 지연 구동수단의 전류를 제한하는 제 2전류 제한 저항 소자를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 파워-온 리셋 회로.
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