KR20070098524A - 박막 저항층을 갖는 도전성 기재, 박막 저항층을 갖는도전성 기재의 제조 방법 및 박막 저항층을 갖는 회로 기판 - Google Patents

박막 저항층을 갖는 도전성 기재, 박막 저항층을 갖는도전성 기재의 제조 방법 및 박막 저항층을 갖는 회로 기판 Download PDF

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후루카와서키트호일가부시끼가이샤
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Abstract

본 발명은 시트 저항값의 편차가 작은 박막 저항층을 갖는 도전성 기재를 저가로 제공하는 것, 및 저항 소자를 안정되게 남기고 프린트 저항 회로 기판을 제조할 수 있는 저항층을 갖는 도전성 기재를 제공한다.
표면에 저항층이 형성되어 있는 도전성 기재로서, 상기 저항층이 P를 함유하는 Ni를 포함하고 있으며, 비결정질과 결정질이 혼재하는 박막 저항층인 박막 저항층을 갖는 도전성 기재이다.
또한, 표면에 저항층이 형성되어 있는 도전성 기재로서, 상기 저항층이 P를 함유하는 Ni를 포함하고 있으며, 결정질의 박막 저항층인 박막 저항층을 갖는 도전성 기재이다.
시트 저항값의 편차, 박막 저항층, 도전성 기재, 비결정질, 결정질

Description

박막 저항층을 갖는 도전성 기재, 박막 저항층을 갖는 도전성 기재의 제조 방법 및 박막 저항층을 갖는 회로 기판{Conductive base material with thin film resistance layer, method of production of conductive base material with thin film resistance layer, and circuit board with thin film resistance layer}
본 발명은 프린트 저항 회로판 등의 작성에 있어서 유용한 박막 저항층을 갖는 도전성 기재, 이 박막 저항층을 갖는 도전성 기재의 제조 방법, 및 이 박막 저항층을 갖는 도전성 기재를 접합한 박막 저항층을 갖는함 회로 기판에 관한 것이다.
저항체를 내장하는 프린트 회로 기판 재료(이하, 저항층을 갖는 회로 기판 재료라 한다)는 일반적으로 절연 기판과, 도전성 기판 등의 위에 접합된 저항층 및 이 저항층에 접합된 동박 등의 양(良)도전성 기재로 이루어지는 저항층을 갖는 도전성 기재를 적층한 적층체의 형태로 제공되고 있다.
저항층을 갖는 회로 기판 재료를 사용한 저항 회로는 목적으로 하는 회로의 패턴에 따라 절연 영역(절연 기판 상의 모든 저항층을 갖는 도전성 기재가 제거된 다), 저항 영역(양도전성 기재가 제거된다), 및 도체 영역(모두 남긴다)이 서브트랙티브법(마스크 에칭법)에 의해 형성된다.
종래, 저항층을 형성하는 재료로는 카본계의 저항 재료가 일반적이다. 또한, 그 외에 금속 박막을 이용한 것으로서 인을 함유하는 전기 Ni 도금(예를 들면, 일본 특허공개 소 48-73762호 공보, 일본 특허공표 소 63-500133호 공보 참조), Sn을 포함하는 전기 Ni 도금(예를 들면, 일본 특허공개 소 54-72468호 공보 참조) 등이 제안되어 있다.
상기와 같은 종래의 박막 저항층을 갖는 도전성 기재의 제조에 있어서는 도전성 기재 상에 박막 저항층을 전기 도금법으로 형성한다. 그리고, 그 박막 저항층의 막두께를 조정함으로써 시트 저항값을 제어하고 있다. 그러나, 막두께를 얇게 함으로써 시트 저항이 높은 막을 형성하는 것은 가능하지만, 일반적으로 막두께를 얇게 한 경우에는 금속막의 균일성을 잃게 되기 때문에, 일정한 시트 저항을 얻을 수 없다. 이 때문에, 얇게 하는 것에는 한계가 있다.
한편, 막두께를 두껍게 함으로써 시트 저항값이 낮은 막을 형성하는 것이 가능하다. 그러나, 도금에 의해 저항층을 형성할 때에 깨짐이 발생하거나, 도금 응력에 의해 도전성 기재에 컬이 발생하는 등의 문제점이 생긴다. 이 때문에 두껍게 하는 것에도 한계가 있다.
또한, 저항 회로 기판 재료로서 사용할 때에 도전성 기재의 층을 에칭 처리 로 제거할 때에는 일부의 저항층이 용해되는 것을 피할 수 없다. 또한, Ni-P의 도금 저항층의 두께가 얇은 경우에는 도전성 기재의 층을 완전히 제거할 때 저항층이 일부 떨어지는 결점이 있다. 이와 같이 저항 소자를 안정되게 남기고 프린트 저항 회로판을 제조하는 것은 극히 곤란하였다.
특히 상기 Ni-P 합금에 의한 저항층에 있어서는 그 저항층을 형성하는 도금욕은 니켈 이온과 아인산 이온 및 인산 이온을 필수로 하고, 또한 황산 이온과 염소 이온도 포함하는 도금욕이다. 이와 같은 도금욕으로 도전성 기재 상에 도금된 저항층을 갖는 도전성 기재는 도금을 했을 때에 색 얼룩이 발생하고, 미시적으로도 편차가 있다. 또한, 양산시의 폭이 넓은 재료(예를 들면 >300㎜)에 있어서는 그 폭 방향으로 도금 두께나 P 함유량에 편차가 생기기 쉬운 결점이 있으며, 저항 회로로서의 저항값의 편차도 커지고 있었다.
또한, 상기 Ni-Sn 합금에 의한 저항층의 경우에서는 절연 영역을 형성할 때의 저항층의 에칭(Ni-Sn 용해)에 있어서, 절연 기판에 주석의 산화물 또는 수산화물이 잔존하여 절연 불량을 발생시키는 문제가 있었다.
또한, 저항층의 형성을, 증착법에 의해 Ni-Cr이나 Ni-Cr-Al-Si 등의 층을 설치하는 기술이 개발되고 있다. 그러나, 이 증착법은 비용, 생산성의 문제 외에, 절연 재료와의 밀착 강도가 낮다는 문제가 있다.
본 발명은 상기한 종래의 과제, 문제점을 감안하여 시트 저항값의 편차가 작은 박막 저항층을 갖는 도전성 기재를 저가로 제공하는 것을 목적으로 한다. 또한, 저항 소자를 안정되게 남기고 프린트 저항 회로판을 제조할 수 있는 저항층 을 갖는 도전성 기재를 제공하는 것을 목적으로 한다.
제 1 관점의 발명은 표면에 저항층이 형성되어 있는 도전성 기재로서, 상기 저항층은 P를 함유하는 Ni로 이루어지며, 비결정질과 결정질이 혼재하고 있는 박막 저항층인 박막 저항층을 갖는 도전성 기재이다.
제 2 관점의 발명은 표면에 저항층이 형성되어 있는 도전성 기재로서, 상기 저항층은 P를 함유하는 Ni로 이루어지는 결정질의 박막 저항층인 박막 저항층을 갖는 도전성 기재이다.
제 3 관점의 발명은 도전성 기재의 적어도 한 쪽 표면에 P를 함유하는 Ni 도금 박막층을 형성하고, 이 박막층을 열처리함으로써 비결정질과 결정질이 혼재하는 박막 저항층을 형성하는 박막 저항층을 갖는 도전성 기재의 제조 방법이다.
제 4 관점의 발명은 도전성 기재의 적어도 한 쪽 표면에 P를 함유하는 Ni 도금 박막층을 형성하고, 이 박막층을 열처리함으로써 결정질의 박막 저항층을 형성하는 박막 저항층을 갖는 도전성 기재의 제조방법이다.
바람직하게는 상기 저항체는 P를 함유하는 Ni의 도금층으로 이루어지고, 이 도금층이 열처리됨으로써 비결정질과 결정질이 혼재하는 저항층이 된다.
또한, 바람직하게는 상기 저항층은 P를 함유하는 Ni의 도금층으로 이루어지고, 이 도금층이 열처리됨으로써 결정질의 저항층이 된다.
바람직하게는 상기 열처리는 100 ~ 700 ℃이다.
상기 P를 함유하는 Ni 저항층의 P 함유율이 1 ~ 30 wt%이다.
제 5 관점의 발명은 절연 기판의 적어도 한쪽 면에 박막 저항층을 갖는 도전성 기재가 저항층을 내측으로 하여 접합되어 있는 박막 저항층을 갖는 회로 기판에 있어서, 상기 박막층을 갖는 도전성 기재는 표면에 저항층이 형성되어 있는 도전성 기재로 이루어지고, 상기 저항층은 P를 함유하는 Ni로 이루어지며, 비결정질과 결정질이 혼재하는 박막 저항층인 박막 저항층을 갖는 회로 기판이다.
제 6 관점의 발명은 절연 기판의 적어도 한쪽 면에 박막 저항층을 갖는 도전성 기재가 저항층을 내측으로 하여 접합되어 있는 박막 저항층을 갖는 회로 기판에 있어서, 상기 박막층을 갖는 도전성 기재는 표면에 저항층이 형성되어 있는 도전성 기재로 이루어지고, 상기 저항층은 P를 함유하는 Ni로 이루어지는 결정질의 박막 저항층인 박막 저항층을 갖는 회로 기판이다.
(실시의 형태)
본 발명은 도전성 기판의 표면에 P를 함유하는 Ni 도금을 실시함으로써 저항층을 비결정질과 결정질이 혼재하도록 형성, 혹은 결정질만으로 이루어지는 저항층을 형성한다. 이 저항층의 저항값에 대해서는 열처리함으로써 제어한다. 열처리하여 그 저항값을 제어함으로써 종래의 결점이었던 저항값의 편차를 개량함과 동시에, 그 저항값의 안정성이 향상한다.
본 발명의 도전성 기재에 저항층을 도금할 때의 도금욕, 및 도금 조건으로는 황산 도금욕, 설파민산 도금욕 등과 같은 공지의 Ni 도금욕을 채용할 수 있다. 이 중, 비용의 관점에서는 황산욕이 우수하다. 또한, 균일 전착성의 관점에서는 설파민산욕이 우수하다. 따라서, 요구되는 박막 저항층의 성질에 따라 도금욕을 선택한다.
도금욕 조성으로는
황산 Ni로서: 100 ~ 200 g/ℓ
설파민산 Ni로서: 300 ~ 600 g/ℓ
의 범위가 적합하다.
상기 도금욕에 첨가하는 인산, 아인산, 차아인산은 그대로 사용할 수도 있지만, 이들을 대신하여 Na염 등을 사용할 수도 있다.
P의 농도로는 20 ~ 150 g/ℓ의 범위가 바람직하다. 그러나, 설비가 가동하고 있지 않을 때와 같이 액온이 저하했을 때에 결정화가 생기는 것을 방지하는 것 등을 고려하는 경우에는 20 ~ 100 g/ℓ의 범위가 바람직하다.
상기 도금욕은 Na염 등을 이용함으로써 pH의 조정이 수행된다. 이 외에, NaOH 등의 알칼리, 혹은 설파민산, 황산 등의 산을 첨가하여 pH를 조정할 수도 있다. pH는 높을수록 도금막의 균일성이 열화한다. 이 때문에, pH 6 이하로 하는 것이 바람직하다. 또한, pH 4 이하로 하면 pH 변동이 작아지기 때문에 보다 바람직하다.
또한, 도금욕으로는 붕산 등의 pH 완충제를 포함시킴으로써 pH의 안정성이 커지기 때문에 보다 박막 조성, 전류 효율의 안정화를 도모할 수 있다.
또한, 도금욕에 황산이나 염산 또는 이들의 염류를 첨가함으로써 도금막의 평활성과 가공성을 향상할 수 있다. 그 농도로는 0.1 ~ 30 g/ℓ가 적당하다. 이것을 넘으면, 경도나 내부 응력이 상승하기 때문에 바람직하지 않다.
욕 온도는 30 ~ 80 ℃의 범위가 전류 효율, P 함유량의 안정성에서 바람직하다. 다만, 70 ℃를 넘으면 설파민산의 가수 분해가 서서히 진행한다. 이 때문에, 욕 수명의 관점에서는 70 ℃ 이하가 보다 바람직하다. 또한, 전류 효율은 저온일수록 저하한다. 이 때문에 45 ℃ 이상이 보다 바람직하다.
전류 밀도는 1 ~ 30 A/dm2가 양호하다. 이것을 넘으면 전류 효율의 저하나 평활성의 열화가 일어나기 쉽다.
애노드로는 Ni나 Ni-P 합금, Ni-Cu-P 합금 등의 용해성 애노드를 이용하는 것도 가능하다. 그러나, 용해성 애노드는 장시간의 도금시에 용해 소모되어 캐소드(도전성 기재)와의 거리의 변화가 생겨 거시적인 도금 두께 분포가 열화한다. 또한, 전류 효율의 애노드와 캐소드의 차 때문에 도금욕 중의 Ni 농도가 증가한다. 이 때문에, 액을 빼낼 필요가 있어 비용이 높아진다. 이들과 같은 이유 등에 의해 불용해성 애노드의 사용이 바람직하다.
불용해성 애노드로는 백금 도금 티탄판, 산화 이리듐 피복판 등 공지의 재료를 사용할 수 있다.
또한, 불용해성 애노드를 사용하면, 도금욕 중의 Ni의 양이 감소한다. 이 때문에 Ni를 보급할 필요가 있다. 이 보급에는 탄산 Ni 등의 Ni염을 첨가하는 것이 바람직하다.
또한, 불용해성 애노드의 사용에서는 차아인산은 전해 반응으로 아인산이나 인산으로 변화한다. 이 때문에, 석출막의 안정화에는 차아인산 보다도 아인산이나 인산을 이용하는 것이 바람직하다.
본 발명의 도전성 기재에 저항층을 도금하는 방법은 전기 도금에만 의하는 것이 아니라, 무전해 도금법에 의해 형성할 수도 있다. 하기에 대표적인 무전해 도금욕을 나타낸다.
산성 Ni-P 도금욕
황산 니켈 20 ~ 50 g/ℓ
포스핀산나트륨 10 ~ 50 g/ℓ
초산나트륨 5 ~ 20 g/ℓ
구연산나트륨 5 ~ 20 g/ℓ
pH 3 ~ 6
욕온 70 ~ 90 ℃
알칼리성 Ni -P 도금욕
황산니켈 20 ~ 50 g/ℓ
포스핀산나트륨 10 ~ 50 g/ℓ
염화암모늄 20 ~ 50 g/ℓ
구연산나트륨 10 ~ 80 g/ℓ, 또는 피로인산나트륨 20 ~ 70 g/ℓ
pH 3 ~ 6
욕온 40 ~ 80 ℃
여기에서 형성되는 저항층의 박막으로는 P가 1 ~ 30 wt%에서 고저항이 얻어지는 동시에 에칭성도 좋다. 특히, 8 ~ 18 wt%이면 저항, 에칭성이 더욱 안정되고, 도전성 기재(예를 들면, 동박)의 에칭 후의 용해에 의한 저항 편차도 적다. 두께는 중량 환산으로 0.1 mg/dm2 ~ 50 mg/dm2의 범위가 좋다. 또한, P의 농도와 층의 두께에 의해 원하는 저항값을 얻도록 조정할 수 있다.
또한, 박막 저항층을 형성한 후에 Zn, 크로메이트, 실란 처리 등의 표면 처리를 적절하게 수행할 수도 있다.
열처리 조건으로는 상기의 박막 저항층의 두께 및 P 함유율의 범위 내에 있어서, 100 ~ 700 ℃에서 열처리함으로써 비결정질 및 결정질이 존재하게 된다. 100 ℃ 이하인 경우, 복합체가 되고, 700 ℃ 이상인 경우, 박막 저항층이 약해져 저항의 형성이 곤란하게 된다.
열처리한 후의 박막 저항층의 시트 저항값으로는 10 Ω/□ ~ 1000 Ω/□ 의 범위에서 저항 안정성이 좋다. 특히, 10 Ω/□ ~ 500 Ω/□ 의 범위이면 저항과 에칭성이 더욱 안정하게 된다.
또한, 열처리한 후의 박막 저항층의 비커즈 경도(Hv)에 대해서는 200 ~ 1000의 범위에서 도금이 안정한다.
또한, 도금 전의 도전성 기재의 표면 거칠기가 너무 거친 경우, 그 위에 형성되는 저항층의 표면 거칠기도 거칠어져 저항층을 균일하게 하는 것이 곤란하게 된다. 이 때문에, 도금 두께에 편차가 생기기 쉬워진다. 또한, 저항 회로 기판 재료로서 사용하였을 때에, 이 기판 재료를 에칭한 후에 가열 프레스 가공을 할 때 등에 있어서는 그 요철(凹凸)에 기인하여 박막 저항층에 응력이 집중되기 쉬워져 깨짐이 발생하기 쉬워진다. 이 때문에, 도금 전의 도전성 기재의 표면 거칠기는 3.5 ㎛ 이하가 바람직하다. 특히 가공성의 관점에서는 2.5 ㎛ 이하가 보다 바람직하다.
그러나, 수지 기재와의 밀착성을 고려하면 0.3 ㎛ 이상으로 하는 것이 바람직하다.
본 발명에 따른 저항 회로 기판 재료의 제조 방법의 일실시예는 다음과 같다.
먼저, 도전성 기재로서, 예를 들면, 동박의 한 쪽면 전면을 마스킹용 접착 시트 혹은 잉크 등에 의해 피복한다. 이어서, 타면에 저항층으로서 상기 합금 도금층을 형성한다. 이 후, 마스킹용 접착 시트 등을 박리한다. 그리고, 저항층측에 절연 기판을 열압착, 접착제 등으로 접합한다.
이 저항 회로 기판 재료로부터의 프린트 저항 회로판의 형성은 예를 들면, 용해법에 의해 절연 영역(절연 기판 상의 전부가 용해 제거된다), 저항 영역(고도전성 기재가 용해 제거된다) 및 도체 영역(모두 남긴다)이 형성된다. 회로 형성 후, 필요에 따라 저항 영역, 도체 영역의 표면을 액상, 혹은 필름상의 커버 코트에 의해 보호층을 형성한다.
상기 가공에 있어서, 에칭액으로는 공지의 것을 사용할 수 있다. 예를 들면, 동박의 경우에는 염화 제 2 철, 염화 제 2 구리, 과황산 암모늄, 크롬산-황 산 혼합액, 및 암모니아 킬레이트계의 에칭액 등이 사용된다.
Ni 합금 저항층의 에칭액으로는 황산구리-황산액이나 황산 제 2 철-황산액, 과황산암모늄-황산액 등, 공지의 액을 사용할 수 있다.
본 발명의 저항층을 갖는 도전성 기재를 구성하는 도전성 재료로는 전해 또는 압연에 의한 동박, 혹은 동합금박, 알루미늄박, 알루미늄 합금박, 철합금박 등의 고도전성을 갖는 박이 바람직하며, 에칭 제거나 재활용성의 관점에서 동박이 가장 우수하다.
절연 기판으로는 에폭시 수지, 폴리에스테르, 폴리이미드, 폴리아미드이미드, 및 이들과 유리 크로스 복합재나, 페놀 수지-종이 및 에폭시 수지-종이 등의 적층판 등 중 어느 하나를 이용할 수도 있다. 또한, 히트 싱크로서 알루미늄이나 철판을 접합한(저항층을 설치한 면과는 반대면에 접합된다) 상기의 각종 절연성의 적층판, 시트 또는 필름류가 이용된다.
또한, 절연 기판으로서 에폭시 수지, 폴리에스테르, 폴리우레탄, 폴리아미드이미드, 폴리이미드 및 고무 등의 수지나 고무류를 접착제층으로서 이용한 세라믹스판, 유리판 등의 무기질의 재료도 사용할 수 있다.
이하, 본 발명을 실시예에 의해 보다 구체적으로 설명한다.
(실시예)
도전성 기재로서, 두께 18 ㎛이고, 매트면이 조화 처리된 전해 동박을 이용하고, 그 샤이니면을 전면(全面), 그리고, 그 매트면을 10×10 ㎝를 남기도록 마스 킹하였다. 대극(애노드)으로는 1.5 dm2의 표면적을 갖는 백금 도금 티탄판을 이용하고, 상술한 황산 도금욕, 설파민산 도금욕 등의 공지의 Ni 도금욕으로 매트면에 저항층을 도금하였다. 열처리는 질소 분위기 중에서 수행하고, 재료 온도가 각 실시예의 열처리 온도에 도달하고부터의 처리 시간으로 하였다. 도금 두께로서 Ni 전착량(㎎/dm2), P 함유량(%), 및 회로 형성 후 1 ㎜□에서의 시트 저항값(Ω/□), 시트 저항값 편차(%), 비커즈 경도: Hv를 측정하였다. 결과를 표 1에 나타낸다.
실시예 1
도전성 기재에 하기 Ni 두께, P 함유율이 되도록 도금을 하였다. 그 후, 하기의 열처리 조건으로 열처리를 수행하였다.
Ni 두께: 0.1 ㎎/dm2
P 함유율: 11 wt%
열처리 조건: 400 ℃×1 hr
실시예 2
실시예 1과 마찬가지로, 하기 조건이 되도록 도금을 하고 열처리를 수행하였다.
Ni 두께: 1.0 ㎎/dm2
P 함유율: 11 wt%
열처리 조건: 400 ℃×1 hr
실시예 3
실시예 1과 마찬가지로, 하기 조건이 되도록 도금을 하고 열처리를 수행하였다.
Ni 두께: 5.0 ㎎/dm2
P 함유율: 11 wt%
열처리 조건: 400 ℃×1 hr
실시예 4
실시예 1과 마찬가지로, 하기 조건이 되도록 도금을 하고 열처리를 수행하였다.
Ni 두께: 10.0 ㎎/dm2
P 함유율: 1 wt%
열처리 조건: 400 ℃×1 hr
실시예 5
실시예 1과 마찬가지로, 하기 조건이 되도록 도금을 하고 열처리를 수행하였다.
Ni 두께: 10.0 ㎎/dm2
P 함유율: 5 wt%
열처리 조건: 400 ℃×1 hr
실시예 6
실시예 1과 마찬가지로, 하기 조건이 되도록 도금을 하고 열처리를 수행하였다.
Ni 두께: 10.0 ㎎/dm2
P 함유율: 11 wt%
열처리 조건: 100 ℃×1 hr
실시예 7
실시예 1과 마찬가지로, 하기 조건이 되도록 도금을 하고 열처리를 수행하였다.
Ni 두께: 10.0 ㎎/dm2
P 함유율: 11 wt%
열처리 조건: 200 ℃×1 hr
실시예 8
실시예 1과 마찬가지로, 하기 조건이 되도록 도금을 하고 열처리를 수행하였다.
Ni 두께: 10.0 ㎎/dm2
P 함유율: 11 wt%
열처리 조건: 400 ℃×1 hr
실시예 9
실시예 1과 마찬가지로, 하기 조건이 되도록 도금을 하고 열처리를 수행하였다.
Ni 두께: 10.0 ㎎/dm2
P 함유율: 11 wt%
열처리 조건: 700 ℃×1 hr
실시예 10
실시예 1과 마찬가지로, 하기 조건이 되도록 도금을 하고 열처리를 수행하였다.
Ni 두께: 10.0 ㎎/dm2
P 함유율: 17 wt%
열처리 조건: 400 ℃×1 hr
실시예 11
실시예 1과 마찬가지로, 하기 조건이 되도록 도금을 하고 열처리를 수행하였다.
Ni 두께: 10.0 ㎎/dm2
P 함유율: 30 wt%
열처리 조건: 400 ℃×1 hr
실시예 12
실시예 1과 마찬가지로, 하기 조건이 되도록 도금을 하고 열처리를 수행하였 다.
Ni 두께: 15.0 ㎎/dm2
P 함유율: 11 wt%
열처리 조건: 400 ℃×1 hr
실시예 13
실시예 1과 마찬가지로, 하기 조건이 되도록 도금을 하고 열처리를 수행하였다.
Ni 두께: 30.0 ㎎/dm2
P 함유율: 11 wt%
열처리 조건: 400 ℃×1 hr
실시예 14
실시예 1과 마찬가지로, 하기 조건이 되도록 도금을 하고 열처리를 수행하였다.
Ni 두께: 50.0 ㎎/dm2
P 함유율: 11 wt%
열처리 조건: 400 ℃×1hr
비교예 1
실시예와 마찬가지로, 도전성 기재에 하기 Ni 두께, P 함유율이 되도록 도금을 하고, 그 후 하기의 열처리 조건으로 열처리를 수행하였다.
Ni 두께: 0.01 ㎎/dm2
P 함유율: 11 wt%
열처리 조건: 400 ℃×1 hr
비교예 2
비교예 1과 마찬가지로, 하기 조건이 되도록 도금을 하고 열처리를 수행하였다.
Ni 두께: 10.0 ㎎/dm2
P 함유율: 0.1 wt%
열처리 조건: 400 ℃×1 hr
비교예 3
비교예 1과 마찬가지로, 하기 조건이 되도록 도금을 하고 열처리를 수행하였다.
Ni 두께: 70.0 ㎎/dm2
P 함유율: 11 wt%
열처리 조건: 400 ℃×1 hr
비교예 4
비교예 1과 마찬가지로, 하기 조건이 되도록 도금을 하고 열처리를 수행하였다.
Ni 두께: 10.0 ㎎/dm2
P 함유율: 11 wt%
열처리 조건: 열처리 없음
비교예 5
도전성 기재에 하기 Ni 두께, P 함유율이 되도록 스퍼터링을 하고, 그 후, 하기의 열처리 조건으로 열처리를 수행하였다.
Ni 두께: 10.0 ㎎/dm2
P 함유율: 11 wt%
열처리 조건: 400 ℃×1 hr
결과를 하기의 표 1에 나타낸다. 표 1에 있어서, 도금 두께에 대해서는 표면을 용해하여 Ni 및 P의 부착량을 내고, 이 결과에 기초하여 형광 X선에서의 검량선을 작성하여 측정하고 있다. 따라서, 겉보기의 표면적에 대한 값으로, Ni의 경우에는 89 ㎎/dm2가 대략 1 ㎛에 대응한다.
Ni 두께 (㎎/dm2) P함유율 wt(%) 열처리 온도(℃×1hr) 시트 저항값(Ω/□) 시트 저항값 편차(%) 비커즈 경도 Hv 저항층 결정 상태 결정질 상태
실시예
실시예 1 0.1 11 400 500 ±10% 700 비결정질+결정질 Ni-P 합금
실시예 2 1.0 11 400 250 ±9% 700 비결정질+결정질 Ni-P 합금
실시예 3 5.0 11 400 80 ±9% 700 비결정질+결정질 Ni-P 합금
실시예 4 10.0 1 400 50 ±13% 500 비결정질+결정질 Ni-P 합금
실시예 5 10.0 5 400 35 ±11% 600 비결정질+결정질 Ni-P 합금
실시예 6 10.0 11 100 40 ±17% 350 비결정질+결정질 Ni-P 합금
실시예 7 10.0 11 200 30 ±13% 400 비결정질+결정질 Ni-P 합금
실시예 8 10.0 11 400 25 ±10% 700 비결정질+결정질 Ni-P 합금
실시예 9 10.0 11 700 15 ±5% 900 결정질 Ni-P 합금
실시예 10 10.0 17 400 75 ±8% 750 비결정질+결정질 Ni-P 합금
실시예 11 10.0 30 400 100 ±7% 800 비결정질+결정질 Ni-P 합금
실시예 12 15.0 11 400 20 ±8% 700 비결정질+결정질 Ni-P 합금
실시예 13 30.0 11 400 10 ±9% 700 비결정질+결정질 Ni-P 합금
실시예 14 50.0 11 400 5 ±10% 700 비결정질+결정질 Ni-P 합금
비교예
비교예 1 0.01 11 400 750 ±45% 700 복합체 -
비교예 2 10.0 0.1 400 15 ±40% 500 복합체 -
비교예 3 70.0 11 400 3 ±38% 700 복합체 -
비교예 4 10.0 11 없음 50 ±30% 300 복합체 -
비교예 5 10.0 11 400 25 ±35% 700 복합체 -
동박의 에칭은 실시예, 비교예에서 작성한 박막 저항층을 갖는 도전성 기재의 박막 저항층면측에 에폭시 수지가 함침된 유리 크로스를 겹치고 라미네이션용 프레스를 이용하여 가열 가압하여 접합함으로써, 저항층을 갖는 프린트 기판을 작성한다. 그리고, 쉽레이(Shipley)사제 뉴트라 에치(Neutra-Etch) V-1을 이용하여, 52 ℃에서, 구리색이 보이지 않게 될 때까지 에칭 처리(약 1 ~ 2분)를 수행하였다. 이 저항층을 에칭 처리에 의해 제거하는 것은 황산구리 250 g/ℓ, 황산 5 ㎖/ℓ이고, 90 ℃의 조건으로 수행하였다.
시트 저항값의 단위는 Ω/□ 이다. 그 시트 저항값의 편차는 n=20으로 측정한 평균값으로부터 산출하였다.
비커즈 경도의 값은 JIS Z 2244에서 규정되어 있는 비커즈 경도의 시험 방법으로 측정하였다.
박막 저항층의 결정 상태에 대해서는 실시예, 비교예에서 제작한 박막 저항층을 갖는 도전성 기재의 Cu를 모두 용해 제거하고, Ni-P의 분말을 채취하여 분말 X선 회절을 수행함으로써 관찰하였다. X선 회절의 결과, 비결정질이면 Ni(111) 및 Ni(200)를 나타내는 브로드한 피크가 출현한다.
본 발명에서는 Ni3P를 나타내는 피크의 출현으로 비결정질의 일부가 결정화하였다고 판단하였다. 그 결과를 표 1에 기재하였다.
표 1에서 명백하듯이, 열처리가 수행되지 않은 저항막(비교예 4)에서는 시트 저항값의 편차가 크다. 그러나, 열처리가 수행된 저항막에서는 편차를 작게 억제할 수 있는 결과를 얻을 수 있었다.
또한, 비교예 1에서는 Ni 두께가 얇고, 비교예 2에서는 P 함유율이 낮으며, 비교예 3에서는 Ni 두께가 두껍다. 이 때문에, 저항층의 결정 상태가 복합체가 되고, 시트 저항값의 편차가 커졌다.
비교예 5에 대해서는 도금이 아니라 스퍼터링에 의해 박막 저항층을 형성하고 있다. 이 때문에, 저항층의 결정 상태가 복합체가 되고, 시트 저항값의 편차가 커졌다.
이상의 결과로부터, 본 발명에서는 시트 저항값의 편차가 작은 박막 저항층을 작성하여 제공할 수 있다.
상기에서는 절연 기판의 한 쪽면에 박막 저항층을 갖는 도전성 기재가 접합되어 있는 구조에 대하여 설명하였다. 그러나, 본 발명에 따른 박막 저항층을 갖는 회로 기판은 구조적 개량, 변경이 가능하다. 예를 들면, 절연 기판의 양면에 박막 저항층을 갖는 도전성 기재가 각각 접합된 구조, 절연 기판의 한 쪽면에 박막 저항층을 갖는 도전성 기재가 접합되고, 타면에 고도전층(에칭에 의해 도체 및/또는 전극을 형성하기 위하여)을 접합한 구조의 것이어도 무방하다. 또한, 이들 회로 기판을 다층으로 적층한 다층 회로 기판으로 할 수도 있는 것은 물론이다.
본 발명은 시트 저항값의 편차가 작은 박막 저항층을 갖는 도전성 기재를 저가로 제공할 수 있다. 또한, 저항 소자를 안정되게 남기고 프린트 저항 회로판을 제조할 수 있는 저항층을 갖는 도전성 기재를 제공할 수 있다.

Claims (12)

  1. 표면에 저항층이 형성되어 있는 도전성 기재로서,
    상기 저항층은 P를 함유하는 Ni로 이루어지며, 비결정질과 결정질이 혼재하고 있는 박막 저항층인 것을 특징으로 하는 박막 저항층을 갖는 도전성 기재.
  2. 표면에 저항층이 형성되어 있는 도전성 기재로서,
    상기 저항층은 P를 함유하는 Ni로 이루어지며, 결정질의 박막 저항층인 것을 특징으로 하는 박막 저항층을 갖는 도전성 기재.
  3. 제 1 항에 있어서, 상기 저항층은 P를 함유하는 Ni의 도금층으로 이루어지고, 이 도금층이 열처리됨으로써 비결정질과 결정질이 혼재하는 저항층으로 되는 것을 특징으로 하는 박막 저항층을 갖는 도전성 기재.
  4. 제 2 항에 있어서, 상기 저항층은 P를 함유하는 Ni의 도금층으로 이루어지고, 이 도금층이 열처리됨으로써 결정질의 저항층이 되는 것을 특징으로 하는 박막 저항층을 갖는 도전성 기재.
  5. 제 3 항 또는 제 4 항에 있어서, 상기 열처리는 100 ~ 700 ℃인 것을 특징으로 하는 박막 저항층을 갖는 도전성 기재.
  6. 제 1 항 내지 제 5 항 중 어느 하나의 항에 있어서, 상기 P를 함유하는 Ni 저항층의 P 함유율이 1 ~ 30 wt%인 것을 특징으로 하는 박막 저항층을 갖는 도전성 기재.
  7. 도전성 기재의 적어도 한 쪽 표면에 P를 함유하는 Ni 도금 박막층을 형성하고, 이 박막층을 열처리함으로써 비결정질과 결정질이 혼재하는 박막 저항층을 형성하는 것을 특징으로 하는 박막 저항층을 갖는 도전성 기재의 제조방법.
  8. 도전성 기재의 적어도 한 쪽 표면에 P를 함유하는 Ni 도금 박막층을 형성하고, 이 박막층을 열처리함으로써 결정질의 박막 저항층을 형성하는 것을 특징으로 하는 박막 저항층을 갖는 도전성 기재의 제조방법.
  9. 제 7 항 또는 제 8 항에 있어서, 상기 열처리는 100 ~ 700 ℃인 것을 특징으로 하는 박막 저항층을 갖는 도전성 기재의 제조방법.
  10. 제 7 항 또는 제 8 항에 있어서, 상기 P를 함유하는 Ni 저항층의 P 함유율이 1 ~ 30 wt%인 것을 특징으로 하는 박막 저항층을 갖는 도전성 기재의 제조방법.
  11. 절연 기판의 적어도 한쪽 면에 박막 저항층을 갖는 도전성 기재가 저항층을 내측으로 하여 접합되어 있는 박막 저항층을 갖는 회로 기판에 있어서,
    상기 박막 저항층을 갖는 도전성 기재는 표면에 저항층이 형성되어 있는 도전성 기재로 이루어지고,
    상기 저항층은 비결정질과 결정질이 혼재하고 있으며, P를 함유하는 Ni로 이루어지는 박막 저항층인 것을 특징으로 하는 박막 저항층을 갖는 회로 기판.
  12. 절연 기판의 적어도 한쪽 면에 박막 저항층을 갖는 도전성 기재가 저항층을 내측으로 하여 접합되어 있는 박막 저항층을 갖는 회로 기판에 있어서,
    상기 박막 저항층을 갖는 도전성 기재는 표면에 저항층이 형성되어 있는 도 전성 기재로 이루어지고,
    상기 저항층은 P를 함유하는 Ni로 이루어지는 결정질의 박막 저항층인 것을 특징으로 하는 박막 저항층을 갖는 회로 기판.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103338592B (zh) * 2013-06-06 2016-07-06 苏州市三生电子有限公司 一种埋电阻及其制作工艺
CN107190289A (zh) * 2017-06-14 2017-09-22 深圳市呈永鑫精密电路有限公司 一种低磁高抗环境性的pcb板及其制备方法
CN114582579A (zh) * 2022-03-24 2022-06-03 电子科技大学 一种可调异形镍阳极制备均匀镍磷合金电阻膜的方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3172074A (en) * 1961-07-17 1965-03-02 Weston Instruments Inc Electrical resistors
JPS63115303A (ja) * 1986-11-04 1988-05-19 古河電気工業株式会社 電気抵抗素子の製造方法
JPS6445769A (en) * 1987-08-14 1989-02-20 Toshiba Corp Production of oxide superconductor
JP3725960B2 (ja) * 1996-04-03 2005-12-14 日本特殊陶業株式会社 セラミック基板及びその製造方法
FR2754831B1 (fr) * 1996-10-21 1998-11-20 Sgs Thomson Microelectronics Bain autocatalytique et procede de depot d'alliage nickel-phosphore sur un substrat
US6660406B2 (en) * 2000-07-07 2003-12-09 Mitsui Mining & Smelting Co., Ltd. Method for manufacturing printed wiring board comprising electrodeposited copper foil with carrier and resistor circuit; and printed wiring board comprising resistor circuit
JP3954958B2 (ja) * 2002-11-26 2007-08-08 古河テクノリサーチ株式会社 抵抗層付き銅箔及び抵抗層付き回路基板材料
JP2005240127A (ja) * 2004-02-27 2005-09-08 Toppan Printing Co Ltd 抵抗素子及びプリント配線板
JP2006005149A (ja) * 2004-06-17 2006-01-05 Furukawa Circuit Foil Kk 抵抗層付き導電性基材及び抵抗層付き回路基板材料

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