KR20070095298A - 자동 테스트 장비의 동기화를 위한 인터페이스를 가진 기기 - Google Patents

자동 테스트 장비의 동기화를 위한 인터페이스를 가진 기기 Download PDF

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Abstract

복수의 기기를 가진 테스트 시스템으로써 아래와 같은 시스템이 개시된다. 몇몇 기기는 컨트롤하는 기기로써 역할하고, 다른 기기는 컨트롤되는 기기로 역할한다. 각각의 기기는 기준 클럭으로부터 하나 이상의 로컬 클럭을 동기화시키는 클럭 제너레이터를 포함한다. 이 기준 클럭은 값싸지만, 정밀하게 생성되어, 모든 기기로 배포될 수 있는 비교적 낮은 주파수이다. 기기들 사이에 통신 링크가 제공된다. 시간 정보를 교환하기 위해 존재하는 기기 내의 타이밍 회로는 공통의 시간 기준을 정하기 위해 동기화된다. 그 후, 기기는 각각의 메세지에 공통의 시간 기준에 상대적으로 표현된 시간을 반영하는 타임 스탬프를 첨부시킴으로써, 통신 링크를 통해 비동기식으로 시간 의존 커맨드 또는 상태 메세지를 통신한다. 이 테스트 시스템은 커맨드 메세지를 패턴 제너레이터를 포함할 필요가 없는 아날로그 기기로 전송하는 패턴 제너레이터를 포함하는 디지털 기기를 포함한다. 이러한 아키텍처는 아날로그 기기의 설계를 간소화하고, 디지털 기기의 패턴 레이트의 변동에 따른, 아날로그 기기의 재설계를 피할 수 있다.
통신 링크, 자동 테스트 시스템, 인터페이스, 기준 클럭, 클럭 제너레이터, 타이밍 회로, 메세지 프로세싱 회로

Description

자동 테스트 장비의 동기화를 위한 인터페이스를 가진 기기{INSTRUMENT WITH INTERFACE FOR SYNCHRONIZATION IN AUTOMATIC TEST EQUIPMENT}
본 출원은 그 전체가 참조로써 합치된, 2004년 11월 22일에 출원된 "INSTRUMENT SYNCHRONIZATION FOR AUTOMATIC TEST EQUIPMENT"란 제목의, 미국 가특허 출원번호 60/630,111의 우선권을 주장한다. 본 출원은 그 전체가 참조로써 합치된, 2005년 2월 22일에 출원된 "AUTOMATIC TEST SYSTEM WITH SYNCHRONIZED INSTRUMNETS"에 관한 것이다.
본 발명은 일반적으로 자동 테스트 장비에 관한 것이고, 보다 상세하게는, 테스트 시스템 내 기기의 컨트롤에 관한 것이다.
반도체 디바이스는 제조 중에서 종종 여러번 테스트된다. "테스터"라 불리는 자동 테스트 장비는 피시험 디바이스(DUT)를 자극하는 테스트 신호를 생성하고, 그 응답을 측정하기 위해 사용된다. 이 테스터는 조심스럽게 컨트롤된 테스트 패턴에 의해 호출된 응답을 기대 응답과 비교함으로써 DUT가 바람직하게 작동하는지 판정한다.
디바이스를 완벽하게 테스트하기 위해서, 테스터는 그 디바이스의 동작 환경에 있는 것과 같이 신호를 생성하고 측정해야 한다. 반도체 칩의 복잡도 증가는 자동 테스트 장비가 보다 복잡한 신호를 생성하고 측정하도록 요구한다. 대부분의 반도체 디바이스는 고속의 디지털 신호를 발생시키거나 그 신호에 응답한다. 디스크 드라이브 컨트롤러 및 비디오 신호 프로세서와 같은 대부분의 디바이스들은 아날로그 신호를 발생시키거나 그 신호에 응답한다. 아날로그 및 디지탈 전자기기를 모두 포함하는 전체 시스템은 단일 반도체 디바이스 상에 구현되는 것이 현재 널리 알려져 있다.
자동 테스트 장비는 디지털 및 아날로그 신호를 모두 생성해야 한다. 따라서, 테스트 장비는 전형적으로 복수의 기기를 포함하여 이루어진다. 각각의 기기는 고속 디지털 신호 생성 또는 프로그래밍된 특성을 가진 아날로그 파형을 생성하는 것과 같은 특정 기능을 수행한다. 복수의 기기는 특정 디바이스를 테스트하기 위해 요구되는 아날로그 및 디지털 신호의 조합을 제공하기 위해 테스트 내에 설치된다. 개별의 테스트 기능을 제공하는 기기를 만드는 것은 임의의 반도체 디바이스를 실질적으로 테스트하기 위해 필요한 일 세트의 테스트 신호를 생성하고 측정할 수 있는 테스트 시스템을 생성하기 위한 유연한 방법을 제공한다.
그러나, 개별의 기기로부터 테스트 시스템을 조립하는 것은 테스트 시스템 설계자에게 추가적 도전을 생성하는데, 이는 다양한 기기의 동작이 일치해야 하기 때문이다. 반도체 디바이스 상에 테스트 결과를 바람직하게 평가하기 위한 테스트 시스템에 대하여, 테스트가 특정 신호가 탐지되고 그 신호가 어떤 자극에 관계되어 특정 시간에 발생했는지 판정하는 것이 종종 필수적이다. 기기의 일치된 동작은 신호가 특정 시간 관계를 가지고 생성되고 측정되기 위해 필수적이다.
기기를 일치시키는 일 방법은 모든 기기에 기준 클럭 및 커맨드를 제공하는 중앙 회로를 제공하는 것이다. 테스트 신호의 생성 및 측정을 컨트롤하기 위한 일련의 커맨드를 제공하는 테스터 내의 회로는 "패턴 제너레이터"라 불린다.
종종 테스트 시스템 내의 많은 기기로 신뢰성있게 팬아웃될 수 있는 기준 클럭의 주파수에 실직적인 제한이 있다는 것이 바람직하지 못하다. 클럭 에지에 대하여 타이밍된 이벤트는 클럭의 주기에 의해 제한된 레졸루션을 가지고 특정될 수 있다. 더 낮은 주파수 클럭은 더 긴 주기를 가지므로, 더 낮은 타이밍 레졸루션을 가진다.
더 큰 타이밍 레졸루션을 원할 때, "인터포레이터"를 사용하는 것이 주지되어 있다. 인터포레이터는 클럭의 일부 주기인 인터벌을 트래킹할 수 있다. 그러나, 인터포레이터는 정밀하고 안정해야 한다. 그러므로, 테스트 시스템 내에 인터포레이터를 설계하고 배치하는 것은 복잡하고, 시간이 디지털 클럭에 대하여 측정될 때는 불가능하다.
중앙식 생성 클러킹 구조를 사용하는 접근법의 변형이 메사츄세츠, 보스톤의 Teradyne, Inc.에 의해 제조된 Catalyst™ 혼합 신호 반도체 테스트 시스템에 채용되어 있다. 이 구조는 도 1에 일반적으로 도시되어 있고, 복수의 디지털 및 아날로그 채널 카드(10 및 12)에 각각 분배되거나 팬아웃되는 클럭을 생성하는 기준 클럭 제너레이터(8)를 포함한다. 기기는 논리적 개념이며, 기기가 복수의 회로 카드 상에 구현될 수 있고, 또는 대안으로써 다른 회로와 함께 단일 회로 카드 상에 구현될 수 있는 것을 이해해야 하지만, 각각의 아날로그 또는 디지털 카드는 개별 기 기로 간주될 수 있다.
중앙식 패턴 제너레이터(14)에 의해 발생된 신호는 채널 카드로 기준 클럭과 함께 팬아웃된다. 패턴 제너레이터(14)는 각각의 기기에 의해 수행되기 위한 커맨드를 생성한다. 커맨드는 기준 클럭의 각 사이클 동안 각 기기에 대하여 생성될 수 있다.
디지털 카드를 위한 클럭 신호는 (도시되지 않은) 피시험 디바이스(DUT)에 어플리케이션을 위한 디지털 신호를 생성하기 위해 웨이브폼 포멧팅 회로(18)를 구동하는 타이밍 회로(16)에 피딩된다. 한편, 아날로그 카드(12)는 원격으로 생성된 디지털 기준 클럭 신호를 수신하고, 아날로그 클럭 모듈(ACM, 19)을 통해 아날로그 클럭을 합성한다. 로컬 아날로그 클럭(A0)은 하나 이상의 아날로그 기기 상의 기능 회로를 구동시킨다.
아날로그 클럭의 일 형태는 본 발명의 양수인에게 양도된 "Analog Clock Module"이라는 제목의, 미국특허번호 제6,188,253호에 서술되어 있고, 그 전체가 참조로써 본 발명에 합치되어 있다. 각각의 아날로그 기기는 자신의 클럭을 가질 수 있고, 그러므로, 기준 클럭의 주파수보다 더 높을 수 있는 그 자신의 주파수에서 작동한다.
도 1에 도시된 디자인의 변형에 있어서, 각 기기는 패턴 제너레이터를 포함한다. 패턴 제너레이터는 기준 클럭 신호를 기초로 동기적으로 동작한다. 각각의 패턴 제너레이터는 원하는 시간에 그것의 특정 기기에 대한 "이벤트" 또는 커맨드 를 출력한다.
다른 변형은 각각의 기기가 그 자신의 패턴 제너레이터를 구동하기 위한 로컬 클럭 제너레이터를 포함하는 것이다. 로컬 클럭 제너레이터는 상이한 주파수의 클럭을 생성할 수 있다. 그러나, 패턴 제너레이터는 일치된 방법으로 스타팅하는 것이 필수적이다.
(그 전체가 참조로써 본 명세서에 합치된) "CLOCK ARCHITECTURE FOR A FREQUENCY BASED TESTER"라는 제목의 특허공개번호 WO/03042710은 상이한 주파수에서 동작하는 패턴 제너레이터의 동작을 일치시키는 시스템을 서술한다. 이 공개된 출원의 접근법은 특정 시간에 모든 로컬 신호를 "정렬"시키기 위해 기준 클럭과 연관된, DSYNC라 불리는 동기 신호를 채용한다.
복수의 기기의 동작이 쉽게 동기화되는 테스트 시스템에 대한 수요가 존재하고 있다.
일 형태에 있어서, 본 발명은 커뮤니케이션 링크가 메세지를 전달하는 자동 테스트 시스템을 위한 기기에 관한 것이다. 이 기기는 기준 클럭 입력부 및 커뮤니케이션 링크에 연결하기 위한 포트를 포함하는 인터페이스를 가진다. 또한 이 기기는 클럭 제너레이터, 타이밍 회로, 및 메세지 프로세싱 회로를 포함하는데, 여기서, 클럭 제너레이터는 기준 클럭 입력으로부터 로컬 클럭을 수신하도록 연결되고 조절되어 있고, 로컬 클럭을 출력하고, 타이밍 회로는 로컬 클럭에 의해 클러킹되고, 시간의 대표값을 수신하는 입력부 및 출력부를 가지고, 입력부에 수신된 값에 의해 나타난 시간에 출력을 어썰팅하고, 메세지 프로세싱 회로는 포트에 연결된 입력부 및 타이밍 회로의 입력부에 연결된 출력부를 가진다.
다른 형태에 있어서, 본 발명은 커맨드에 응답하여 기능을 실행하는 기능 회로를 가진 자동 테스트 장비에 대한 기기에 사용을 위해 조절된 인터페이스를 포함하는 집적회로에 관한 것이다. 이 집적회로는 기준 클럭 입력부, 커뮤니케이션 링크 입력부, 커맨드 출력부, 클럭 제너레이터, 타이밍 회로, 메세지 프로세싱 회로를 포함하는데, 여기서, 클럭 제너레이터는 기준 클럭 입력을 수신하고, 로컬 클럭을 출력하고, 타이밍 회로는 로컬 클럭에 의해 클러킹되고, 시간의 값 대표를 수신하는 입력부 및 커맨드 출력부에 연결된 출력부를 가지고, 입력부에 의해 인가된 값에 의해 나타난 시간에 출력을 어썰팅하고, 메세지 프로세싱 회로는 커뮤니케이션 링크 입력에 연결된 입력부 및 타이밍 회로의 입력에 연결된 출력부를 가진다.
첨부된 도면은 축척를 따르지 않았다. 도면에서, 다양한 도면에 도시된 각각의 동일한 또는 거의 동일한 컴포넌트는 같은 번호로 표현되었다. 간결함을 위해, 모든 컴포넌트가 모든 도면에서 라벨링되지는 않았다. 도면에서,
도 1은 반도체 테스터에 대한 종래의 클럭 구조의 블럭 다이어그램이고,
도 2는 본 발명의 일 형태에 따른 클럭 구조의 블럭 다이어그램이고,
도 3은 도2의 클럭 구조의 간략한 블럭 다이어그램이고,
도 4A는 로컬 클럭의 배열을 도시하는 타이밍 다이어그램이고,
도 4B는 시계의 동기화를 도시하는 다이어그램이고,
도 5는 두 기기를 인터페이싱하는 회로의 블럭 다이어그램이고, 그리고
도 6은 두 기기 사이의 통신 프로세스를 도시하는 플로우 차트이다.
본 발명은 그 어플리케이션에 있어서 도면에 도시된 또는 하기 설명에 서술된 세부적인 컴포넌트의 배열 및 구조에 제한되지 않는다. 본 발명은 다양한 실시예가 있을 수 있고, 다양한 방법으로 수행되거나 실행될 수 있다. 또한, 본 명세서에서 사용된 표현 및 용어는 서술의 목적이며, 제한으로 간주되지 않아야 한다. "포함한다" 및 그 변형의 사용은 리스트된 항목, 및 그 동등물은 물론 추가적인 항목을 포함한다는 의미이다.
도 2를 보다 상세하게 참조하여, 본 발명의 일 실시예는 컴퓨터 워크스테이션(22) 및 (팬텀 내) 테스트 헤드(24)를 포함하는 일반적으로 20으로 지정된, 반도체 테스터에 관하여 서술된다. 테스트 헤드는 중앙 카드(26), 분배 카드(28), 및 복수의 기기 카드(30)를 포함하고, 테스트 신호를 생성하고 측정하기 위한 복수의 전자 보드 어셈블리를 하우징한다.
도 2에 도시된 바와 같이, 중앙 카드(26)는 일련의 복수의 기기 카드(30)에 분배를 위해 분배 카드(28)에 신호를 피딩한다. 중앙 카드(26)는 컴퓨터 워크스테이션(22)과 테스트 헤드 보드 어셈블리와 연결하는 컴퓨터 인터페이스(32), 및 RCLK로 표시된 기준 클럭을 발생시키는 기준 클럭 제너레이터(34)를 포함한다. 기준 클럭 제너레이터는, 예를 들어, 100MHz 크리스탈 오실레이터를 포함할 수 있다. 컴퓨터 인터페이스(32)는 사용자가 테스터(20) 내로 로딩될 수 있는 테스트 프로그 램을 개발함으로써, 테스터가 컴퓨터 워크스테이션(22)과 인터페이싱할 수 있게 한다. 컴퓨터 워크스테이션(22)은 이미 개발된 테스트 프로그램을 초기 실행하거나 테스트 결과를 분석하는 것과 같은 다른 가능성을 사용자에게 제공할 수 있다.
중앙 카드(26)는 워크스테이션으로부터의 커맨드에 응답하여 컨트롤 신호를 생성하는 컨트롤 회로를 포함한다. 컨트롤 신호 중 하나는 "DSYNC" 신호를 포함한다. 기준 클럭 신호 및 DSYNC 신호는 분배 카드(28) 상에 설치된, DSYNC 및 RCLK 팬아웃 회로(36 및 38)를 따라, 각각 팬아웃 또는 분배된다. 이 신호의 분배는 복수의 기기의 패턴 제너레이터가 상기 참조된 출원 WO/03042710의 내용과 같이 동시에 스타팅될 수 있게 한다.
기기 카드(30)상의 기기는 디지털 또는 아날로그 기기일 수 있고, 또는 디지털 및 아날로그 신호를 포함한 기능을 수행할 수 있다. 기기(30A)는 소위 "채널 카드"라 불리는 디지털 기기를 나타낸다. 채널 카드는 복수의 테스터 채널에 대한 임의의 전자 리소스일 수 있다. 테스트 시스템은 복수의 채널 카드를 포함하는데 적합하다.
도 2를 더 참조하여, 각각의 채널 카드(30A)는 클럭 모듈(42)을 포함한다. 클럭 모듈(42)은 RCLK로부터 원하는 주파수의 하나 이상의 클럭을 생성하도록 프로그래밍될 수 있다. 서술된 실시예에서, 클럭 모듈(42)에 의해 생성된 각각의 클럭은 "로컬하게", 즉, 클럭 제너레이터를 포함한 보드 또는 기기 내에서 사용될 의도이다. 클럭 제너레이터는 몇 개의 상이한 주파수의 클럭을 생성할 수 있다. 모든 클럭이 동일한 소스로부터 생성되기 때문에, 클럭은 서로 동기된 것으로 간주될 수 있다. 클럭 모듈은 본 명세서에 참조로써 합치된 미국특허번호 제6,188,253호에 서술된 아날로그 클럭 모듈의 구조와 유사할 수 있다.
로컬 클럭은 그 전체가 본 명세서에 참조로써 합치되어 있고, 2003년 12월 29일에 출원된 "MULTI-STAGE NUMERIC COUNTER OSCILLATOR"라는 제목의, 현재 계류중인 미국특허 출원 10/748,488에 서술된 바와 같은 수치 카운터 오실레이터(NCO, numeric counter oscillator)에 의해 구동되는 위상 고정 루프를 사용한 직접 디지털 합성(direct digital synthesis)을 통해 유도될 수 있다. 본 출원은 기준 클럭으로부터 프로그래밍 가능한 주파수의 하나 이상의 로컬 클럭을 유도하기 위해 직접 디지털 합성에 사용될 수 있는 수치 카운터 오실레이터를 서술한다.
각각의 기기 카드는 기기의 원하는 기능을 수행하기 위한 회로를 포함한다. 30A와 같은 디지털 기기의 경우에, 기능 회로는 타이밍 회로(47), 및 포맷팅/핀 전자회로(48)를 포함한다. 이 회로는 DUT(90)를 테스트하기 위한 디지털 신호를 생성하고 측정할 수 있다.
또한, 디지털 기기(30A)는 패턴 제너레이터(46)를 포함한다. 패턴 제너레이터(46)는 기기(30A)의 기능부를 컨트롤하는 커맨드의 시퀀스를 제공한다. 패턴 제너레이터(46)는 테스트 시스템의 상태를 기초로 다른 조건적 기능을 수행하거나, 임의의 조건에 응답하는 브랜치를 제공할 수 있다. 패턴 제너레이터(46)는 로컬 클럭 모듈(40)로부터의 클럭에 의해 클러킹되고, 그러므로 기준 클럭의 주파수보다 높을 수 있는 프로그래밍 가능한 속도로 명령어를 제공한다.
또한, 기기(30A)는 아래에 보다 상세히 서술된 바와 같은 기기 동기 링 크(ISL, instrument synchronization link) 인터페이스(320A)를 포함한다. ISL 인터페이스(320A)는 패턴 제너레이터(46)가 다른 기기들과 커뮤니케이션이 가능하게 한다. 패턴 제너레이터(46)는 다른 기기의 기능 회로에 의해 수행되는 커맨드를 송신하거나, 예컨대, 조건 브랜치를 컨트롤하기 위해 사용될 수 있는 다른 기기로부터 상태 정보를 수신할 수 있다.
다른 기기는 기기에 의해 구현되는 특별한 기능에 따라 다양한 기능부를 가질 수 있다. 서술된 실시예에서, 각각의 기기 카드는 클럭 모듈(42)을 포함한다.
또한 서술된 실시예에서 각각의 기기는 ISL과의 인터페이스를 포함한다. 몇몇 기기들은 ISL을 통해 전송되는 메세지의 소스일 수 있다. 다른 기기들은 ISL을 통해 전송되는 메세지의 수신자일 수 있다. 기기들은 ISL을 통해 메세지를 전송만 하거나, 수신만 하거나, 전송하고 수신하는 ISL 인터페이스로 구성될 수 있다. 대안으로써, 모든 ISL 기능을 수행하는 단일 집적회로를 구성하는 것, 그리고 임의의 ISL 기능을 요구하는 모든 기기 상의 회로가 통합되어 사용하는 것이 바람직할 수 있다. 임의의 ISL 기능을 사용하지 않는 기기에 대하여, ISL 인터페이스는 전체적으로 생략될 수 있다.
몇몇 기기들은 패턴 제너레이터(46)와 같은 동일한 형태를 가진 패턴 제너레이터를 포함할 수 있다. 일 실시예에서, 각각의 패턴 제너레이터는 테스트 동안에 실행하기 위해 기기가 필요로 하는 특정 커맨드로 프로그래밍된다. 패턴 제너레이터를 포함하지 않은 기기들은 다른 기기의 패턴 제너레이터에 저장된 프로그램을 기초로 ISL을 통해 커맨드를 수신할 수 있다. 따라서, 각각의 패턴 제너레이터는 실행을 위한 시스템 내의 복수의 기기에 대한 커맨드로 프로그래밍될 수 있다.
일 실시예에서, 디지털 기기는 임의의 패턴 제너레이터를 포함하고, 아날로그 기기는 포함하지 않는다. 디지털 기기를 위한 패턴 제너레이터가 아날로그 기기상의 변화를 요구하지 않고 설계된 고속에서 동작하는 디지털 기기를 매시간 재설계되게 하기 때문에, 이러한 디비전이 바람직하다. 그러나, 이러한 설계의 파티셔닝은 요구되지 않는다.
보다 일반적으로, 몇몇 기기는 다른 기기에 커맨드를 송신하는 컨트롤러와 같이 동작할 것이다. 다른 기기는 다른 소스로부터 커맨드를 수신하는 컨트롤되는 기기로써 역할할 것이다. 일반적으로, 컨트롤되는 기기는 패턴 제너레이터를 가지지 않을 것이고, 또는 디지털 기기 내의 패턴 제너레이터와 동일한 속도로 동작하는 패턴 제너레이터를 가지지 않을 것이다.
모든 기기의 일치된 작동이 종종 요구된다. 복수의 기기 내의 로컬 클럭은 앞서 언급된 특허출원 WO/03042710에 서술된 바와 같이 동기화될 수 있다. 도 3에 도시된 바와 같이, 기준 클럭(RCLK) 및 동기 신호(DSYNC)는 30A, 30B, 및 30C와 같은 복수의 기기로 분배된다. 신호(DSYNC)는 각 기기에 의해 기준 시간으로써 취해진 RCLK 신호의 특정 에지를 식별한다. 로컬 클럭이 공통의 시간 기준에 정렬되고 한 후, 각각의 명령어가 로컬 클럭의 카운팅 펄스에 의해 시간을 트래킹하는 "와치"를 가질 수 있다.
상이한 기기에서 일어나는 테스터 내 이벤트는 로컬 와치에 의해 트래킹되는 것과 같은 시간을 참조하여 일치될 수 있다. 예를 들어, 제1기기는 제2기기로 커 맨드를 전송할 수 있다. 이 커맨드의 실행 시간은 제1기기의 로컬 와치에 상대적으로 특정될 수 있다. 제2기기의 로컬 와치가 제1기기의 로컬 와치와 동기화되어 있다면, 제2기기의 이벤트 컨트롤러 회로(320)는 제2기기의 로컬 와치를 모니터링함으로써 적합한 시간에 커맨드 실행을 시작할 수 있다. 이 적합한 시간은 기기가 상이한 주파수의 로컬 클럭을 발생시키는 클럭 모듈을 포함할 때 조차도 확인될 수 있다.
공통의 시간 기준을 정함으로써, 커맨드 또는 다른 메세지를 전달하는 신호는 동기적으로 전송될 필요가 없다. 상대적으로 낮은 비용 및 이벤트의 타이밍을 컨트롤하기 위해, 임의의 신호의 도착 시간이 아니라, 메세지 내의 시간값에 따르는 단순한 비동기 통신 링크가 채용될 수 있다.
도 3은 도 2에 도시된 기기 동기 링크(ISL)가 통신 네트워크에 의해 형성된 것을 도시한다. 여기서, 네트워크는 30A, 30B, 및 30C와 같은 기기에 각각 연결된 310A, 310B, 및 310C와 같은 라인을 가진다. 네트워크로의 연결은 임의의 적합한 방법으로 이루어질 수 있다. 예를 들어, 각 ISL 인터페이스는 포트 또는 다른 커넥션 포인트를 가질 수 있다. 포트는 ISL 상의 신호 전송 라인이 기기에 쉽게 연결되는 것과 같이, 기기에 부착된 커넥터에 의해 물리적으로 형성될 수 있다. ISL이 테스터 내의 백플레인 또는 다른 인쇄회로기판에서 트레이스로써 물리적으로 구현된 경우에, 포트는 백플레인 커넥터로써 구현될 수 있다. ISL의 라인이 이산(discrete) 케이블로써 구현된 경우에, 포트는 RJ-45 리셉터클과 같은 이산 커넥터로써 구현될 수 있다. 기기들 사이의 통신은 메세지의 소스로써 작동하는 기기 에 연결된 라인에서부터 메세지의 수신자로 의도된 기기에 연결된 라인으로 신호를 패싱하는 라우터(300)에 의해 용이하게 된다.
통신선 및 라우터의 다양한 구현방법은 주지되어 있다. 동기화에 대한 니드는 전송 매체의 특성에 의해 제공되지 않기 때문에, 통신 매체 및 라우터의 특정한 구현 방법은 본 발명에 중요하지 않다. 예를 들어, 통신 라인(310A ... 310C) 각각은 종종 서데스(SerDes) 라인이라 불리는 고속 직렬 라인일 수 있다. 파이어와이어 및 USB2는 표준 서데스 통신 프로토콜의 예이다. 라인(310A ... 310C)을 통한 통신은 표준 프로토콜을 사용할 수 있다. 그러나, 더 작은 오버헤드 비트를 요구하는 프로토콜이 메세지 전달을 위해 더 낮은 지연시간을 제공하기 위해 서술된 실시예에서 사용된다.
여기서, 통신 라인은 1Gbps를 초과하여 동작하고, 메세지는 패킷 기반이다. 각각의 패킷은 통신을 용이하게 하기 위해 다양한 필드를 포함할 수 있다. 예를 들어, 패킷은 소스 및 수신자 ID를 가진 헤더를 포함한다. 각 기기는 특정 메세지의 소스 및 수신자를 특정하기 위해 사용될 수 있는 그 자신의 ID를 가질 수 있다.
패킷은, 또한, 커맨드 값에 대한 필드를 포함할 수 있다. 커맨드 값은 수행하기 위한 수신자 필드에서 식별되는 기기에 대한 동작을 특정할 수 있다. 일 실시예에서, 각각의 기기는 그 기기가 수행할 다양한 동작에 상응하는 다수의 마이크로 코드 시퀀스를 담고 있는 마이크로 코드 저장장치를 가진다. 이 커맨드는 특정 마이크로 코드 시퀀스를 특정한다. 기기는 이 저장장치로부터 특정된 마이크로 코드 시퀀스를 실행함으로써 커맨드를 실행한다.
커맨드 필드는, 또한, 다른 기기에 대한 상태를 나타낼 수 있다. 예를 들어, 기기는 그것이 실패가 탐지되었거나, 측정이 완료됨을 나타내는 커맨드 필드 내에 값을 가질 수 있다. 그 다음, 이 커맨드 값을 수신하는 기기는 프로세서로 그 측정 결과를 전송하거나, 실패를 반영하여 테스트 패턴 실행을 변경하는 것과 같이 적절하게 응답할 수 있다.
도시된 실시예에서, 패킷은, 또한, 종종 "타임 스탬프"라 불리는 시간 값을 포함한다. 커맨드 필드가 수행될 이벤트를 나타낼 때, 타임 스탬프는 이 이벤트가 일어나야할 시간을 나타낸다. 커맨드 필드가 상태를 나타낼 때, 타임 스탬프는 브랜치가 상태에 응답하여 취해지는 것과 같은 조건부 동작이 수행되어야 할 시간을 나타낼 수 있다. 상술한 바와 같이, 모든 기기 내의 로컬 와치는 동기화되어 있어, 각각의 기기는 동일한 DSYNC 이벤트에 관한 시간값을 통신할 수 있다.
패킷은 또 다른 필드를 포함할 수 있다. 예를 들면, 체크섬 필드, 또는 다른 필드는 에러 검출 또는 에러 보정을 위해 추가될 수 있다. 각각 커맨드 또는 상태 이벤트를 통신하는 복수의 메세지는 하나의 패킷에 포함될 수 있다. 각각의 매세지는 그 자신의 타임 스탬프를 가질 수 있다.
도시된 실시예에서, ISL은 라우터(300)를 포함한다. 라우터(300)는 임의의 종래의 알고리즘에 따라 동작하도록 구현될 수 있다. 예를 들어 라우터(300)는 각각의 인바운드 메세지를 수신하고, 패킷 헤더 내의 수신자 값을 기초로 특정 라인 상에 아웃바운드 메세지를 전달한다.
도 3의 실시예에서, 기기(30A 및 30B)는 디지털 채널 카드로써 도시되어 있 다. 각각 패턴 제너레이터(46A 및 46B)를 포함한다. 기기(30C)는 아날로그 기기를 나타낸다. 도 3에 도시된 바와 같이 아날로그 기기(30C)는 개별 패턴 제너레이터를 포함하지 않는다. 아날로그 기기(30C)는 커맨드를 보내고 응답하고, 그리고/또는 상태 메세지를 전송하기 충분한 회로를 포함한 로컬 클럭 모듈(42C)에 연결된 이벤트 컨트롤러를 포함한다. 이벤트 컨트롤러(320)는 도 5와 연관하여 아래에 더 상세히 설명되어 있다.
디지털 기기 내의 패턴 제너레이터는 디바이스의 테스트 동안 수행될 동작의 시퀀스를 특정하는 프로그램을 포함한다. 도시된 실시예에서, 이러한 프로그램은 아날로그 및 디지털 기기 모두에 의해 수행되는 동작을 특정한다. 예를 들어, 프로그램은 어떤 아날로그 소스가 디지털 채널 내의 이벤트에 대하여 어떤 시간에 원하는 주파수의 사인파를 생성하는 것, 또는 수신기가 디지털 채널 내의 이벤트에 대한 특정 시간에 DUT 출력의 캡쳐링을 시작하는 것을 특정한다.
도 4A 및 도 4B는 두 기기 내의 로컬 와치가 동기화되는 프로세스를 도시한다. 상술한 바와 같이, 각각의 기기는 하나 이상의 로컬 클럭을 생성하기 위해 클럭 모듈을 포함할 수 있다. 서술된 실시예에서, 각 클럭 모듈은 기준 클럭(RCLK), 및 동기 신호(DSYNC)를 수신한다.
도 4A는 시간(E1)에서 기준 클럭 신호의 특정 에지를 식별하는 DSYNC 신호를 도시한다. 바람직하게는, RCLK 및 DSYNC 신호는 각각의 클럭 모듈로 분배되어 각 기기 내의 클럭 모듈은 기준 시간으로써 시간(E1)을 식별할 수 있다.
도 4A는, 또한, 신호(LCLKA)를 도시한다. LCLKA는 클럭 모듈에 의해 생성된 로컬 클럭을 나타낸다. LCLKA는 RCLK보다 짧은 주기를 가지는 것으로 도시되어 있다. 따라서, LCLKA의 카운팅 펄스는 와치가 상대적으로 높은 레졸루션을 가지고 시간을 트래킹할 수 있게 한다.
LCLKA는 기준 클럭으로 정렬된다. 상기 참조된 특허 및 특허 출원에 서술된 바와 같이, DSYNC 신호의 발생에 기준 클럭 신호로 로컬 클럭 신호를 정렬하는 것은 주지되어 있다. 여기서 사용된 예에서, LCLKA는 NCO를 포함하는 DDS 회로로 생성된다. 시간(E1)에서, NCO는 RCLK에 상대적인 LCLKA에 대한 위상을 정하기 위해 소정의 값으로 설정된다. 시간(E1)에 앞서, LCLKA는 RCLK로 정렬되지 않을 수 있는데, 이는 LCLKA와 RCLK의 에지 사이에 결정적 관계가 없거나, 알 수 없음을 의미한다. 그러나, 시간(E1) 후 약간의 셋팅 시간, 신호(LCLKA)는 RCLK와 배열된다. 도시된 바와 같이, LCLKA는 RCLK와 상이한 주기를 가진다. 그러므로, 클럭의 정렬은 모든 에지가 일치되는 것을 요구하지 않는다. 그보다, 여기서 사용된 바와 같이, 기간은 테스트 프로그램이 실행되는 반복적인 각각의 시간인 에지 사이의 관계가 있다는 점을 의미한다.
이 안정화 인터벌 후, 신호(LCLKA)의 에지는 로컬 와치를 셋팅하기 위해 사용된다. 여기서, 이 에지는 시간(E2)에 도시되어 있다. 시간(E2)은 시간(E1) 후에 딜레이(DAT)를 일으킨다. 서술된 실시예에서, 클럭 모듈은 위상 고정 루프 회로를 사용하여 로컬 클럭을 생성한다. 위상 고정 루프의 셋팅 또는 입력에의 임의의 변화 후, 위상 고정 루프의 출력은 임의의 지터를 포함할 수 있거나, 그렇지 않다면 예측불가능할 수 있다. 딜레이(DAT)는 위상 고정 루프가 예측가능한 값으로 안정화될 수 있게 한다.
클럭 발생 회로가 디지털 회로로 구현되어 있고, 그러므로, 안정화 인터벌 동안에도 결정적인 출력을 가지는 NCO 부를 포함하기 때문에, 딜레이(DAT)가 결정될 수 있다. 그러므로, 인터벌(DAT)은 위상 고정 루프의 출력이 그 인터벌 동안에 안정되지 않더라도 NCO의 카운팅 사이클에 의해 측정될 수 있다. 안정화 인터벌 내의 특정 수의 사이클은 클럭 모듈의 특정 설계에 따를 것이다.
도시된 실시예에서, NCO 내의 누산기는 시간(E1)에 제로로 리셋되고, NCO를 통한 사이클은 위상 고정 루프의 출력이 안정화되는 충분한 인터벌이 지날 때까지 카운팅된다. 안정화 인터벌의 끝에서, 로컬 와치는 안정화 인터벌(DAT)과 동등한 값으로 로딩된다. 이러한 방법으로, 와치는 제로 시간 기준으로써 역할하는 DSYNC 신호에 의해 식별되는 시간(E1)을 가진 시간을 트래킹한다.
여기에 서술된 실시예에서, 도 4A의 프로세스는 컨트롤러 기기로써 역할할 수 있는 각각의 기기 내에 와치를 셋팅하기 위해 사용된다. WATCHA는 컨트롤러 기기 내의 와치를 나타낸다. 시간(E1)에서, WATCHA는 값(402)을 가진다. WATCHA가 그 시간에 셋팅되지 않기 때문에, 값(402)은 불확정적이다. 도 4A는 시간(E2)에서, WATCHA가 딜레이(DAT)를 나타내는 값(404)으로 로딩됨을 보여준다. 그 후, WATCHA는 LCLKA의 각 펄스를 LCLKA의 주기 길이를 반영하는 각각의 증가량만큼 증가시킨다. 예를 들어, 값(406)은 값(404) 후에 LCLKA의 일 펄스 WATCHA를 도시한다.
컨트롤되는 기기는, 또한, 이들 기기 상의 와치를 클러킹하는 로컬 클럭을 포함한다. 그러나, 동일한 시간에 사용되는 이 와치들에 대하여, 컨트롤러 기기 내의 와치에 동기화되어야 한다. 도 4A는 컨트롤되는 기기(LCLKB) 내의 로컬 클럭(LCLKB)을 도시한다. LCLKA와 같은 주파수일 수 있으나, 필수적인 것은 아니다. 테스트 시스템 내에서 정확하고 반복적인 시간 트래킹을 위해, LCLKB는 LCLKA와 정렬되는 것이 바람직하다. 또한, 컨트롤되는 기기 상의 WATCHB는 컨트롤러 기기 상의 WATCHA 내의 값과 일치하는 시간 값으로 로딩되어야 한다.
도 4A는 시간(E1 및 E2)에 WACTHB 내의 값(412 및 414)은 그 값이 WATCHA에 동기화되지 않았기 때문에, 정해지지 않음을 도시한다. 또한 도 4A는 로컬 클럭(LCLKA 및 LCLKB)이 배열되지 않았음을 도시하고, 이는 LCLKA 및 LCLKB의 에지 사이의 관계를 아는 것은 필요하지 않음을 의미한다.
WATCHB가 초기에 정해진 값을 가지지 않는다는 사실에도 불구하고, 컨트롤되는 기기는 LOW_RES 와치를 사용하여 시간을 트래킹할 수 있다. LOW_RES 와치는 컨트롤러 기기 내의 WATCHA 보다 낮은 레졸루션을 가진다. 그러나, LOW_RES 와치는 WATCHA와 용이하게 동기화될 수 있고, WATCHA와 WATCHB를 동기화하기 위해 사용된다. 도 4A는 LOW_RES와 같은 로우 레졸루션 와치를 식별한다. 시간(E1)에서, LOW_RES 와치는 값(408)을 취한다. 시간(E1)은 WATCHA에 대한 기준점으로써 취해진다. 따라서, LOW_RES 시간은 시간(E1)에서 제로 값으로 주어진다. 컨트롤되는 기기는 서술된 실시예에서, 모든 기기가 RCLK 및 DSYNC 신호를 수신하기 때문에, 시간(E1)을 용이하게 식별할 수 있다.
LOW_RES 와치는 RCLK의 각 사이클마다 한 카운트씩 증가시킨다. 도시된 실시예에서, LOW_RES 와치는 WATCHA의 최상위 비트를 나타내는 필드(416)와 동일한 레졸루션을 가지고 시간을 트래킹하는 필드(418)를 포함한다. 따라서, 도 4A는 WATCHA가 시간(E2)에서 셋팅된 후, 필드(418) 내의 값이 WATCHA의 필드(416)내의 값과 어림됨을 보여준다. 이 차이는 WATCHA가 LOW_RES 와치 보다 큰 레졸루션을 가진 시간을 나타내고, LCLK 및 RCLK 에지는 상이한 시간에 발생한다는 사실에 연관된 라운딩에 기여할 수 있다.
도 4A에서 LOW_RES 와치는 정해지지 않은 값을 가진 필드(420 및 422)를 가진 것으로 도시되어 있다. 이 필드들은 LOW_RES의 최하위 필드를 나타내고, LOW_RES 와치가 생성할 수 있는 것 보다 많은 비트의 레졸루션을 나타낸다. 따라서, 그 값은 도시되어 있지 않고, 그들은 WATCHA와 LOW_RES 와치 내의 값들 사이의 비교가 가능하도록 제로로 간주될 수 있다. 필드(420 및 422)는 LOW_RES 와치를 구현하기 위해 반드시 포함될 필요는 없다.
도 4B는 컨트롤러 기기는, 본 명세서에서 WATCHA로 지정된 그의 로컬 와치와 컨트롤러 기기 상의 로컬 와치를 동기화하는 프로세스를 도시한다. 이 프로세스는 WATCHB가 WATCHA와 동기화되어야 함을 나타내는 컨트롤되는 기기로 커맨드를 전송하는 컨트롤러 기기를 포함한다. 이 커맨드는 동기화가 발생해야할 시간은 물론, 동기화 값을 식별하는 타임 스탬프(450)를 포함한다.
도 4B에서 E3으로 지정된, 몇몇 시간에서, 컨트롤러 기기는 컨트롤되는 기기로 커맨드를 전송하는 타임 스탬프(450)를 계산한다.
시간(E3)에서, WATCHA는 값(430)을 가진 것으로 도시되어 있다. 시간(E3)에서, WATCHB 내의 값(434)은 아직 정해지지 않는다. 컨트롤되는 기기 상의 LOW_RES 와치는 값(432)을 가진다. 값(432)는 LOW_RES 와치의 레졸루션 한계에 값(430)을 어림한다.
시간(E3)에서, WATCHA 내의 값은 타임 스탬프(450)를 계산하기 위해 사용된다. 타임 스탬프(450)는 타임 스탬프(450)가 계산된 시간에 WATCHA 내의 값에 적당한 오프셋을 추가함으로써 계산된다. 오프셋의 크기는 타임 스탬프를 포함한 메세지가 컨트롤러 기기로부터 컨트롤되는 기기로 전송될 수 있을 만큼 충분히 긴 것이 바람직하다. 이러한 방법으로, 타임 스탬프(450)는 컨트롤되는 기기가 이 동기화 커맨드를 수신한 후, 발생하는 시간을 나타낼 것이다.
도 4B에 도시된 실시예에서, 타임 스탬프(450)는 필드(452 및 454)를 포함한다. WATCHA는 각각 필드(452 및 454)와 같은 수의 비트를 가진 필드(416 및 456)을 포함한다. WATCHA는 필드(458)에 추가 비트를 포함한다. 필드(458) 내의 추가 비트는 WATCHA가 시간을 트래킹하는 추가 레졸루션을 나타내지만, 그 레졸루션이 가진 비트는, 도시된 실시예에서, 타임 스탬프의 값을 계산하기 위해 조정된다.
타임 스탬프(450)는 와치 재동기 커맨드가 실행되어야 하는 시간을 식별하기 위해 사용될 수 있다. 필드(452) 내의 타임 스탬프(450)의 최상위 비트는 LOW_RES 와치와 동일한 레졸루션을 가진 시간을 나타낸다. 도 4B에서 E4로 지정된, 몇몇 시간에서, LOW_RES 와치는 타임 스탬프(450)의 필드(452) 내의 비트와 매칭하는 값(456)을 취한다. LOW_RES 와치 내의 값과 타임 스탬프(450)의 필드(452)내의 값을 비교함으로써, 컨트롤되는 기기는 시간(E4)을 식별할 수 있다.
타임 스탬프(450)에 의해 나타나는 값은 시간(E4) 후 시간(R1)을 일으킨다. 이 시간은 도 4B에서 E5로 표시되어 있다. 시간(E5)에서 기준 에지를 가진 로컬 클럭을 생성하기 위해, 로컬 클럭은 시간(E5)에서 로컬 클럭의 에지를 정렬하는 것과 같은 효과를 얻기 위한 값을 가지고, 시간(E4)에서 정렬되어야 한다. LCLKB는 R1을 기초로 하여 LCLKB를 생성하기 위해 사용되는 DDS 회로의 NCO 내의 값을 셋팅함으로써, 시간(E4)에서 정렬된다. 개념적으로, LCLKB의 에지를 나타내는, 시간(E4) 후(예컨대, 시간(E5))의 인터벌(R1)이 발생해야 하고, NCO는 "제로"여야 한다. LCLKB가 시간(E5)의 시간(E4)에서 사용 불가능하더라도, 컨트롤되는 타이밍 회로 내의 값은 회로가 안정된 때, LCLKB가 생성되도록 셋팅되고, LCLKB는 시간(E5)에서 에지를 가진 것과 같은 위상을 가질 것이다.
그 다음, 약간의 안정화 인터벌이 요구된다. 안정화 인터벌은 도 4B에서 DAT2로 도시되어 있다.
안정화 인터벌의 끝부분이 시간(E6)에 도시되어 있다. 시간(E6)에서, WATCHB는 초기값으로 로딩되고, LCLKB로 클러킹된다. WATCHB는 동기화 커맨드 내의 타임 스탬프(450)와 딜레이(DAT2)를 더한 값을 나타내는 시간으로 로딩된다. 이러한 방법으로, WATCHB는 WATCHA 내의 값과 결정적인 관계를 가진 값으로 로딩되고, 그 후 WATCHA를 클러킹하는 로컬 클록과 반복 가능한 관계를 가진 LCLKB에 의해 클러킹된다. 이러한 방법으로, WATCHB는 WATCHA와 동기화된다.
도 4B의 예에서, 타임 스탬프(450)을 생성하기 위해 사용되는 값의 조절을 통해 다양한 소스의 변형이 가능하다. 상술한 바와 같이, 양(R2)은 전송되기 전에 타임 스탬프로부터 조정된다. 그러므로, WATCHB는 WATCHA와 동기화된 때, WATCHB는 WATCHA 내의 값 보다 양(R2)만큼 작은 값으로 로딩된다. R2의 값은 테스트 프로그램이 반복될 때 마다 변할 수 있다. 커맨드가 반복 실행될 수 있는 정밀도는 리마인더(R2)를 저장하고, 그 값을 컨트롤러로부터 도 4B에 도시된 프로세스를 따라 와치가 동기화되는, 컨트롤되는 기기로의 커맨드 내의 임의의 타임 스탬프를 조절하기 위해 사용함으로써, 증가될 수 있다.
지금부터 도 5를 참조하면, 소스 보드(510)와 수신 보드(540) 사이에 커맨드를 통신하기 위해 사용될 수 있는 집적회로의 블럭 다이어그램이 도시되어 있다. 소스 보드(510)는 기능 회로(590)를 포함하고, 수신 보드(540)는 기능 회로(592)를 포함한다. 소스 및 수신 보드(510 및 540)가 기기인 실시예에서, 이 기능 회로는 기기에 대하여 필요한 기능을 수행하고, 현재의 종래 기술의 회로일 수 있고, 반도체 디바이스를 테스트하기 위해 사용되는 기능을 수행하도록 더 발전된 회로일 수 있다. 예를 들어, 소스 보드(510)는 디지털 기기(30A)일 수 있고, 수신 보드(540)는 아날로그 기기(30C)일 수 있고, 이 각각은 각각 디지털 또는 아날로그 신호를 생성하고 측정하기에 적합한 임의의 기능 회로일 수 있다.
여기서, 소스 보드(510)는 기능 회로(590)를 컨트롤하기 위한 커맨드를 생성하는 패턴 제너레이터(46A)를 가진 것으로 도시되어 있다. 수신 보드(540)는 패턴 제너레이터가 없는 것으로 도시되어 있다. 패턴 제너레이터(46A)는 수신 보드(540)에 대한 커맨드를 생성한다. 이들 커맨드는 ISL을 통해 수신 보드(540)로 통신된다.
이들 보드 사이의 통신 경로는 ISL의 일부인 라우터(330)를 통해 제공된다. 소스 보드(510)는 ISL을 통한 통신을 용이하게 하는 인터페이스 회로(320A)를 포함한다. 수신 보드(540)는 인터페이스 회로(320B)를 포함한다. 각각의 인터페이스 회로(320A 및 320B)는 하나 이상의 ASIC 또는 다른 집적회로 칩으로 구현될 수 있다.
인터페이스(320A)는 PHY(530)를 포함하고, 인터페이스(320B)는 PHY(550)를 포함한다. PHY(530 및 550)는 ISL의 선택된 프로토콜에 따라 통신을 관리하기 위해 필요한 회로이다. 이 회로는 패킷에 메세지 형성하기, 패리티 체크, 물리 네트 워크 연결을 통한 데이터 구동 및 수신, 에러 있는 패킷의 재전송, 및 프로세싱을 위해 네트워크의 상위 레벨로 수신된 패킷을 패싱하는 것과 같은, 전통적으로 네트워크 인터페이스의 하드웨어 컴포넌트에서 수행되는 기능을 수행한다. PHY(530 및 550)는, 또한, 그 메세지가 선택된 프로토콜을 따르고 있는지 검증할 수 있다. 예를 들어, PHY는 소스 또는 수신자 ID가 테스트 내의 유효한 소스 및 수신자 ID인지를 체크할 수 있다. 또는, PHY는 메세지의 타임 스탬프 필드 내의 값이 유효한 미래 시간을 나타내는지 체크할 수 있다.
이 예에서 패킷의 전송은 "이벤트"가 일어났음을 나타내는 패턴 제너레이터(46A)에 의해 개시된다. 이 이벤트는 수신 보드(540) 상의 기기가 커맨드를 수행함을 나타낸다. 발생할 이벤트를 특정하는 것은 물론, 패턴 제너레이터(46A)는 이벤트가 발생하는 시간을 나타낸다. 도시된 실시예에서, 이벤트의 시간은 현재 시간으로부터의 오프셋이다.
이 오프셋은 타임 스탬퍼 회로(516)에 제공된다. 타임 스탬퍼 회로(516)는 수신 보드(540)가 커맨드를 수행하고, 타임 스탬프를 이벤트의 지시자와 함께, 전송을 위한 PHY(530)로 패싱되는 시간을 나타내는 타임 스탬프를 계산한다. 인터페이스(320)에 대한 현재 시간은 WATCHA(514)내에 유지된다.
"와치"는 임의의 종래의 방법으로 구현될 수 있지만, 클럭 신호를 기초로 시간의 흐름을 기록하는 회로를 포함하는 것이 바람직하다. 와치는 패턴 제너레이터(46A)를 구동하는 클럭과 동기화된 클럭에 의해 클러킹되는 것이 바람직하다. 와치는 상술한 기능을 수행하기 위해 카운터를 리셋하고 로딩하는 소수의 컨트롤 회로를 가진 카운터로써 간단히 구현될 수 있다. 도시된 실시예에서, WATCHA(514)는 로컬 클럭 모듈(42A)에 의해 생성된 로컬 클럭 LCLKA에 의해 클러킹된다. 각각의 와치가 시간을 트래킹하는 레졸루션 비트의 개수는 본 발명에서 중요한 것은 아니다. 각각의 와치는 와치가 그 와치를 구동하는 클럭의 주기와 같거나 작은 레졸루션으로 시간을 트래킹할 수 있는 비트 수를 가지는 것이 바람직하다. 모든 클럭은 적어도 기기에서부터 기기로 패싱된 메세지 내의 타임 스탬프만큼 레졸루션 비트 수를 가지는 것이 바람직하다. 그러나, 각각의 기기는 더 큰 정밀도, 또는 더 낮은 정밀도로 시간을 트래킹할 수 있다.
수신 보드(540)는 WATCHB(552)를 포함한다. WATCHB(552)는 로컬 클럭 LCLKB에 상대적인 시간을 유지한다. LCLKA 및 LCLKB는 동일한 주파수의 클럭임이 필수적인 것은 아니다. 그보다, WATCHA(514) 및 WATCHB(552)는 모두 동일한 포맷으로 시간을 출력하거나, WATCHA(514) 및 WATCHB(552)에 의해 생성된 포맷 내의 시간 값이 타임 스탬프가 상이한 와치에 의해 유지된 시간과 비교되는 와치에 상대적으로 생성되기 전 몇몇 공통 시간 포맷으로 변환되는 것이면 충분하다. 여기서, WATCHA 및 WATCHB는 도 4A 및 4B에 도시된 프로세스에 따라 동기화된다.
도시된 실시예에서, WATCHA(514)에 저장된 값은 최근에 동기화된 와치에 저장된 리마인더 값(R2)에 의해 증가된다. 도 4B와 연관하여 상술한 바와 같이, 리마인더(R2)는 동기 와치 커맨드를 위한 타임 스탬프를 생성하기 위해 사용되는 값을 조절함으로써 도입되는, WATCHA에서 트래킹되는 시간과 WATCHB에서 트래킹되는 시 간의 차이를 나타낸다. 동기 와치 커맨드 후 모든 커맨드에 대한 타임 스탬프를 생성하기 위해 사용되는 시간과 이 리마인더 값을 더함으로써, 이 조정이 수신 보드(540)가 커맨드에 응답하는 시간에는 영향을 주지 않는다.
도 5는 리마인더 레지스터(518)의 입력부 및 출력부에서의 갱 스위치(519)를 도시한다. 스위치(519)는 몇몇 사이클에서, 리마인더 값(R2)이 WATCHA(514)내의 값으로부터 유도됨을 나타낸다. 이 사이클에서, 레지스터(518) 내에 저장된 값인 (R2)는 WATCHA(514) 내의 시간을 조절하기 위해 사용되지 않는다. 여기서, 스위치(519)는 원하는 기능을 수행하기 위한 임의의 회로를 나타낸다.
타임 스탬프를 계산하기 위해, WATCHA 내의 값은, 또한, 레지스터(512) 내에 저장된 지연값에 의해 증가된다. 이 지연값은 소스 보드(510)로부터 임의의 다른 수신 보드(540)로의 메세지를 위한 최대 전송 딜레이보다 길게 선택된다. 지연 값은 고정된 것이 바람직하다. 이 시스템은 기기들 사이의 고정 딜레이에 대하여 캘리브레이팅되는 것이 일반적이다. 따라서, 고정 딜레이의 도입은 시간에 임의의 에러를 도입하지 않지만, 수신 보드가 메세지가 ISL을 통해 전송되는 동안 패싱되는 시간에 커맨드의 실행을 특정하는 메세지를 받지 않았음을 보장하는데 도움을 준다.
패킷이 소스 보드(510)에 의해 수신 보드(540)로 전송된 때, 패킷은 PHY(550)를 통해 패싱된다. 상술한 바와 같이, PHY(550)는 네트워크 관리 기능 전용의 하드웨어이다. PHY(550)는 유효한 패킷을 수신하고, 패킷의 내용은 더 높은 레벨의 회로로 전송된다. 도시된 바와 같이, 실행될 이벤트를 나타내는 메세지를 포함한 패킷은 타임 언-스탬퍼(556)로 패싱된다.
타임 언-스탬퍼(556)는 커맨드 내의 특정된 이벤트가 실행되어야 할 때, 수신 보드(540) 상의 회로의 나머지 부분으로 컨트롤 신호를 출력한다. 기능 회로(592)가 이벤트를 실행하게 하는 컨트롤 신호를 전송하는 라인이 도시되어 있다. 수신 보드(540)는 컨트롤 신호가 수신 보드(540) 상의 다른 회로로 전송되도록 하는 많은 타입의 커맨드에 응답할 수 있음을 이해해야 한다. 예를 들어, 컨트롤되는 기기는 와치 동기화 커맨드를 수신할 수 있는 것으로 상술 되었다. 이러한 커맨드는 클럭 모듈(42C) 내의 클럭의 배열을 트리거하고, WATCHB 내에 값을 로딩한다. 그러므로, 컨트롤 신호는, 또한, 타임 언-스탬퍼(556)로부터 클럭 모듈(42C) 및 WATCHB(552)로 진행할 수 있다. 다른 신호를 전송하는 라인이 존재할 수 있지만, 명료함을 위해 도시되지 않았다.
멀티플렉서(560)는 도 4B의 동기화 프로세스를 기초로 타임 언-스탬퍼에 값을 제공하기 위해 컨트롤된다. 타임 언-스탬퍼(556)는 타임 스탬프 내의 시간이 도래한 때를 식별하기 위해 시간 입력을 모니터링한다. 이 시간에, 타임 언-스탬퍼(556)는 적합한 컨트롤 신호를 어썰트한다.
타임 언-스탬퍼(556)는 멀티플렉서(560)를 통해 현재 시간값을 수신한다. 멀티플렉서(560)는 실행되어야 할 커맨드를 기초로 스티어링(steer)된다. 와치 커맨드를 동기화하기 위해, 시간 값은 LOW_RES 와치(558)로부터 유도된다. 모든 다른 커맨드에 대해, 시간 값은 WATCHB(552)로부터 제공될 수 있다. 멀티플렉 서(560)는 WATCHB가 동기화되기 전에 타임 언-스탬퍼(556)에 LOW_RES 와치(448)로의 값을 제공하고, 동기화된 후 WATCHB(552)에 그 값을 제공하는 임의의 회로를 나타낸다.
로우 레졸루션 와치(558)는 RCLK의 펄스를 카운팅하고, 도 4A에 도시된 바와 같은 DSYNC 신호의 어썰션의 리셋이다. 로우 레졸루션 와치(558)는 로컬 와치(552)와 분리된 하드웨어일 수 있다. 대안으로, 로우 레졸루션 와치(550)는 로컬 와치(552)의 하이 오더 비트만 사용함으로써 구현된 논리 구조일 수 있다.
ISL을 통해 전송된 패킷이 기능 회로(592)에 의해 수행되어야 할 이벤트를 측정할 때, 타임 언-스탬퍼(556)는 그 타임 스탬프 내의 특정된 시간에 그 기기 내의 기능 회로(592)에 패킷의 커맨드부를 출력한다. 기기는 종래의 기기들이 패턴 제너레이터에 의한 커맨드 출력에 응답하는 것과 동일한 방법으로 타임 언-스탬퍼(556)에 의한 커맨드 출력을 프로세싱할 수 있다. 일 실시예에서, 이벤트 신호는 커맨드 값을 기초로 마이크로 코드 메모리를 인덱싱하고, 그 메모리로부터 마이크로코드 명령어를 순차적으로 검색하고 실행하는 시퀀서를 스타팅한다.
타임 언-스탬퍼(556)의 다양한 구현이 가능하다. 타임 언-스탬퍼(556)는 메세지로부터의 타임 스탬프를 저장하고, 커맨드 값을 일시적으로 저장하기 위한 레지스터를 가진 단일 유닛을 포함할 수 있다. 이 유닛은 타임 스탬프와 로컬 와치로부터의 적절한 오프셋 값과 비교하는 디지털 비교기를 포함할 수 있다. 컨트롤 회로는 이 비교기의 출력을 모니터링할 수 있고, 시간 값이 매칭한 때, 커맨드 값을 출력부로 패싱할 수 있다. 다른 인터페이싱 회로가 커맨드를 실행하기 위해 기 기 내의 회로의 나머지 부분에 신호를 공급하기 위해 포함될 수 있다.
그러나, 보다 복잡한 구현이 가능하다. 예를 들어, 타임 언-스탬퍼는 복수의 커맨드가 기기에 대하여 스케줄링될 수 있도록 복수의 유닛을 포함할 수 있다. 그 다음, 타임 언-스탬퍼는 그 대응 타임 스탬프에 의해 지시된 시간에 실행되어야 할 각각의 커맨드를 출력한다. 복수의 타임 언-스탬퍼 유닛은, 또한, 커맨드가, 수신된 순서가 아닌 다른 순서로 프로세싱되도록 할 수 있다.
도 6은 도2 또는 3에 도시된 바와 같은 자동 테스트 시스템과 같은 시스템의 동작에 의한 프로세스를 도시하는 플로우 차트이다.
이 프로세스는 서브 프로세스(620) 및 서브 프로세스(650)로 도시된 두 개의 평행한 서브 프로세스를 포함한다. 도 6의 예에서, 서브 프로세스(620)는 (도 5의) 컨트롤러 기기의 ISL 인터페이스(320A)에서 수행되고, 서브 프로세스(650)는 (도 5의) 컨트롤되는 기기의 ISL 인터페이스(320B)에서 구현된다.
단계(610)에서, 컨트롤러 기기 내의 로컬 클럭은 RCLK와 배열된다. 도 4A와 연관하여 상기 서술된 바와 같은 프로세스는 클럭을 정렬하기 위해 수행될 수 있다. 컨트롤되는 기기 내에서, 단계(652)가 동시에 수행될 수 있다. 단계(652)에서, LOW_RES 와치는 리셋되고, RCLK의 펄스의 카운팅을 시작하도록 컨트롤된다.
그 다음, 컨트롤되는 기기는 단계(656)에서 ISL을 통해 커맨드를 수신하기 위해 대기한다. 단계(622)에서, 컨트롤되는 기기는 도 4A에 도시된 바와 같이 정렬 딜레이 시간을 기다린다.
단계(624)에서, 컨트롤 기기 내의 와치는 정렬 딜레이 시간을 가지고 로딩되 고, 와치는 실행을 시작한다.
단계(626)에서, 컨트롤러는 ISL을 통해 컨트롤되는 기기로 "와치 동기화" 커맨드를 정송한다. 이 커맨드는 컨트롤러 기기 상의 패턴 제너레이터에 프로그래밍된 커맨드에 응답하여 전송될 수 있다. 이 동기화 커맨드는 도 4B에(416)으로 표시된 타임 스탬프를 포함한다.
단계(658)에서, 컨트롤되는 기기는 ISL을 통해 커맨드 신호를 수신하고, 로우 레졸루션 와치가 와치 동기화 커맨드 내의 타임 스탬프의 최상위 비트와 매칭하는 시간을 나타낼 때 까지 대기한다.
단계(660)에서, LCLKB를 생성하기 위해 사용된 NCO 내로 로딩되어야 할 값이 계산된다. 이 값은 이 값이 시간(E4)에서 NCO 내로 로딩된다면, LCLKB가, 최종적으로 생성된 때, 마치 시간(E5)에서 에지를 가진 것과 같은, 위상을 가지도록 계산된다. 이것은, 또한, 그 NCO를 클러킹하기 위해 사용된 클럭의 주파수에 의존하고, 클럭 발생 회로의 설계에 관한 다른 팩터에 의존할 수 있다.
LOW_RES 와치에 의해 지시된 정렬 시간에, 단계(662)에서 컨트롤되는 기기는 그 로컬 클럭에 정렬된다. 단계(662)에서, 클럭의 정렬은 NCO 내의 계산된 값을 로딩함으로써 수행된다.
단계(664)에서, 컨트롤되는 기기는 도 4B에서 DAT2로 표시된 바와 같은 정렬 딜레이 시간을 대기한다. 정렬 딜레이 시간 후, 프로세스는 단계(666)로 계속된다. 이 단계에서, WATCHB는 단계(664)에서 사용된 정렬 딜레이 시간 및 와치 재동 기화 커맨드 내의 타임 스탬프의 합을 나타내는 값으로 로딩된다. 그 후, WATCHB는 컨트롤되는 기기 내의 로컬 클럭에 의해 클러킹될 것이다.
서브프로세스(650)는 컨트롤되는 기기가 컨트롤러 기기로부터의 다른 커맨드를 대기하는 단계(668)로 계속한다.
컨트롤러 기기에서, 프로세스는 단계(626)에서 단계(632)로 진행한다. 단계(632)에서, 도 4B에 도시된 조정부를 반영한 리마인더(R2)가 저장된다. 이 리마인더는, 예컨대, (도 5의) (518)과 같은 레지스터에 저장될 수 있다.
서브 프로세스(620)는 단계(634)에서 컨트롤러 기기에서 계속된다. 단계(634)에서, 인터페이스 회로는 다른 기기로 전송될 커맨드를 대기한다. 도 5에 도시된 실시예에서, 인터페이스 회로(320A)는 패턴 제너레이터(46A)로부터 커맨드를 수신한다. 인터페이스 회로(230A)가 커맨드를 수신한 때, 프로세스는 단계(636)로 진행한다.
단계(636)에서, 인터페이스 회로는 커맨드와 함께 전송되어야 할 타임 스탬프를 계산한다. 도 5의 실시예에 도시된 인터페이스 회로에 대하여, 타임 스탬프는 로컬 와치에 저장된 현재 시간, 단계(632)에서 저장된 리마인더 값, 및 패턴 제너레이터 내에 프로그래밍된 오프셋에 대한 소정의 지연을 더함으로써, 계산된다.
단계(638)에서, 인터페이스 회로(320A)는 단계(636)에서 계산된 타임 스탬프를 포함한 패킷을 형성하고, 그 패킷을 ISL을 통해 전송한다.
단계(668)에서 컨트롤되는 기기 상의 인터페이스 회로(320A)는 커맨드가 수 신될 때까지 대기한다. 커맨드가 ISL을 통해 수신된 때, 프로세스는 단계(670)로 계속한다. 이 단계에서, ISL을 통해 수시된 패킷으로부터의 타임 스탬프는 (도 5의) (556)과 같은 타임 언-스탬퍼로 로딩된다.
단계(672)에서, 타임 스탬퍼는 타임 언-스탬퍼에 제공된 로컬 와치 내에 저장된 시간이 단계(670)에서 저장된 타임 스탬프와 매칭하는 시간 값을 가질 때까지 대기한다. 저장된 타임 스탬프가 로컬 와치 상의 시간과 매치한 때, 프로세스는 단계(674)로 계속한다.
단계(674)에서, 타임 언-스탬퍼(556)는 단계(638)에서 전송된 패킷 내의 특정된 커맨드가 기능 회로(592)에 의해 수행되게 하는 기능 회로(592)에 대한 컨트롤 신호를 어썰팅한다.
이 프로세스는 컨트롤러 기기가 추가 커맨드를 생성하고, 컨트롤되는 기기가 이 커맨드에 응답하는 방식으로 계속된다. 실행된 특정 커맨드는 기기 내의 기능 회로의 타입에 의존할 수 있다. 실행된 추가 커맨드는 테스터의 동작 동안 한번 이상 발생할 수 있는 와치 동기화 커맨드를 포함할 수 있다.
서술된 실시예는 몇 가지 장점을 제공한다. 상술된 구조는 커맨드가 기기 간에 비동기식으로 통신되게 할 수 있는데, 이는 커맨드의 실행 시간이 커맨드가 수신된 시간에 직접적으로 의존하지 않는다는 것을 의미한다. 10피코초 미만의 레졸루션, 및 바람직하게는 1피코초 미만의 레졸루션을 가진 정밀한 동기화가 제공된다. 그럼에도 불구하고, 테스트 시스템을 통해 분배되는 하나의 클럭은 비교적 낮은 주파수이다. 기준 클럭은 200MHz 미만인 것이 바람직하고, 125MHz 이하인 것이 바람직하다. 현재 다루어지는 실시예는 100MHz의 기준 클럭을 가진다. 정확하고, 낮은 주파수 클럭은 높은 주파수 클럭 보다 싼 회로로 생성될 수 있고, 테스트 시스템을 통해 보다 쉽게 라우팅된다.
또한, 도 3에 도시된 구조는 테스트 시스템(20)에 사용된 패턴 제너레이터의 설계로부터 아날로그 기기(30C)에 대한 설계와 분리된다. 도 3의 구조를 채용한 시스템을 위해 개발된 아날로그 기기는 동일 구조로 설계된 임의의 테스트 시스템에서 사용될 수 있다. 이러한 특성은 보다 높은 클럭 레이트에서 동작할 수 있도록 디지털 기기의 설계를 빈번하게 변경하는 것이 필수적인 경우에 중요하다. 기기 설계가 일 세대의 테스트 장비로부터 다음 세대를 향해 수행될 수 있다면, 자동 테스트 장비의 제조자 및 사용자 모두에게 상당한 비용 절감이 제공된다. 기기로의 인터페이스가 세대 간에 유지될 수 있다면 또 다른 장점을 얻을 수 있다. 설계 및 인터페이스가 동일하게 유지된다면, 기기를 포함하는 물리적 보드는 일 테스트 시스템에서 다른 테스트 시스템으로 직접 이동될 수 있다.
또한, 제3기기의 사용이 보다 용이할 수 있다. 제3기기는 도 5에 도시된 바와 같은 이벤트 컨트롤러를 포함하는 비교적 컴팩트한 인터페이스를 가진 테스트 시스템에 통합될 수 있다. 이러한 인터페이스는 단일 집적회로 칩, 또는 소수의 칩 상에 구성될 수 있고, 그렇지 않으면 회로 모듈과 같이 상업적으로 패키징될 수 있다. 인터페이스는 선택적으로 로컬 클럭 회로를 포함할 수 있다. 테스터 제조자는 그 기기 내에 통합될 수 있는 제3의 기기 공급자에게 인터페이스를 제공할 수 있다. 그 다음, 이러한 소정의 인터페이스를 사용하는 기기는 테스트 시스템에 쉽 게 통합될 수 있다.
또한, 상기 아키텍처는 많은 다른 바림직한 피처가 쉽게 구현되게 한다. 예를 들어, 기기들 사이의 통신 링크 상의 메세지는 한번에 하나의 기기로 다이렉팅되는 것이 필수적인 것은 아니다. 브로드캐스트 메세징은 기기 시스템 내의 모든 기기가 그 패킷을 수신하고 프로세싱해야함을 나타내기 위해 패킷 내에 포함될 수 있는 수신자 ID를 정의함으로써 구현될 수 있다. 각각의 기기는 그 메세지의 수신자 필드 내의 브로드캐스트 ID 또는 그 자신의 ID를 가진 메세지를 수신하고 응답할 수 있다. 일 그룹의 컨트롤되는 기기들이 커맨드를 수신한 때, 그 그룹 내의 모든 기기는 커맨드를 전송하는 기기 내의 와치와 동기화된 와치를 가지는 것이 바람직하다.
또한, 제한된 형태의 브로드캐스트 메세징은 "패턴 그룹"을 생성하기 위해 채용될 수 있다. 수신자 필드 내에 "패턴 그룹" ID를 가진 메세지는 그 ID가 할당된 그룹 내의 모든 기기에 의해 응답된다. 예를 들어, 특정 패턴 제너레이터로부터 커맨드를 수신한 모든 기기들은 하나의 패턴 그룹으로 할당된다. 이러한 방법으로, 그 패턴 그룹으로 일반적으로 어드레싱된 단일 메세지는 그 그룹의 모든 기기 내의 와치와 동기화된다.
패턴 그룹 어드레싱의 장점은 사용자가 복수의 "로컬 패턴 제너레이터"를 가진 테스트를 프로그래밍할 수 있게 한다는 것이다. 각각의 로컬 제너레이터는 독립된 테스트 플로우를 가지도록 프로그래밍될 수 있다. 예를 들어, 패스트 버스 및 슬로우 버스를 가진 반도체 디바이스를 테스트함에 있어서, 패스트 버스를 테스 트하기 위한 신호를 생성하고 측정하기 위한 회로는 일 패턴 그룹에 할당된 기기 상에 있을 수 있다. 슬로우 버스를 테스트하기 위한 신호를 생성하고 측정하기 위한 회로는 제2패턴 그룹에 할당된 기기 상에 있을 수 있다. 두 버스는 동시에 테스트될 수 있으나, 각각의 버스를 테스트하기 위한 프로그램은 독립적으로 작성될 수 있고, 독립된 실행을 위해 개별의 패턴 제너레이터에 저장될 수 있다.
기기는 하나 이상의 패턴 그룹에 속할 수도 있고, 그러한 시나리오에서, 단일 기기는 불일치 커맨드 또는 기기가 처리할 수 있는 것보다 많은 커맨드를 수신하지 않음을 보장하기 위해 중재(arvitration)가 채용될 수 있다. 예를 들어, 메세지가 복수의 패턴 그룹 내의 기기들로 전송될 수 있게 하는 수신자 ID들은 그 패턴 그룹이 동기화되게 할 것이다.
본 발명은 바람직한 실시예에 관련하여 특정하여 도시되고 설명되었으나, 형태 및 세부사항의 변형은 본 발명의 범위 및 정신과 분리되지 않고 이루어질 수 있음을 당업자들에 의해 이해될 것이다.
예를 들어, 통신 링크의 다양한 물리적 구현이 가능하다. 서데스 라인은 단일 라인으로 도시되어 있다. 이러한 라인은 트위스트 패어, 동축 케이블, 광 섬유, 또는 다른 적합한 물리적 매체로 구현될 수 있다. 또한, 패턴 제너레이터와 이벤트 컨트롤러 사이에 양방향 통신을 허용하기 위해 2개의 라인이 사용될 수 있다. 대안으로써, 패턴 제너레이터로부터 이벤트 컨트롤러로의 단방향 통신만을 제공하기 위해 맞춤될 수 있다. 또한, 통신 링크는 직렬인 것이 필수적이지 않다. 다른 형태의 통신 네트워크가 사용될 수 있다. 패킷 스위칭 네트워크가 채용된 것 으로 서술되었으나, 다른 타입의 네트워크를 사용하여 구현될 수 있다.
각각의 기기들은 하나의 클럭 모듈을 가지는 것으로 도시되어 있다. 기기는 하나 이상의 클럭 모듈을 포함할 수 있다. 또한, 서술된 실시예는 각각의 디지털 기기가 패턴 제너레이터를 포함하는 것으로 도시하고 있다. 본 발명의 이점을 얻기 위해 모든 디지털 기기가 패턴 제너레이터를 포함해야 하는 것은 아니다. 몇몇 디지털 기기는 다른 디지털 기기 상의 패턴 제너레이터로부터 커맨드를 수신할 수 있다. 예를 들어, 몇몇 디지털 기기는 비교적 낮은 주파수 패턴을 생성할 수 있고, 반면 다른 디지털 기기는 높은 주파수 패턴을 생성할 수 있다. 낮은 주파수 기기는 높은 주파수기 기기로부터 커맨드를 수신할 수 있다. 대안으로써, 일부 또는 모든 디지털 기기는 중앙 패턴 제너레이터로부터 커맨드를 수신할 수 있다. 모든 디지털 기기가 패턴 제너레이터를 포함하고 있을 때 조차도, 몇몇 디지털 기기가 커맨드 또는 상태 메세지를 다른 기기로 전송하는 것이 바람직할 수 있다.
도 4B에서, 와치 동기화에 앞서, 로우 레졸루션 와치가 사용된다. 동기화 후, WATCHB는 LCLKB, 즉 하이 레졸루션 와치의 기간과 동등한 레졸루션을 가진 시간을 트래킹한다. 대안으로, 동일 하드웨어가 로우 레졸루션 와치 및 하이 레졸루션 와치의 로우 레졸루션 부를 위해 사용될 수 있다.
또한, ISL은 기기를 서로 연결하는 것으로 도시되어 있다. 시스템의 다른 부분은 ISL을 통해 기기와 연결될 수 있다. 예를 들어, 마스터 영역 보드는 기기들과 통신하기 위해, 또는 컴퓨터 워크 스테이션(22)으로부터 그 ISL을 통해 통신되기 위해 ISL에 연결될 수 있다.
ISL은 라우터로 구현된 것으로 도시되어 있다. 라우터가 필수적인 것은 아니다. 유사한 기능부는 임의의 패킷 스위칭 회로 또는 서킷 스위칭 회로로 제공될 수 있다. 대안으로써, 각각의 기기는 모든 패킷을 수신할 수 있고, 그 기기로 어드레싱된 패킷만 선택할 수 있다. 그러나, 라우터 또는 유사한 스위칭 회로를 가짐으로써, 각각의 기기가 처리해야하는 패킷의 비율이 감소한다. 또한, 브로드캐스트 어드레싱 및 패턴 그룹이 용이한데, 이는 각각의 기기 상의 로직을 재프로그래밍할 필요 없이, 스위칭 회로 내의 어드레스 변환 테이블을 프로그래밍함으로써 구현될 수 있기 때문이다.
동기화는 두 클럭의 에지를 정렬시킴으로써 이루어지는데, 각각의 클럭은 그 에지 중 하나가 다른 클럭의 에지와 원하는 시간 관계를 가질 때까지 딜레이된다. 이와 유사하게, 클럭 및 다른 타이밍 회로는 카운트 업 및 카운드 다운하는 회로에 의해 구현될 수 있다. 따라서, 시간값을 더하는 것은 시간을 트래킹하는 방법에 따라서, 숫자를 증가시키거나 감소시킬 수 있다.
또한, 테스트 시스템 내의 모든 타임 언-스탬퍼가 동일한 정밀도로 시간을 측정할 필요가 없고, 각각의 타임 언-스탬퍼가 메세지 내의 타임 스탬퍼와 같은 동일 정밀도로 시간을 측정할 필요도 없다. 로컬 클럭이 메세지의 타임 스탬프 내의 최상위 비트의 일부 숫자와만 동일한 시간에 도달했을 때, 타임 언-스탬퍼가 이벤트 지시를 출력하는 것이 가능하다. 타임 언-스탬퍼는, 그 이벤트가 수행되어야 한다는 지시와 함께, 그 타임 스탬프의 나머지 하위 비트를 기능 회로에 제공한다. 그 기기의 기능부는 오프셋으로써 그 나머지 하위 비트를 사용하고, 그 크기에 의 해 이벤트 신호로부터의 타임 오프셋에서 그 커맨드를 수행할 수 있다.
몇몇 시간 값은 복수의 값에 의한 오프셋으로 도시되어 있다. 또한, 다양한 동작은 오프셋이 다른 기기와 동기화되는 일 기기 상의 일 시간값에 더해지는 것으로 설명된다. 일치된 작동은 다른 값으로부터 동일한 크기를 뺌으로서 이루어질 수 있다. 오프셋이 결합되는 위치 또는 순서는 중요하지 않다. 예를 들어, 도 5는 로컬 와치의 출력에 더해진 리마인더 및 지연 값을 도시한다. 이들 값은 로컬 와치 내로 도입될 수 있다. 또는, 이들 값은 로컬 클럭을 생성하는 회로 내로 도입될 수 있다.
또한, 기기는 "동기화된" 것으로 상술하였다. 본 명세서에서 사용된 바와 같이, 기기의 동작 사이에 결정된 시간 관계가 있을 때, 기기는 동기화된다. 동기화된 기기와 함께, 테스터는, 테스터의 타이밍 정밀도 범위에서, 테스트가 반복되는 매 시간마다 동일하게 수행해야 한다. 이와 대조적으로, 기기가 동기화되지 않았다면, 상이한 기기에 의해 수행되는 테스트 기능 사이의 인터벌은 테스트와 테스트 사이에서 테스터의 타이밍 정밀도 보다 큰 양만큼 변할 수 있다. 그러나, "동기화된"다는 것은 동작이 일치하거나 동시에 되어야 함을 요구하지는 않는다. 예를 들어, 일 기기 상에서 수행되는 커맨드와 그 커맨드에 응답하여 다른 기기 상에서 취해지는 액션 사이에 일부 딜레이가 있을 때 조차도, 기기는 동기화된 것으로 간주될 수 있다.
마찬가지로, 클럭은 "정렬된" 것으로 서술되어 있다. 클럭은 정렬된 때 일치하는 라이징 에지를 가진 것으로 도시되어 있다. 그러한 표현은 설명의 명료함 을 위한 것이다. 일 클럭 신호의 일부분이 다른 클럭 신호의 일부분과 결정적인 시간 관계를 가지고 일어나는 한, 두 클럭은 정렬된 것으로 간주될 수 있다. 또한, 이러한 관계가 그 클럭들의 모든 사이클에서 반복될 필요는 없다. 두 클럭이 다른 주기를 가진 경우에, 두 신호의 애지의 상대적 포지션은 사이클 마다 변할 수 있다. 그러나, 이 클럭들이 일부 시간에서 정렬된다면, 에지들 사이의 관계는 그 신호들의 안정도에 의해 강제된 제한 내에서 결정적이다.
또한, 도 4B는 동기화된 때 동일한 최상위 비트를 가진 WATCHA 및 WATCHB를 도시한다. 이러한 값을 간략함을 위해 도시되었다. 이 와치는 그들 사이에 몇몇 고정 오프셋이 있을 때 조차도 동기화된 것으로 간주될 수 있다. 상술한 바와 같이, 테스트 시스템의 상이한 채널 내의 이벤트의 타이밍 사이의 고정 오프셋은 쉽게 측정될 수 있고, 에러 소스를 생성하지 않는다. 또한, 와치는 임의의 주어진 시간에 최하위 비트의 차이가 있을 때 조차도 동기화된 것으로 간주될 수 있다. WATCHA 및 WATCHB가 상이한 주파수의 로컬 클럭에 의해 클러킹된다면, 와치는 상이한 시간에 증가할 것이고, 그 와치를 클러킹하는 대표 로컬 클럭의 주기에 비례하는 상이한 양만큼 증가할 것이다. 그러나, 이벤트의 타이밍이 테스트와 테스트 사이에 반복가능한 한, 그 와치들은 동기화된 것으로 간주될 수 있다.
또한, 도 4A 및 4B는 그 시간이 WATCHB에 의해 전송되거나 프로세싱될 수 없는 레졸루션을 가지고 특정되었을 때 조차도, 와치 동기화 커맨드가 WATCHA 내에서 표현될 수 있는 임의의 시간에 수행될 수 있음을 도시한다. 테스트 시스템의 동작 상에 제한이 존재한다면, 몇몇 회로의 설계 상에 간소화가 존재할 수 있다. 예를 들어, 동기화 커맨드가 오직 타임 스탬프 내의 값에 의해서 표현될 수 있는 시간에만 수행되게 한다면, 리마인더를 저장할 필요가 없을 수 있다. 그러나, 와치 동기화 커맨드가 원하지 않는 시간에 강제될 수 있다.
다른 대안으로써, 리마인더 값(R2)를 저장하지 않고 이루어질 수 있는 와치의 동기화는 와치 재동기화 커맨드가 실행될 때, 컨트롤러 기기 상의 와치의 최하위 비트를 제로로 셋팅함으로써 이루어질 수 있다. 이러한 접근법은 모든 와치가 동시에 재동기화되는 시스템에서 가장 유용하다.
도 3은 라우터(300)에 연결된 3개의 기기를 도시한다. 이 커넥션의 개수는 주요 동작을 설명하기 위한 것이다. 마찬가지로, 테스터는 3개 이상의 기기를 포함할 수 있다.
또한, 기기는 아날로그 및 디지털 기기로써 설명되었다. 많은 기기는 아날로그 및 디지털 신호를 모두 프로세싱하고, 본 발명은 특정 타입의 기기로 제한되지 않는다.
이러한 변형, 수정, 및 개선은 본 발명의 일부이고, 본 발명의 정신 및 범위에 속한다. 따라서, 앞선 설명 및 도면은 단지 예시를 위한 것이다.

Claims (17)

  1. 통신 링크가 메세지를 전달하는 자동 테스트 시스템을 위한 기기에 있어서,
    a) 인터페이스로서
    i) 기준 클럭 입력부;
    ii) 상기 통신 링크에 연결된 포트를 포함하는 인터페이스;
    b) 상기 기준 클럭 입력부에 연결되고, 기준 클럭 입력으로부터 기준 클럭을 수신하고, 로컬 클럭을 출력하는 클럭 제너레이터,
    c) 상기 로컬 클럭에 의해 클러킹되고, 시간의 표본값을 수신하기 위한 입력부 및 출력부를 가지고, 상기 입력부에서 수신된 상기 값에 의해 표현된 시간에서 상기 출력부를 어썰팅하는 타이밍 회로, 및
    d) 상기 포트에 연결된 입력부 및 상기 타이밍 회로의 입력부에 연결된 출력부를 가진 메세지 프로세싱 회로를 포함하는 것을 특징으로 하는 통신 링크가 메세지를 전달하는 자동 테스트 시스템을 위한 기기.
  2. 제 1 항에 있어서, 상기 클럭 제너레이터는 DDS 회로인 것을 특징으로 하는 통신 링크가 메세지를 전달하는 자동 테스트 시스템을 위한 기기.
  3. 제 1 항에 있어서, 상기 메세지 프로세싱 회로는 상기 통신 링크를 통해 비동기적으로 패킷을 수신하도록 조절된 것을 특징으로 하는 통신 링크가 메세지를 전달하는 자동 테스트 시스템을 위한 기기.
  4. 제 1 항에 있어서, 상기 포트는 직렬 포트인 것을 특징으로 하는 통신 링크가 메세지를 전달하는 자동 테스트 시스템을 위한 기기.
  5. 제 1 항에 있어서, 상기 인터페이스, 클럭 제너레이터, 타이밍 회로, 및 메세지 프로세싱 회로는 단일 집적회로 칩으로 구현된 것을 특징으로 하는 통신 링크가 메세지를 전달하는 자동 테스트 시스템을 위한 기기.
  6. 제 1 항에 있어서, 상기 타이밍 회로는 상기 로컬 클럭의 펄스를 카운팅하는 시간-트래킹 서브-회로를 포함하는 것을 특징으로 하는 통신 링크가 메세지를 전달하는 자동 테스트 시스템을 위한 기기.
  7. 제 6 항에 있어서, 상기 타이밍 회로는 상기 타이밍 회로의 출력부에 연결된 출력부를 가진 적어도 하나의 비교기 회로를 포함하고, 상기 비교기는 상기 메세지 프로세싱 회로의 출력부에 연결된 제1입력부, 및 상기 시간-트래킹 서브-회로에 연결된 제2입력부를 가진 것을 특징으로 하는 통신 링크가 메세지를 전달하는 자동 테스트 시스템을 위한 기기.
  8. 제 6 항에 있어서, 상기 기준 클럭의 펄스를 카운팅하는 제2시간-트래킹 서 브-회로를 추가로 더 포함하는 것을 특징으로 하는 통신 링크가 메세지를 전달하는 자동 테스트 시스템을 위한 기기.
  9. 제 1 항에 있어서, 상기 타이밍 회로의 출력부에 연결된 커맨드 입력부를 가진 기능 회로를 추가로 더 포함하고, 상기 기능 회로는 어썰트되는 상기 타이밍 회로의 출력에 응답하여 테스트 기능을 실행하는 것을 특징으로 하는 통신 링크가 메세지를 전달하는 자동 테스트 시스템을 위한 기기.
  10. 제 1 항에 있어서, 상기 인터페이스는 동기 입력을 포함하고, 상기 클럭 제너레이터는 상기 동기 입력에 의해 지시된 시간에 시작하는 기준 클럭의 주기를 트래킹하기 위한 회로를 포함하는 것을 특징으로 하는 통신 링크가 메세지를 전달하는 자동 테스트 시스템을 위한 기기.
  11. 커맨드에 응답하여 기능을 수행하는 기능 회로를 가진 자동 테스트 장치를 위한 기기에 사용되기 위해 조절된 인터페이스를 포함하는 집적회로로서,
    a) 기준 클럭 입력부;
    b) 통신 링크 입력부;
    c) 커맨드 출력부;
    d) 상기 기준 클럭 입력부에 연결되고, 로컬 클럭을 출력하는 클럭 제너레이터;
    e) 상기 로컬 클럭에 의해 클러킹되고, 시간 표본값을 수신하는 입력부, 및 상기 커맨드 출력부에 연결된 출력부를 가지고, 상기 타이밍 회로의 입력부에 인가된 값에 의해 나타난 시간에 출력을 어썰팅하는 타이밍 회로,
    f) 상기 통신 링크 입력부에 연결된 입력부 및 상기 타이밍 회로의 입력부에 연결된 출력부를 포함하는 메세지 프로세싱 회로를 포함하는 것을 특징으로 하는 커맨드에 응답하여 기능을 수행하는 기능 회로를 가진 자동 테스트 장치를 위한 기기에 사용되기 위해 조절된 인터페이스를 포함하는 집적회로.
  12. 제 11 항에 있어서, ASIC으로 구현된 것을 특징으로 하는 커맨드에 응답하여 기능을 수행하는 기능 회로를 가진 자동 테스트 장치를 위한 기기에 사용되기 위해 조절된 인터페이스를 포함하는 집적회로.
  13. 제 11 항에 있어서, 상기 타이밍 회로는 상기 로컬 클럭의 펄스를 카운팅하는 카운터를 포함하는 것을 특징으로 하는 커맨드에 응답하여 기능을 수행하는 기능 회로를 가진 자동 테스트 장치를 위한 기기에 사용되기 위해 조절된 인터페이스를 포함하는 집적회로.
  14. 제 13 항에 있어서, 상기 타이밍 회로는 상기 기준 클럭 입력부에 신호의 펄스를 카운팅하는 제2카운터를 포함하는 것을 특징으로 하는 커맨드에 응답하여 기능을 수행하는 기능 회로를 가진 자동 테스트 장치를 위한 기기에 사용되기 위해 조절된 인터페이스를 포함하는 집적회로.
  15. 제 11 항에 있어서, 상기 메세지 프로세싱 회로는 네트워크 인터페이스인 것을 특징으로 하는 커맨드에 응답하여 기능을 수행하는 기능 회로를 가진 자동 테스트 장치를 위한 기기에 사용되기 위해 조절된 인터페이스를 포함하는 집적회로.
  16. 제 15 항에 있어서, 상기 메세지 프로세싱 회로는 네트워크 내의 직렬 회선과의 인터페이스를 포함하는 것을 특징으로 하는 커맨드에 응답하여 기능을 수행하는 기능 회로를 가진 자동 테스트 장치를 위한 기기에 사용되기 위해 조절된 인터페이스를 포함하는 집적회로.
  17. 제 11 항에 있어서,
    a) 상기 클럭 제너레이터는 누산기를 포함하고;
    b) 상기 메세지 프로세싱 회로의 출력부는 타임 스탬프를 포함하고, 상기 타임 스탬프는 적어도 제1필드 및 제2필드를 가지고, 상기 제1필드 및 제2필드 각각은 값을 가지고, 그리고
    c) 상기 집적회로는 상기 제1필드의 값을 기초로 한 값을 계산하고, 상기 타이밍 회로의 출력에 응답하여 상기 제2필드의 값을 기초로 하는 시간에 상기 누산기 내에 값을 저장하는 회로를 추가로 더 포함한 것을 특징으로 하는 커맨드에 응답하여 기능을 수행하는 기능 회로를 가진 자동 테스트 장치를 위한 기기에 사용되 기 위해 조절된 인터페이스를 포함하는 집적회로.
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