KR20070086842A - 비휘발성 메모리 및 상 변화 셀 메모리 형성 방법 - Google Patents

비휘발성 메모리 및 상 변화 셀 메모리 형성 방법 Download PDF

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KR20070086842A
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한스 보에브
카렌 어텐보로우그흐
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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

비휘발성 메모리(50)가 개시된다. 제 2 전극(56)이 제공된다. 제 1 전극(51)도 제공된다. 저항 값이 가변적인 다수의 상 변화 셀(50)을 갖는 기록 층이 제 1 전극(51)과 제 2 전극(56) 사이에 제공된다. 기록 층과 제 1 전극 각각에 인접한 불균일 터널 장벽(540)이 제공된다. 사용 시, 제 1 전극은 불균일 터널 장벽과 전기적 통신 중에 있고, 불균일 터널 장벽을 통해 제 2 전극과 전기적으로 통신한다.

Description

비휘발성 메모리 및 상 변화 셀 메모리 형성 방법{NON-VOLATILE MEMORY}
본 발명은 비휘발성 메모리에 관한 것으로서, 보다 구체적으로는 내부의 상 변화 셀(phase change cells)의 가열 및 냉각에 의해 데이터가 기록되거나 소거될 수 있는 비휘발성 메모리에 관한 것이다.
비휘발성 메모리로서 이미 공지된 것은 플래시 메모리, FeRAMs, MRAMs 및 상 변화 메모리이다. 미국 특허 번호 제6,172,902호에는, 예를 들어, 막(membrane)에 포함된 MRAM가 개시되어 있고, 미국 특허 번호 제5,166,758호에는 상 변화 메모리의 구조가 개시되어 있다.
더 높은 밀도가 휴대용 정보 단말 등에서의 사용을 위해 메모리에 요구되므로, 상 변화 비휘발성 메모리가 주목을 받고 있으며, 그러한 메모리에서의 다양한 개선이 이루어지고 있다[WO97/05665(일본 미심사 특허 공개 공보 제1999-510317호), WO98/19350(일본 미심사 특허 공개 공보 제2001-502848호), WO99/54128(일본 미심사 특허 공개 공보 제2002-512439호), 미국 특허 번호 제6,339,544호 및 미국 특허 번호 제5,536,947호].
상 변화 메모리의 광범위한 채택에 대한 한 가지 제한사항은 그들의 물리적 크기이다. 상 변화 셀의 크기는 그것과 관련된 저항성 히터에 의해 제한된다. 더 많은 연구가 상 변화 셀 기반 메모리를 개선하는 데 중점을 두고 있지만, 상 변화 셀 크기는 여전히 크다.
상 변화 셀 크기를 감소시키기 위한 한 가지 방안은 저항성 히터 내의 전류 흐름을 제한하여 국부 가열을 증가시키는 것이다. 이러한 방안은 WO98/336446(일본 미심사 특허 공개 공보 제2001-504279호)과 미국 특허 출원 제2004/0001374호에 제안되어 있는데, 여기서 상 변화 층에 가까운 저항성 히터는 매우 좁다.
불운하게도, 위의 방법 각각은, 예를 들어 신뢰성 및 제조 면에서 제한사항을 갖는다. 전류 집적회로 제조 장비로 제조할 수 있는 전류 구속(current constriction)을 제공하는 직선형 구조를 제공하는 것이 유리할 것이다.
본 발명의 목적은 본원에서 상 변화 셀에 대한 감소된 치수를 지원하는 비휘발성 메모리를 제공하는 데 있다.
본 발명에 따르면, 비휘발성 메모리(50)로서, 제 2 전극(56)과, 저항이 변할 수 있는 다수의 상 변화 셀(54)을 포함하는 기록 층과, 상기 기록 층에 인접한 불균일 터널 장벽(53)과, 상기 불균일 터널 장벽과 전기적으로 통신하는 제 1 전극(51) - 상기 제 1 전극(51)은 상기 터널 장벽(53)을 통해 상기 제 2 전극(56)과 전기적으로 통신함 - 을 포함하는 비휘발성 메모리가 제공된다.
본 발명의 다른 양상에 따르면, 상 변화 셀 메모리를 형성하는 방법으로서, 상 변화 물질을 포함하는 셀을 제공하는 단계(61)와, 상기 상 변화 물질에 인접한 불균일 터널 장벽을 제공하는 단계(62)와, 상기 불균일 터널 장벽에 전류를 제공하는 제 1 전극 및 상기 터널 장벽을 통과하는 전류를 수신하는 제 2 전극을 제공하는 단계를 포함하는 상 변화 셀 메모리 형성 방법이 제공된다.
본 발명에 따르면, 비휘발성 메모리(50)로서, 규칙적으로 이격된 어레이에 배치된 다수의 제 2 전극(56)과, 각각 저항 값이 가변적이고 규칙적으로 이격된 어레이 내에 배치되는 다수의 상 변화 셀(540)을 포함하는 기록 층과, 상기 기록 층 내의 다수의 상 변화 셀에 인접한 거의 연속인 층을 형성하는 불균일 터널 장벽(53)과, 규칙적으로 이격된 어레이 내에 배치되고, 각각이 상기 다수의 제 2 전극 중 하나의 전극 및 상기 다수의 상 변화 셀 중 하나의 상 변화 셀과 관련되는 다수의 제 1 전극(52) - 상기 제 1 전극은 상기 불균일 터널 장벽과 전기적으로 통신하고, 각각이 상기 터널 장벽을 통해 그것의 대응하는 제 2 전극과 전기적으로 통신함 -을 포함하는 상 변화 셀 메모리 형성 방법이 더 제공된다.
본 발명의 예시적인 실시예는 다음의 도면과 관련하여 이제 설명될 것이다.
도 1은 종래기술의 비휘발성 메모리를 도시한 단면도,
도 2는 내부에 상 변화 물질을 갖는 더 작은 셀을 갖는 종래기술의 비휘발성 메모리를 도시한 단면도,
도 3은 전류 흐름 구속으로 인한 국부 가열을 제공하는 테이퍼형 전극을 갖는 종래기술의 비 휘발성 메모리를 도시한 단면도,
도 4는 전류 흐름 구속으로 인한 국부 가열을 제공하는 나노와이어를 갖는 종래기술의 비휘발성 메모리를 도시한 단면도,
도 5(a)는 상 변화 셀을 기반으로 하며, 전류 흐름 구속으로 인한 국부 가열을 제공하는 불균일 터널 장벽을 갖는 비휘발성 메모리의 단면도,
도 5(b)는 상 변화 셀을 기반으로 하며, 전류 흐름 구속으로 인한 국부 가열을 제공하는 불균일 터널 장벽을 갖는 비휘발성 메모리의 단면도,
도 6은 불균일 터널 장벽을 형성하는 방법의 간단한 순서도,
도 7(a)은 도 6의 방법에 따라 제조된 결과로 초래된 터널 장벽의 간단한 단면도,
도 7(b)은 도 6의 방법에 대한 변형에 따라 제조된 결과로 초래된 터널 장벽의 간단한 단면도,
도 7(c)은 도 6의 방법에 대한 다른 변형에 따라 제조된 결과로 초래된 터널 장벽의 간단한 단면도,
도 8은 자기 조직화(self-organisation)에 기초하여 불균일 터널 장벽을 형성하는 방법의 간단한 순서도,
도 9는 도 8의 방법에 따라 형성된 터널 장벽의 간단한 단면도이다.
도 1을 참조하면, 전형적인 종래기술의 상 변화 셀(10)이 도시되어 있다. 여기서, 제 1 전극(11)이 도시된다. 비아 형태의 제 1 컨덕터(12)가 전극(11)과 전기적으로 접촉하게 배치된다. 제 1 컨덕터(12)에는 프로그램가능 볼륨의 상 변화 물질(14)을 포함하는 셀이 인접한다. 비아 형태의 제 2 컨덕터(15)는 셀(14)의 대향 측 상에 배치된다. 컨덕터(15)와는 제 2 전극(16)이 전기적으로 접촉한다.
동작 동안, 전류가 제 1 전극(11)에 인가된다. 전류는 제 1 컨덕터(12) 내에서 한정되어 프로그램가능 볼륨(14) 내의 상 변화 물질을 가열한다. 서서히 냉각시키면, 상 변화 물질은 결정 상태로 된다. 보다 급속히 냉각시키면, 상 변화 물질은 비정질 상태로 된다. 그것의 비정질 상태에서, 상 변화 물질은 그것의 결정 상태에서와는 상이한 저항을 가지며, 이와 같이 셀의 상태는 내부의 프로그램가능 볼륨의 상 변화 물질의 저항에 기초하여 결정될 수 있다.
도 2를 참조하면, 종래기술에 따른 다른 상 변화 셀(20)이 도시되어 있다. 여기에 제 1 전극(21)이 도시된다. 비아 형태의 제 1 컨덕터(22)는 전극(21)과 전기적으로 접촉하게 배치된다. 제 1 컨덕터(22)에는 제 1 컨덕터로부터 프로그램가능 볼륨의 상 변화 물질(24)을 포함하는 셀을 향해 횡방향으로 연장된 다른 컨덕터(23)가 인접한다. 비아 형태의 제 2 컨덕터(25)는 셀(24)의 대향 측 상에 배치된다. 컨덕터(25)와는 제 2 전극(26)이 전기적으로 접촉한다. 상 변화 셀(20)의 동작은 상 변화 셀(10)의 동작과 유사하다.
WO98/336446(일본 미심사 특허 공개 공보 제2001-504279호)에는, 도 3에 도 시한 바와 같이, 하부 전극(31) 및 상부 전극(36)과, 그들 사이에 형성되어, 전류가 전극(31)을 통과하여 컨덕터(35) 및 전극(36)에 전달될 수 있게 하는 프로그램가능 볼륨의 상 변화 물질(34)을 갖는 상 변화 비휘발성 메모리(30)가 개시되어 있다. 상 변화 물질(34)은 상이 고 저항의 비정질(비결정) 상태와 저 저항의 결정 상태 사이로 가역적으로 변화할 수 있는 칼코겐 물질(chalcogenide material)을 포함한다. 그 물질은 전류의 통과에 의해 비결정 상태 또는 결정 상태로 변화하여 저항 값을 제어한다. 예를 들어, 데이터가 저장(기록)될 때, 프로그램가능 볼륨의 상 변화 물질(34)은 비정질 상태에서 결정 상태로 변화하여 저 저항 값을 부여받지만, 데이터가 소거될 때, 상 변화 물질(34)은 결정 상태에서 비정질 상태로 변화하여 고 저항 값을 부여받는다. 따라서, 저항 값의 차이가 판독되어 층을 메모리로서 사용하게 한다. 대안으로, 데이터는 상 변화 물질을 비정질 상태로 변화시킴으로써 기록되고, 상 변화 물질을 결정 상태로 변화시킴으로써 소거된다.
도 3에 도시한 구조에서, 하부 전극(31)과 프로그램가능 볼륨의 상 변화 물질(34) 사이의 결합부(31a)는 원추대 형태(a frustoconical form)로 형상화되어, 그것의 팁(tip) 근처에 개선된 전류 밀도를 제공한다. 결합부(31a)는 포토리소그래피에 의해 상 변화 층(340) 상에 형성된 패턴(도시하지 않음)을 언더컷(undercut)함으로써 형성된다. 패턴이 제거된 후, 그 층(340)이 포토리소그래피에 의해 결합부(31a) 상에 형성된다.
WO97/40499(일본 미심사 특허 공개 공보 제2000-509204호)에도 상기의 것과 유사한 구조로서 내부에서 하부 전극과 상 변화 물질 층 사이의 결합부가 감소하는 교차 영역을 구비한 상 변화 물질 층을 향해 테이퍼링되어 테이퍼링된 단부에서 보다 높은 전류 밀도를 부여하는 구조에 대해 개시하고 있다.
이러한 방법으로 전류 밀도를 증가시키는 것은 데이터를 기록 및 소거하기 위한 메모리의 전력 및 속도 면에서의 절감을 달성한다는 관점에서 효율적이다. 그러나, 전극과 상 변화 물질 층 사이의 콘택트가 감소하는 경우, 자칫하면 전극과 그 층 사이에 부적절한 전도가 발생하여 보다 낮은 수율을 가져온다는 문제점이 발생한다. 결합부(31a)가 형성된 위치에 정확히 상 변화 물질 층을 형성할 필요성은 설계 자유를 감소시킨다는 문제점을 더 수반한다.
도 4를 참조하면, 미국 특허 출원 제2004/0001374호에 개시되어 있는 바와 같은 상 변화 셀(40)의 다른 종래기술의 실시예가 도시되어 있다. 제 1 전극(41)은 다수의 나노와이어(42)와 접촉하고 있는 것으로 도시되어 있다. 나노와이어는 동일한 방식으로 설계를 제한하지 않고서도 도 3의 실시예에서의 테이퍼링(tapering)과 유사한 전류 억제를 제공한다. 내부에 상 변화 물질(44)을 갖는 셀은 나노와이어(42)에 인접하게 배치된다. 제 2 전극은 내부에 상 변화 물질을 갖는 셀의 대향 측 상에 배치된다.
도 5(a)를 참조하면, 본 발명에 따른 구조체(50a)의 단면도가 도시되어 있다. 제 1 전극(51) 및 제 2 전극(56)이 도시된다. 그들 사이에는 내부에 프로그램가능 볼륨의 상 변화 물질(54)을 갖는 상 변화 층(540)이 배치된다. 상 변화 셀은 상 변화 층(540)과 제 1 컨덕터(52) 사이에 인접하게 배치된 불균일 터널 장벽(53)을 갖는다. 불균일 장벽(53)은 (도 5(a)에 도시한 바와 같이) 비아 홀 내에 위치하거나, 또는 비아 홀의 상부의 바로 위에 위치하여 상 변화 층(540)으로 패터닝된다. 불균일 터널 장벽(53)은 잘 알려진 터널 장벽 이론에 따라 그것을 통해 흐르는 전류를 억제하는 역할을 한다. 결과로서 생성된 구조물은 터널 장벽 내의 억제 점(points of constriction)에서의 전류 농도 또는 그 주위에서의 전류 농도로 인한 국부 가열을 제공한다. 이 국부 가열은 상 변화 물질을 포함하는 보다 작은 셀 및 보다 급속한 데이터 저장을 가능케 한다. 이와 같이, 전류 억제는 매우 유리하다. 또한, 터널 장벽의 특성은, 상 변화 물질을 포함하는 셀의 배치 및 공간이 터널 장벽 설계 및 제조에 기초하도록, 억제된 전류 흐름의 통계적 분포를 나타낸다. 따라서, 본 발명은 집적된 상 변화 메모리 디바이스에 대해서 전류 억제 아키텍처가 없는 디바이스보다 더 높은 밀도를 지원한다.
도 5(b)를 참조하면, 본 발명에 따른 구조체(50b)의 단면도가 도시되어 있다. 제 1 전극(51) 및 제 2 전극(56)이 도시된다. 그들 사이에는 내부에 프로그램가능 볼륨의 상 변화 물질(54)을 갖는 상 변화 층(640)이 배치된다. 상 변화 셀은 프로그램가능 볼륨(54)을 갖는 상 변화 층(540)과 제 1 컨덕터(52) 사이에 인접하게 배치된 불균일 터널 장벽(53)을 갖는다. 불균일 터널 장벽(53)은, 검은 선으로 나타낸 바와 같이, 잘 알려진 터널 장벽 이론에 따라 그것을 통해서 흐르는 전류를 억제하는 역할을 한다.
이 실시예에서, 상 변화 셀 내의 층상 스택은 금속 층, 불균일 터널 장벽(53), 프로그램가능 볼륨(54)을 갖는 상 변화 층(540) 및 다른 금속 층을 포함한다. 금속 층은 접착 층 또는 확산 장벽으로서 추가될 수 있다. 제 1 금속 층을 생략한 것은 불균일 터널 장벽(53)이 상 변화 층(540)과 함께 패터닝된 도 5(a)의 실시예에 상응한다.
다른 실시예에서, 불균일 터널 장벽(53)은 상 변화 층(540)과 상측 금속 층 사이에 삽입된다. 또 다른 실시예에서, 불균일 터널 장벽(53)은 동일한 상 변화 물질을 포함할 수도 있고 또는 상이한 상 변화 물질을 포함할 수도 있는 2개의 상 변화 층에 사실상 인접하는 방식으로 상 변화 층(540) 내에 삽입된다. 이러한 마지막 경우에, 상 변화 셀은 선택적으로 층상 구조체(금속 - 상 변화 - 터널 장벽 - 상 변화 - 금속)를 포함한다.
터널 장벽은 일반적으로 알려져 있고, 여러 분야에서 사용되고 있다. 예를 들어, MRAM에서, 전조(precursor) Al 층의 사후 산화(post-oxidation)에 의해 제조된 얇은 Al 산화물 터널 장벽을 사용하여, 현재까지 최상의 것으로 간주되고 있는 터널 자기저항 (tunnel magnetoresistance: TMR) 효과를 산출하는 것이 알려져 있다.
다른 터널 장벽 물질은 상이한 화합물의 혼합 뿐 아니라 Mg 산화물, Hf 산화물, Ta 산화물, Si 산화물, Si 질화물 등을 포함한다. 일반적으로, 터널 장벽은, 산화 또는 질화 단계가 뒤따르는 전조 층의 증착, 예를 들어 스퍼터링 또는 증발에 의해, 이전에 설명한 바와 같이 다양한 기술을 이용하여 선택적으로 형성된다. 대안으로, 바람직하게는 금속 층의 표면 또는 상 변화 기록 층의 표면 중 하나인 초기 표면이 먼저 산화되고, 그 후에 전조 층(예를 들어, Al)이 증착된다. 그러면, 터널 장벽은 산화된 초기 표면과 전조 층의 고체 상태 반응에 의해 형성될 수 있 다. 대부분의 경우, 열 처리가 요구된다. 마지막으로, 터널 장벽은 금속 층의 표면 또는 상 변화 기록 층의 표면 중 하나인 초기 표면 상에 직접 증착된다. 산화물 및 질화물의 직접 증착을 위한 증착 기술은 반응성 스퍼터링, 화학적 증기 증착(CVD), 원자 층 증착(ALD) 등을 포함한다. 선택적으로는, 애플리케이션에 적합한 다른 증착 기술도 사용된다.
이에 따라, 불균일 터널 장벽, 즉 최적이 아닌 터널 장벽의 사용을 통해, 터널 장벽을 통과하는 고도로 이질적인 전류 흐름이 획득되어, 터널 장벽 두께에 따라 전류 밀도의 지수적 의존성(exponential dependence)을 부여받는 억제된 전류가 흐르는 "핫 스폿(hot spots)"이 된다. 도전성 원자력 현미경(AFM)을 이용한 실험은 그 효과에 대한 많은 실험 증거가 되었다. 그 효과는 상 변화 메모리 셀 설계에 사용되는 국부 가열의 생성을 가능케 한다.
터널 장벽 내의 고도로 이질적인 전류 흐름을 실현하기 위한 세 가지 방법이 이하에서 개시되고 있지만, 다른 불균일 터널 장벽 - 이 터널 장벽은 불균일 전류 흐름을 지원하고 국부 가열을 생성함 - 도 상 변화 물질에 따라 사용될 수 있으며 본 발명의 범주 내에 있다.
도 6을 참조하면, 본 발명에 따라 불균일 터널 장벽을 제조하는 방법에 대한 간단한 순서도가 도시되어 있다. 유리하게도, 본 방법은 MRAM 디바이스용 터널 장벽 제조에 비해 상이한 물질 또는 장비를 요구하지 않는다. 이와 같이, 그것은 몇몇 전류 제조 장비와 호환될 수 있다. 터널 장벽을 상부에 형성하기 위한 초기 표면은 참조번호(61)로 제공되는데, 이 초기 표면은 상 변화 물질 또는 다른 금속 중 하나이며, 터널 장벽의 두께에 비해 거칠다. 터널 장벽은 참조번호(62)에서 도 7(a)에 도시한 바와 같이 변화하는 두께를 갖는 터널 장벽이 되는 초기 표면 상에서 성장한다. 터널 장벽을 통과하는 전류의 흐름은 보다 좁은 터널 장벽이 보다 두꺼운 터널 장벽보다 더 많은 전류를 통과시키며, 지수적으로 그것의 두께와 관련되므로, 그 디바이스가 사용될 때 터널 장벽을 통과하는 이질적인 전류 흐름이 발생한다.
대안으로, 초기 표면이 평탄한 표면일 때, 변화하는 두께를 갖는 터널 장벽은, 예를 들어 도 7(b)에 도시한 바와 같이 변화하는 두께를 갖는 전조 층을 형성함으로써 형성된다. 전조 층은 변화하는 두께를 갖도록 선택적으로 증착된다. 대안으로, 전조 층은 변화하는 두께를 갖는 산화물 층이 되는 산화 프로세스의 결과이다. 후자는 그레인 경계(grain boundaries)를 따라서 보다 신속히 진행하는 것으로 알려진 자연 산화 프로세스를 활용함으로써 획득될 수 있다. 그레인 크기 및 산화 예산(oxidation budget)을 수정함으로써, 터널 장벽 특성이 수정될 수 있다. 적절한 그레인 크기 및 산화 예산의 선택이 중요하며, 실험을 통해 쉽게 선택될 수 있다. 몇 가지 예가 이하에 주어진다. 대안으로, 터널 장벽은 평탄한 표면 상에 직접 형성되고, 도 7(c)에 도시한 바와 같이 변화하는 두께를 갖도록 형성된다.
"자기 조직화(self-organization)"에 의존하여, 불균일 터널 장벽이 형성될 수 있음이 발견되었다. 도 8을 참조하면, 그러한 불균일 터널 장벽을 형성하는 방법의 간단한 순서도가 제시되어 있다. 예를 들어 수십 at%에 달하는 Cu 함량을 갖는 Al-Cu 합금 형태의 합성 전조 물질이 증착된다. 각 금속의 상이한 산화 레이트 로 인해, Al 산화물 매트릭스는 Cu 분자처럼 형성된다. 산화 결과, Cu 원자는 분리될 수 있다. 결과로서 생성된 터널 장벽은 산화된 Al 부분과 그 밖의 Cu 부분을 갖는다. 따라서, 터널 장벽 내의 이질적인 물질은 그것을 통과하는 전류 억제를 지원하는 불균일 터널 장벽이 되도록 작용한다.
바람직한 물질 시스템은 보다 덜 산화되기 쉬운 적어도 하나의 귀금속과 함께 적어도 하나의 산화물 네트워크 구성자(at least one oxide network former)를 포함한다. 귀한 물질은 Ag, Au, Cu, Pt, Ru 등을 포함할 수 있다. 그 결과, 적절하게 평행한 도전성 경로를 갖는 터널 장벽이 형성된다.
대안으로, 다른 물질 시스템이 도 8의 방법에 따라서 사용된다. 예를 들어 Al-Cu-Al 물질의 다층은 그것의 중간 층이 Al 층 상에서 어렵게 습윤되는 것으로 알려져 있는 전조 물질로서 제공된다. 그 결과, 3D 아일랜드 형성은 성장 중에 실현된다. 산화 후, 이것은 전류 흐름 억제를 지원하는 보다 높은 전류 밀도를 갖는 영역이 된다. 대안으로, 유사한 특성을 갖는 상이한 물질 시스템이 사용된다.
도 8의 방법에 따라 형성된 불균일 터널 장벽의 단면도가 도 9에 도시되어 있다.
바람직하게, 불균일 터널 장벽은 사용 중에 큰 국부적 전류 밀도 차이를 갖는 이질적인 터널 장벽이다. 여기서, 국부적 가열을 지원하는 전류 억제는 상 변화 층에 인접한 불균일 터널 장벽에 기인한다. 터널 장벽의 불균일 특성이 원자 레벨에서 작용하는 원리에 기초하기 때문에, 결과로서 생성되는 "핫-스폿"은 터널 장벽 표면을 관통하여 Si 웨이퍼 전면에 균질적으로 스프레딩될 것이다. "핫-스 폿"의 밀도는 선택적으로 맞추어져, 단일 터널 장벽을 이용하는 많은 상 변화 셀의 제조를 지원한다. 이것은 상 변화 메모리 셀의 조밀한 어레이의 구현 및 제조를 용이하게 한다.
프로그램가능 물질은 선택적으로 본 기술분야에 알려진 임의의 상 변화 메모리 물질이다. 바람직하게, 상 변화 물질은 1차 상 천이(first order phase transition)를 나타낼 수 있다. 적합한 물질의 예를 들면, 참조로서 수록된 미국 특허 제6,613,604호와, 본원에서 참조로서 인용되어 수록된 다른 문헌을 참조한다. 이 특허는 상 변화 물질이 다수의 원자 원소로부터 형성 가능함을 설명한다. 바람직하게, 프로그램가능 물질은 적어도 하나의 칼코겐 원소를 포함한다. 칼코겐 원소는 선택적으로 Te, Se 및 이들의 혼합물이나 합금으로 구성된 그룹으로부터 선택된다. 프로그램가능 물질은 전형적으로 Ge, Sb, Bi, Pb, Sn, As, S, Si, P, O 및 이들의 혼합물이나 합금으로 구성된 그룹으로부터 선택된 적어도 하나의 원소를 포함한다. 일 실시예에서, 프로그램가능 물질은 원소 Te, Ge 및 Sb를 포함한다. 다른 실시예에서, 프로그램가능 물질은 본질적으로, Te, Ge 및 Sb로 구성된다. 사용될 수도 있는 프로그램가능 물질의 예로는 Te2 Ge2 Sb5가 있다.
메모리 물질은 선택적으로 적어도 하나의 천이 금속 원소를 포함한다. 본 명세서에서 사용된 용어 "천이 금속"은 주기율표 상의 원소 21 내지 30, 39 내지 48, 57 및 72 내지 80을 포함한다. 바람직하게는, 하나의 이상의 천이 금속 원소는 Cr, Fe, Ni, Nb, Pd, Pt 및 그들의 혼합물 또는 합금으로 구성된 그룹으로부터 선택된다. 천이 금속을 포함하는 메모리 물질은 선택적으로 Te-Ge-Sb 삼성 분 계(ternary system) 내의 요소적으로 수정된 형태의 메모리 물질이다. 이 요소적 수정은, Se와 같은 부가 칼코겐 원소를 갖거나 또는 갖지 않고서, 천이 금속을 기본적 Te-Ge-Sb 삼성 분계 내에 포함시킴으로써 달성될 수 있다.
다른 많은 실시예가 본 발명의 사상 또는 범주로부터 벗어나지 않고서 파악될 수 있다.

Claims (34)

  1. 비휘발성 메모리(50)로서,
    제 2 전극(56)과,
    저항이 변할 수 있는 다수의 상 변화 셀(54)을 포함하는 기록 층과,
    상기 기록 층에 인접한 불균일 터널 장벽(53)과,
    상기 불균일 터널 장벽과 전기적으로 통신하는 제 1 전극(51) - 상기 제 1 전극(51)은 상기 터널 장벽(53)을 통해 상기 제 2 전극(56)과 전기적으로 통신함 - 을 포함하는
    비휘발성 메모리.
  2. 제 1 항에 있어서,
    상기 불균일 터널 장벽은 초기 표면 - 상기 초기 표면은 상기 터널 장벽의 평균 두께(average thickness)에 비해 거침 - 을 제공하고, 상기 불균일 터널 장벽을 상기 초기 표면 상에 증착시킴으로써 형성되는
    비휘발성 메모리.
  3. 제 2 항에 있어서,
    상기 초기 표면은 상기 기록 층의 표면을 포함하는
    비휘발성 메모리.
  4. 제 2 항에 있어서,
    상기 초기 표면은 금속 층의 표면을 포함하는
    비휘발성 메모리.
  5. 제 2 항에 있어서,
    상기 초기 표면은 상기 기록 층과 도전 층 중 하나 상에 형성되며 변화하는 두께를 갖는 전조 층(precursor layer)을 포함하는
    비휘발성 메모리.
  6. 제 5 항에 있어서,
    상기 불균일 터널 장벽은 상기 터널 장벽이 변화하는 두께를 갖게 되는 산화 및 질화 프로세스 중 적어도 하나로 형성되는
    비휘발성 메모리.
  7. 제 1 항에 있어서,
    상기 불균일 터널 장벽은 불균일 조성(non-uniform composition)을 갖는 균일 두께의 층을 포함하는
    비휘발성 메모리.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 터널 장벽의 불균일성은 국부적으로 이질적인 전류 흐름을 유발하는
    비휘발성 메모리.
  9. 제 7 항에 있어서,
    상기 불균일 터널 장벽은 쉽게 산화되는 원자 및 보다 덜 쉽게 산화되는 금속의 원자를 포함하는
    비휘발성 메모리.
  10. 제 9 항에 있어서,
    상기 쉽게 산화되는 원자 및 상기 보다 덜 쉽게 산화되는 원자는 상기 표면 상에 함께 증착되고,
    상기 쉽게 산화되는 원자는 산화되도록 허용되는
    비휘발성 메모리.
  11. 제 10 항에 있어서,
    상기 불균일 터널 장벽은 Al 및 Cu 원자를 포함하는
    비휘발성 메모리.
  12. 제 9 항에 있어서,
    상기 쉽게 산화되는 원자 및 상기 보다 덜 쉽게 산화되는 원자 - 상기 보다 덜 쉽게 산화되는 원자는 상기 쉽게 산화되는 원자 상에서 어렵게 습윤되도록 선택되어 보다 높은 전류 밀도를 지원하는 영역이 됨 - 는 층 내에서 번갈아 증착되는
    비휘발성 메모리.
  13. 제 12 항에 있어서,
    상기 원자는 층 내에서 번갈아 증착된 Al 및 Cu 원자 - 상기 Cu 원자는 상기 Al 상에서 어렵게 습윤되는 것으로 알려져 있음 - 를 포함하는
    비휘발성 메모리.
  14. 제 1 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 기록 층은, 저항 값이 상이한 적어도 2개의 안정한 상을 가지며 상기 상들 사이에서 가역적으로 스위칭될 수 있는 상 변화 물질을 포함하는
    비휘발성 메모리.
  15. 제 1 항 내지 제 14 항 중 어느 한 항에 있어서,
    상기 상 변화 물질은 칼코겐 물질을 함유하는
    비휘발성 메모리.
  16. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 불균일 터널 장벽은 보다 좁은 부분과 보다 두꺼운 부분 - 상기 보다 좁은 부분과 상기 보다 두꺼운 부분은 서로에 대해 랜덤하게 배치됨 - 을 포함하는
    비휘발성 메모리.
  17. 상 변화 셀 메모리를 형성하는 방법으로서,
    상 변화 물질을 포함하는 셀을 제공하는 단계(61)와,
    상기 상 변화 물질에 인접한 불균일 터널 장벽을 제공하는 단계(62)와,
    상기 불균일 터널 장벽에 전류를 제공하는 제 1 전극 및 상기 터널 장벽을 통과하는 전류를 수신하는 제 2 전극을 제공하는 단계를 포함하는
    상 변화 셀 메모리 형성 방법.
  18. 제 17 항에 있어서,
    상기 불균일 터널 장벽은 초기 표면 - 상기 초기 표면은 상기 터널 장벽의 평균 두께에 비해 거침 - 을 제공하고(61), 상기 초기 표면 상에 상기 불균일 터널 장벽을 증착함으로써 형성되는
    상 변화 셀 메모리 형성 방법.
  19. 제 18 항에 있어서,
    상기 초기 표면은 상기 기록 층의 표면을 포함하는
    상 변화 셀 메모리 형성 방법.
  20. 제 18 항에 있어서,
    상기 초기 표면은 금속 층의 표면을 포함하는
    상 변화 셀 메모리 형성 방법.
  21. 제 18 항에 있어서,
    상기 초기 표면은 상기 기록 층과 도전 층 중 하나 상에 형성되며 변화하는 두께를 갖는 전조 층(precursor layer)을 포함하는
    상 변화 셀 메모리 형성 방법.
  22. 제 21 항에 있어서,
    상기 불균일 터널 장벽은 상기 터널 장벽이 변화하는 두께를 갖게 되는 산화 및 질화 프로세스 중 하나로 형성되는
    상 변화 셀 메모리 형성 방법.
  23. 제 17 항에 있어서,
    상기 불균일 터널 장벽은 불균일 조성을 갖는 균일 두께의 층을 포함하는
    상 변화 셀 메모리 형성 방법.
  24. 제 17 항 내지 제 23 항 중 어느 한 항에 있어서,
    상기 터널 장벽의 불균일성은 국부적으로 이질적인 전류 흐름을 유발하는
    상 변화 셀 메모리 형성 방법.
  25. 제 23 항에 있어서,
    상기 불균일 터널 장벽은 쉽게 산화되는 원자 및 보다 덜 쉽게 산화되는 금속의 원자를 포함하는
    상 변화 셀 메모리 형성 방법.
  26. 제 25 항에 있어서,
    상기 쉽게 산화되는 원자 및 상기 보다 덜 쉽게 산화되는 원자는 상기 표면 상에 함께 증착되고,
    상기 쉽게 산화되는 원자는 산화되도록 허용되는
    상 변화 셀 메모리 형성 방법.
  27. 제 26 항에 있어서,
    상기 불균일 터널 장벽은 Al 및 Cu 원자를 포함하는
    상 변화 셀 메모리 형성 방법.
  28. 제 25 항에 있어서,
    보다 덜 쉽게 산화되는 금속의 상기 원자는 귀금속의 원자인
    상 변화 셀 메모리 형성 방법.
  29. 제 25 항에 있어서,
    상기 쉽게 산화되는 원자 및 상기 보다 덜 쉽게 산화되는 원자 - 상기 보다 덜 쉽게 산화되는 원자는 상기 쉽게 산화되는 원자 상에서 어렵게 습윤되도록 선택되어 보다 높은 전류 밀도를 지원하는 영역이 됨 - 는 층 내에서 번갈아 증착되는
    상 변화 셀 메모리 형성 방법.
  30. 제 29 항에 있어서,
    상기 원자는 층 내에서 번갈아 증착된 Al 및 Cu 원자 - 상기 Cu 원자는 상기 Al 상에서 어렵게 습윤되는 것으로 알려져 있음 - 를 포함하는
    상 변화 셀 메모리 형성 방법.
  31. 제 17 항 내지 제 30 항 중 어느 한 항에 있어서,
    상기 기록 층은, 저항 값이 상이한 적어도 2개의 안정한 상을 가지며 상기 상들 사이에서 가역적으로 스위칭될 수 있는 상 변화 물질을 포함하는
    상 변화 셀 메모리 형성 방법.
  32. 제 17 항 내지 제 31 항 중 어느 한 항에 있어서,
    상기 상 변화 물질은 칼코겐 물질을 함유하는
    상 변화 셀 메모리 형성 방법.
  33. 제 17 항 내지 제 22 항 중 어느 한 항에 있어서,
    상기 불균일 터널 장벽은 보다 좁은 부분과 보다 두꺼운 부분 - 상기 보다 좁은 부분과 상기 보다 두꺼운 부분은 서로에 대해 랜덤하게 배치됨 - 을 포함하는
    상 변화 셀 메모리 형성 방법.
  34. 비휘발성 메모리(50)로서,
    규칙적으로 이격된 어레이에 배치된 다수의 제 2 전극(56)과,
    각각 저항 값이 가변적이고, 규칙적으로 이격된 어레이 내에 배치된 다수의 상 변화 셀(540)을 포함하는 기록 층과,
    상기 기록 층 내의 다수의 상 변화 셀에 인접한 거의 연속인 층을 형성하는 불균일 터널 장벽(53)과,
    규칙적으로 이격된 어레이 내에 배치되고, 각각은 상기 다수의 제 2 전극 중 하나의 전극 및 상기 다수의 상 변화 셀 중 하나의 상 변화 셀과 관련되는 다수의 제 1 전극(52) - 상기 제 1 전극은 상기 불균일 터널 장벽과 전기적으로 통신하고, 각각이 상기 터널 장벽을 통해 그것의 대응하는 제 2 전극과 전기적으로 통신함 -을 포함하는
    비휘발성 메모리.
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8766224B2 (en) 2006-10-03 2014-07-01 Hewlett-Packard Development Company, L.P. Electrically actuated switch
KR101296288B1 (ko) 2006-12-29 2013-08-14 삼성전자주식회사 비휘발성 메모리 소자 및 그 동작 방법
KR101291222B1 (ko) * 2007-11-29 2013-07-31 삼성전자주식회사 상변화 메모리 소자의 동작 방법
JP2009164458A (ja) * 2008-01-09 2009-07-23 Renesas Technology Corp 相変化メモリ
WO2010038216A1 (en) * 2008-10-03 2010-04-08 Nxp B.V. Phase change memory cells and fabrication thereof
KR20100052080A (ko) 2008-11-10 2010-05-19 주식회사 하이닉스반도체 저항성 메모리 소자 및 그 제조 방법
WO2010082922A1 (en) * 2009-01-13 2010-07-22 Hewlett-Packard Development Company, L.P. Memristor having a triangular shaped electrode
US8193522B2 (en) 2009-04-09 2012-06-05 Qualcomm Incorporated Diamond type quad-resistor cells of PRAM
US8207593B2 (en) * 2009-07-28 2012-06-26 Hewlett-Packard Development Company, L.P. Memristor having a nanostructure in the switching material
CN102610748B (zh) * 2011-01-25 2014-02-12 中国科学院微电子研究所 非挥发性存储单元及存储器
US20170338282A1 (en) * 2016-05-20 2017-11-23 Intel Corporation Memory module with unpatterned storage material
FR3073075B1 (fr) * 2017-10-27 2020-09-04 St Microelectronics Crolles 2 Sas Point memoire a materiau a changement de phase
US10573381B2 (en) 2018-07-24 2020-02-25 International Business Machines Corporation Device comprising polymorphic resistive cells
US10770649B1 (en) * 2019-02-21 2020-09-08 International Business Machines Corporation Lattice matched tunnel barriers for perpendicularly magnetized Heusler alloys
US11424406B2 (en) * 2020-02-11 2022-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Generating self-aligned heater for PCRAM using filaments
US11805711B2 (en) 2020-09-28 2023-10-31 International Business Machines Corporation Phase-change memory (PCM) including liner reducing resistance drift

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US95801A (en) * 1869-10-12 Improved bridle-bit
US1374A (en) * 1839-10-18 Improvement in the process of protecting iron from oxidation
US5166758A (en) 1991-01-18 1992-11-24 Energy Conversion Devices, Inc. Electrically erasable phase change memory
US5536947A (en) 1991-01-18 1996-07-16 Energy Conversion Devices, Inc. Electrically erasable, directly overwritable, multibit single cell memory element and arrays fabricated therefrom
US5687112A (en) 1996-04-19 1997-11-11 Energy Conversion Devices, Inc. Multibit single cell memory element having tapered contact
US6087674A (en) 1996-10-28 2000-07-11 Energy Conversion Devices, Inc. Memory element with memory material comprising phase-change material and dielectric material
US5825046A (en) 1996-10-28 1998-10-20 Energy Conversion Devices, Inc. Composite memory material comprising a mixture of phase-change memory material and dielectric material
US5972808A (en) 1997-01-30 1999-10-26 Aqf Technologies Llc Fibrous structures with fine particles
US6172902B1 (en) 1998-08-12 2001-01-09 Ecole Polytechnique Federale De Lausanne (Epfl) Non-volatile magnetic random access memory
US6339544B1 (en) 2000-09-29 2002-01-15 Intel Corporation Method to enhance performance of thermal resistor device
US6710987B2 (en) 2000-11-17 2004-03-23 Tdk Corporation Magnetic tunnel junction read head devices having a tunneling barrier formed by multi-layer, multi-oxidation processes
US6576318B2 (en) 2001-06-05 2003-06-10 Hewlett-Packard Development Company, L.P. Method to fabricate smooth-surfaced crystalline phase-change layer for atomic resolution storage device
AU2002354082A1 (en) 2001-12-12 2003-06-23 Matsushita Electric Industrial Co., Ltd. Nonvolatile memory
EP1331675B1 (en) 2002-01-17 2007-05-23 STMicroelectronics S.r.l. Integrated resistive element, phase-change memory element including said resistive element, and method of manufacture thereof
JP4103497B2 (ja) * 2002-04-18 2008-06-18 ソニー株式会社 記憶装置とその製造方法および使用方法、半導体装置とその製造方法
US6707087B2 (en) 2002-06-21 2004-03-16 Hewlett-Packard Development Company, L.P. Structure of chalcogenide memory element
AU2003241844A1 (en) * 2002-07-11 2004-02-02 Matsushita Electric Industrial Co., Ltd. Nonvolatile memory and its manufacturing method
US20040080823A1 (en) 2002-10-10 2004-04-29 Sumitomo Electric Industries, Ltd. Optical element
US6870751B2 (en) 2002-11-07 2005-03-22 Hewlett-Packard Development Company, L.P. Low-energy writing in cross-point array memory devices
US6771534B2 (en) 2002-11-15 2004-08-03 International Business Machines Corporation Thermally-assisted magnetic writing using an oxide layer and current-induced heating
JP2004296963A (ja) 2003-03-28 2004-10-21 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
US7129560B2 (en) * 2003-03-31 2006-10-31 International Business Machines Corporation Thermal memory cell and memory device including the thermal memory cell
US20040197947A1 (en) * 2003-04-07 2004-10-07 Fricke Peter J. Memory-cell filament electrodes and methods
US7057258B2 (en) * 2003-10-29 2006-06-06 Hewlett-Packard Development Company, L.P. Resistive memory device and method for making the same
ATE497260T1 (de) 2004-11-30 2011-02-15 Nxp Bv Dielektrische antifuse für eine elektrothermisch programmierbare vorrichtung

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Publication number Publication date
TW200633193A (en) 2006-09-16
WO2006059313A2 (en) 2006-06-08
CN101223642A (zh) 2008-07-16
WO2006059313A3 (en) 2007-12-21
JP2008522424A (ja) 2008-06-26
EP1882271A2 (en) 2008-01-30
ATE525750T1 (de) 2011-10-15
EP1882271B1 (en) 2011-09-21
US20100127232A1 (en) 2010-05-27
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