KR20070083583A - 집적 회로 및 집적 회로 제조 방법 - Google Patents

집적 회로 및 집적 회로 제조 방법 Download PDF

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Abstract

집적 회로의 장치와, 패키징 및 제조 방법이 제공된다. 집적 회로는 제 1 재질을 포함하는 제 1 기판상에 제조된 제 1 유형의 부품과, 제 2 재질을 포함하는 제 2 기판상에 제조된 제 2 유형의 부품을 포함한다. 제 1 재질은 제 2 재질보다 제 1 유형의 부품의 제조 및/또는 성능과 더욱 좋은 호환성을 가지며, 제 2 재질은, 제 1 재질보다, 제 2 유형의 부품의 제조 및/또는 성능과 더욱 좋을 호환성을 가진다. 또한, 상술한 집적 회로를 제조하는 방법으로서, 제 1 기판과 제 2 기판을 서로 반대쪽에 배치하는 단계와, 부품들간에 전기적 접속을 설정하는 단계를 포함하는 방법이 설명된다.

Description

집적 회로 및 집적 회로 제조 방법{PACKAGING AND MANUFACTURING OF AN INTEGRATED CIRCUIT}
집적 회로(Integrated Circuit : IC)는 전형적으로, 트랜지스터, 레지스터, 커패시터, 인덕터와 같은 여러 부품들을 포함하는 전자 회로를 기판상에 합체시킨다. 기판 재질의 선택은 IC의 고안 및 제조와 관련된 다수의 요소에 영향을 받는다. 장치 원가, 장치 패키징 밀도 및 장치 성능과 같은 일부 요소들은 좋지 않은 방식으로 서로 의존하는 경향이 있다. 결론적으로, 이들 요소와 관련된 특정 우선 순위에 기초하여 기판을 선택하는데 있어서 트레이드오프(trade-off)가 이루어져야 한다.
한가지 그러한 트레이드 오프는 패키징 밀도를 최대화하기 위하여 차선의 장치 성능을 수용하는 것과 관련된다. 전형적으로, 그러한 패키징 밀도의 최대화는, 회로의 일부 부품들이 선택된 기판상에 제조되어 그 부품들의 성능이 떨어질지라도, 공통으로 공유된 기판상에서 대부분 또는 모든 부품을 제조하는 것을 수반한다. 성능 저하의 한가지 예는 부품이 선택된 기판상에 제조될 때 전자 회로내에 도입되는 기생 커패시턴스와 관련이 있다. 전자 회로의 고안시에 이 커패시턴스를 조절함으로서 기생 커패시턴스의 영향이 어느 정도 상쇄될 수 있겠지만, 특히 고주파 신호에 대한 이러한 커패시턴스와 관련된 신호 손실은 회로 성능에 크나큰 악영향을 줄 수 있다. 성능 저하의 두 번째 예는, 특정 기판상에 제조될 때 최적의 성능을 제공하는 트랜지스터와 같은 부품이 장치 원가와 같은 다른 요소에 기반하여 대안적으로 선택되었던 제 2 기판상에 제조될 경우에 발생할 수 있는 제조상의 문제와 관련이 있다.
상술한 일부 악조건을 극복하기 위해 여러 가지의 대안적인 패키징 기술이 제안되었지만, 그러한 대안적인 방식은 제조 원가의 증가 및 다루기 불편한 절차 때문에 부담되는 경우가 있다. 그러한 대안적인 패키징 기술에 대한 한가지 예로서, 미국특허번호 6,462,620 B1(RF 전력 증폭기 회로 및 신호 증폭 방법)을 참조하라.
그러므로, 상술한 기존 기술의 단점 측면에서 집적 회로의 제조 및 성능 특성에 있어서 개선이 필요함을 알 수 있을 것이다.
전반적으로, 본 명세서에 개시된 실시 예는 제 1 기판상에 제 1 유형의 부품이 제조되고, 제 2 기판상에 제 2 유형의 부품이 제조되는 집적 회로와 관련이 있다. 제 1 기판에 함유된 재질은, 한가지 이상의 양상에서, 제 2 기판에 함유된 재질보다 제 1 유형의 부품과 보다 호환성이 있다. 제 2 기판에 함유된 재질은 한가지 이상의 양상에서, 제 1 기판에 함유된 재질보다, 제 2 유형의 부품과 보다 호환성이 있다.
여러 가지의 예시적인 실시 예들 중 하나의 실시 예에 있어서, 집적 회로의 제조 방법은 상부에 제 2 유형의 부품이 제조되는 제 2 기판에 함유된 재질보다 제 1 유형의 부품과 보다 호환성이 있는 제 1 재질을 함유한 제 1 기판상에 제 1 유형의 부품을 제조하는 것을 포함한다. 제 2 기판의 재질은 제 1 기판에 함유된 재질보다 제 2 유형의 부품과 보다 호환성이 있다. 그 방법은 부품들간에 상호 접속을 설정하는 것을 포함한다.
명백히, 본 명세서에 개시된 일부 실시 예들은 상술한 것에 부가하여 또는 상술한 것을 대신하여 장점을 가진다. 부가적으로, 다른 패키징 및 제조 방법도 명백하다. 그러한 모든 추가적인 시스템, 방법, 특징 및/또는 장점은 본 명세서에 개시된 것의 범주내에 포함된다.
본 발명의 많은 양상은 이하의 도면을 참조하면 보다 잘 이해할 수 있을 것이다. 도면에 도시된 부품들은 반드시 축척으로 도시된 것은 아니며, 그 대신에 본 발명을 명확히 나타내는데 중점을 두고 있다. 또한, 도면에 있어서 유사한 참조 번호는 여러 도면에 걸쳐 대응하는 부분을 나타낸다.
도 1은 본 발명의 하나의 예시적인 실시 예에 따라 제조된 집적 회로의 단면도,
도 2는 능동 및 수동 부품을 합체한 무선 주파수 증폭기(Radio-Frequency(RF) amplifier)의 예시적인 회로도,
도 3은 도 2의 RF 증폭기의 일 실시예에 이용된 JFET의 ac 등가 회로를 나타낸 도면,
도 4a는 도 2의 RF 증폭기의 실시 예에 이용된 MOS(Metal Oxide Semiconductor) 커패시터의 구조를 나타낸 도면,
도 4b는 도 2의 RF 증폭기의 실시 예에 이용된 박막 커패시터의 구조를 나타낸 도면,
도 5는 예시적인 제 2 실시 예에 따라 제조된 도 2의 부품을 포함하는 집적 회로의 단면도,
도 6은 도 5의 집적 회로의 일부인 리드(lid) 기판, 컴플라이언트 접속(compliant connection), 컴플라이언트 가스킷(compliant gasket)을 포함하는 예시적인 실시 예의 단면도,
도 7은 도 6의 리드 기판의 하부를 나타낸 도면,
도 8은 도 5의 집적 회로의 일부인 기저 기판 및 외부 접속을 포함하는 예시적인 실시 예를 나타낸 단면도,
도 9는 도 8에 도시된 기저 기판의 하부를 나타낸 도면,
도 10은 도 5의 집적 회로를 제조하는 하나의 예시적인 방법을 나타낸 흐름도.
여러 실시 예는 집적 회로의 제조 및 성능 특성을 개선한 일부 측면들을 설명한다. 여러 예시적인 실시 예 중 하나의 실시 예에 있어서, 집적 회로(IC)는 제 1 기판과 제 2 기판을 포함하도록 제조된다. 제 1 기판은, 상이한 재질을 함유한 제 2 기판상이 아닌 제 1 기판상에 제조되는 특정 유형의 부품에, 제조 및 성능과 같은 여러 측면에서 보다 양호한 호환성을 제공하는 재질을 포함한다. 제 2 기판에 함유된 재질은 제 2 기판상에 제조되는 제 2 유형의 부품에 보다 적합하다. 2가지 유형의 부품 모두는 전자 회로의 일부로서, 제 1 기판과 제 2 기판간의 하나 이상의 전도성 접속을 통해 서로간에 전기적으로 접속된다.
이러한 방식에서는, 2 기판들의 선택 및 이들 기판상에 제조된 부품상에 이용된 상호 접속 기술이 독립적으로 실행될 수 있으며, 그에 따라 집적 회로에 포함된 전자 회로의 전체적인 성능을 최적화한다. 이러한 예시적인 실시 예는 2개의 기판을 이용하는 것으로 설명하고 있지만, 다른 실시 예에서는 3 이상의 기판이 이용될 수 있다. 상술한 예시적인 실시 예 및 다른 실시 예는 상술한 도면을 이용하여 보다 상세히 설명될 것이다.
도 1에는 제 1 예시적인 실시 예에 따라 제조된 집적 회로(100)의 단면도가 도시된다. 기판(110)은 이하에서는 "리드 기판"이라 할 것이며, 집적 회로(100)의 일부인 2개의 기판 중 한 기판이다. 기판(115)은 이하에서는 "기저 기판"이라 할 것이며, 집적 회로(100)의 일부인 제 2 기판이다. 용어 "리드" 및 "기저"는 단지 설명의 편리성을 위해 이용된 것임을 알 것이다.
도 1에 있어서, 회로 부품(125)은 기판(110)의 표면(111)상에 제조되고, 회로 부품(130)은 기판(115)의 표면(141)상에 제조된다. 전도성 포스트(post)(120) 형태의 전도성 상호 접속이 두 기판 사이에 연장된다. 이러한 예시적인 실시 예에 있어서, 전도성 포스트(120)는 예를 들어, 컴플라이언트 폴리머와 같은 컴플라이언트 재질로 구성된다. 폴리머는 일반적으로 약 전도체(poor electrical conductor)이다. 그러므로, 전도성 포스트의 적어도 일부는 전도성 재질의 층(121)으로 코팅된다. 전도성 포스트(120)는, 2개의 기판(110,115)이 서로 접착되기 전에 리드 기판(110)상에 형성된다. 대안적으로, 포스트(120)는 기저 기판(115)상에 형성될 수 있다. 접착시에, 전도성 포스트(120)는 기저 기판(115)상에 배치된 전도성 패드(122)와 전기적 접촉을 이룬다. 전도성 패드(122)는 비교적 넓은 전도성 영역을 제공하여 전기적 접속을 형성하는데 도움을 주며, 그에 따라 전도성 영역은 회로(110)가 어셈블링될 때 전도성 포스트(120)와 전기적 접속을 이룬다. 도 1에 있어서, 전도성 패드(122)는 기판(115)의 표면(141) 외부에 배치된다. 대안적인 실시 예에 있어서, 전도성 패드(122)는 표면(141) 위에 부분적 또는 전체적으로 제조된다.
회로 부품(125)은 기판(110)의 표면(111)상에 제조된 전도성 트레이스(trace)(126)를 통해 전도성 포스트(120)에 접속된다. 대안적인 실시 예에 있어서, 전도성 트레이스(126)는 기판(110)의 표면(111)위에 배치된 2 이상의 금속층상에 제조된다.
회로 부품(130)은 기판(115)의 표면(141)상에 배치된 전도성 트레이스(131) 를 통해 전도성 패드(122)에 접속된다. 전도성 패드(122)는 상술한 바와 같이 전도성 포스트(120)에 전기적으로 접속된다. 결론적으로, 전도성 트레이스(126)와, 전도성 포스트(120)와, 전도성 패드(122) 및 전도성 트레이스(131)를 통해 회로 부품(125,130)간에 전기적 상호 접속이 존재하게 된다.
가스킷(135)은 집적 회로(100)의 주변부의 둘레로 연장되며, 기판(110,115)에 의해 추가적으로 접하고 있는 챔버(140)에 용접 밀폐를 제공한다. 본 명세서에서 이용되는, 챔버에 용접 밀폐를 제공하는 가스킷을 밀봉 가스킷이라 할 것이다. 가스킷(135)의 여러 구성이 여러 실시 예에 이용될 수 있다. 예를 들어, 공동 양도된 미국특허 번호 6,090,687 및 6,118,181는 본 명세서에 참조로서 인용되며, 그 미국특허에는 용접 밀폐를 제공하는 가스킷을 형성하는데 이용되는 기술이 설명되어 있다. 도 1에 도시된 예시적인 실시 예에 있어서, 가스킷(135)은 폴리이미드 또는 컴플라이언트 폴리머와 같은 컴플라이언트 재질로 구성된다. 그러나, 폴리머는 비 밀봉형으로서, 전형적으로는 용접 밀폐를 형성하는데 이용되지 않았다. 결론적으로, 가스킷(135)의 적어도 일부는 금, 구리, 유리 또는 실리콘 질화물과 같은 밀봉 재질로 된 층(136)으로 코팅된다. 폴리머를 밀봉 재질로 코팅하게 되면, 가스킷(135)은 용접 밀폐를 형성할 수 있게 된다. 그 가스킷(135)은 임의의 원하는 형상(예를 들어, 원, 정사각형, 직사각형등)일 수 있다. 필요한 경우, 가스킷(135)과 유사한 형상의 패드(137)가 기저 기판(115)상에 형성되어, 집적 회로(100)가 어셈블링될 때, 가스킷(135)과 접촉을 이룰 수 있다.
회로 부품(125)은 표면(111)과 표면(112)간에 기판(110)을 통해 연장되는 비 아(127)에 의해 외부 전도성 패드(128)에 접속된다. 패드(128)는 집적 회로(100)를 도 1에 도시된 다른 장치들에 접속시키는데 이용된다. 유사하게, 회로 부품(130)은 표면(141)과 표면(142)간에 기판(115)를 통해 연장되는 비아(116)에 의해 외부 전도성 패드(117)에 접속된다. 패드(117)는 집적 회로(100)를 도 1에 도시된 다른 장치에 접속시키는데 이용된다.
다른 대안적인 실시 예에 있어서, 외부 전기적 접속은 패드(117,128)의 대안적 실시 예에 의해 제공될 수 있음을 알 것이다. 예를 들어, 제 1 대안적 실시 예에서는, 패드(117)가 전도성 핀으로 대체될 수 있으며, 제 2 대안적 실시 예에서는 2 패드(117,128) 중 한 패드가 제거될 수도 있다. 또한, 대안적 실시 예에 있어서, 전도성 포스트(120)는, 예를 들어, 회로 부품(125,130)의 단자들간에 초음파로 적절하게 접착된 금 와이어와 같은 전도성 와이어로 대체될 수 있다. 또 다른 예시적인 실시 예에 있어서, 전도성 포스트(120)는 기저 기판(115)상에 형성된다.
이제 도 2를 참조하면, 예를 들어 도 1의 기판(110,115)과 같은 2이상의 기판상에 제조된 예시적인 회로가 도시된다. 예시적인 회로도는 공지된 2단 RF 증폭기(200)이다. 간략성을 위해, RF 증폭기(200)의 회로 동작은 상세하게 설명하지 않을 것이다. 다른 한편, 본 명세서에서 개시된 것과 관련된 회로의 특정 양상에 대해 이하에서 보다 상세히 설명될 것이다.
RF 증폭기(200)는 "능동 부품" 및 "수동 부품"이라고 하는 2가지 주요한 카테고리하에 넓게 분류될 수 있는 다수의 부품을 포함한다. 능동 부품의 몇 가지 예로는 트랜지스터 및 다이오드가 있으며, 수동 부품의 몇 가지 예로는 레지스터, 커패시터, 인덕터, 전송 라인 회로 및 트랜스포머(transformer)가 있다. 능동 부품들 중에는 여러 유형의 재질 및 기술을 이용하여 제조된 여러 유형의 부품들이 있다. 예를 들어, 트랜지스터들 중에는 바이폴라 트랜지스터, UJT(UniJunction Transistor) 및 전계 효과 트랜지스터(Field Effect Transistor : FET)와 같은 여러 유형의 트랜지스터가 있다. 이들 트랜지스터는 실리콘, 게르마늄, 갈륨 비화물 및 인듐 인화물과 같은 여러 유형의 재질들을, 모놀리식 바이폴라, 상보형 바이폴라, 접합 게이트 FET(JFET) 및 절연 게이트 FET(IGFET) 장치를 제조하는데 이용되는 것과 같은 여러 기술을 합체하여 이용함으로서 제조된다.
바이폴라 트랜지스터들 중에서, npn 트랜지스터는 바이폴라 IC에서 광범위하게 이용된다. npn 트랜지스터 구조 및 선택된 기판의 불순물 프로필의 선택은 바이폴라 IC를 제조하기 위한 시작점으로서 작용한다. 수동 및 추가적인 능동 부품은 선택된 기판의 재질 특성의 한계를 고려하여 이와 같이 선택된 기판상에 제조된다. 불행하게도, 예를 들어 JFET나 IGFET와 같은 추가적인 능동 부품이나 커패시터와 같은 수동 부품이 이러한 동일 기판상에 제조되어야 한다면, 기판 재질의 특성 때문에 조정이 이루어져야 한다.
능동 부품과 관련된 특정 파라메타의 처리에 대해 핀치 영역(pinched region)에서 동작하는 JFET의 ac 등가 회로가 도시된 도 3이 참조된다. 일 실시 예에 있어서, 도 2의 RF 증폭기(200)내의 트랜지스터(205)는 예를 들어 JFET이다. ac 등가 회로는 JFET의 주파수 응답을 정의하는데 이용될 수 있는 근사치를 제공한 다. Rs는 소오스 컨택트(source contact)와 직렬인 기생 벌크 저항을 나타내며, Cgs 및 Cgd는 게이트-소오스 및 게이트-드레인 커패시턴스이고, gd는 채널 길이 변조 효과로 인한 동적 출력 컨덕턴스이다. 한가지 전형적인 레이아웃에 있어서, 드레인 영역은 Cgd를 최소화하도록 가능하면 작게 형성되는데, 그 이유는 이러한 커패시턴스가 드레인 단자와 게이트 단자간에 기생 결합을 제공하고, JFET의 주파수 특성을 약화시키기 때문이다. Cdss(310)는 드레인과 기판 사이에 존재하는 기생 커패시턴스이고, Csss(320)는 소오스와 기판 사이에 존재하는 기생 커패시턴스이다. 이들 기생 커패시턴스는 기판의 재질에 의해 큰 부분내에 정의되고, 특히 보다 높은 주파수에서 신호 진폭을 감소시킴으로서 장치 성능을 크게 열화시킨다.
수동 부품에 있어서, 도 2의 커패시터(212)를 위해 예시적인 실시 예에서 이용된 것과 같은 박막 커패시터는, 전형적으로, 유전체에 의해 이격된 2개의 전도성 층으로 이루어진다. 박막 커패시터는 도 4a에 도시된 바와 같은 MOS(Metal Oxide Semiconductor) 구조를 이용하여 제조될 수 있으며, 대안적으로, 도 4b에 도시된 바와 같은 2개의 전도성 금속층들 간의 유전성 박막을 이용하여 제조될 수 있다. MOS 구조는 모놀리식 회로에 공통으로 이용될 수 있는데, 그 이유는 종래의 프로세싱 기술과 쉽게 호환될 수 있고, 다수의 금속층을 필요로 하지 않기 때문이다.
박막이거나 MOS이든 간에 커패시터는 커패시터의 일부와, 그 커패시터가 상부에 제조되는 기판간에 존재하는 기생 커패시턴스와 관련된 바람직하지 않은 신호 손실 측면에서 핸디캡(handicap)을 갖는다. 기생 커패시턴스는 커패시터에 의해 제공된 유효 임피던스의 한 성분을 이룬다. 이러한 유효 임피던스를 기판에 의해 제공된 임피던스와 비교하면, 그 커패시터의 유효 임피던스가 기판의 임피던스와 공액 정합을 이룰 경우, 신호 손실이 최대로 된다. 그러므로, 커패시터와 기판간의 임피던스 부정합을 의도적으로 도입함으로서 신호 손실을 감소시킬 수 있다. 그러한 임피던스 부정합은 이상적인 컨덕터이거나 비교적 높은 저항성을 가진 기판을 사용하여 도입될 수 있다. 예를 들어, 높은 저항성을 가진 반도체 기판 재질은 GaAs 및 InP이다. 이들 재질은 고품질의 수동 부품을 생산하는데 이용될 수 있다. 그러나, 많은 경우에, 능동 부품을 제조하기 위해 선택된 기판은 이 기판상에 제조된 전형적인 커패시터에 의해 제공된 임피던스와 가까운 차선의 임피던스 특성을 나타낸다. 결론적으로, 그러한 "손실성" 기판상에 제조된 커패시터는 바람직하지 않은 신호 손실을 제공한다.
커패시터의 상술한 특성과는 별도로, 도 2의 인덕터(209)와 같은 다른 수동 부품인 인덕터는 인덕터가 상부에 실장되는 기판으로 인해 발생된 기생 커패시턴스 때문에 생성된 신호 손실을 입는다. 기생 커패시턴스의 악영향에 추가하여, 인덕터 성능은 인덕터 주변에 존재하는 자장의 결과로서 기판내에 흐르는 에디 전류(eddy current) 때문에 더욱 악화된다. 에디 전류 및 기생 커패시턴스는 기판 재질을 적절히 선택함으로서 최소화될 수 있다. 그 재질은 능동 부품을 염두에 두고 선택했던 기판상에 그 인덕터를 제조함에 의한 악화보다는 이들 바람직하지 않은 영향을 최소화하도록 선택된다.
상기에서는 다양한 바람직하지 않은 영향이 상세히 설명되었지만, 기판상의 여러 부품들의 제조 및 성능은 낮은 온도 계수, 낮은 절대값 공차 및 기판 재질의 제한된 전력 조정력과 같은 추가적인 요소에 의해 더욱 영향을 받는다.
이제 도 2에 도시된 RF 증폭기(200)를 다시 참조하면, RF 증폭기(200)는 2개의 섹션으로 분할되는데, 한 섹션은 능동 부품(트랜지스터(205,210))을 포함하고, 제 2 섹션은 단지 수동 부품만을 가진 네트워크(225)를 포함한다. 상술한 바와 같이, 능동 부품에는, 기판상에 제조될 경우에, 임의의 손실, 기생 커패시턴스 및 바람직하지 않은 저항이 합체된다. 결론적으로, 제 1 실시 예에 있어서, 제 1 재질을 함유한 제 1 기판은 단지 능동 부품의 제조만을 위해 선택된다. 한가지 예시로서, 이러한 제 1 재질은 100ohm-cm 미만의 벌크 저항성을 가진 실리콘이다. 제 1 기판에 함유된 것과는 다른 재질을 함유하고 있는 제 2 기판은 네트워크(225)의 수동 부품을 제조하기 위해 선택된다. 이러한 제 2 재질의 벌크 저항성은, 예를 들어, 1kohm-cm 이상이다. 일반적으로, 높은 저항성을 가진 기판은 낮은 저항성을 가진 기판보다 손실이 적다.
제 2 실시 예에 있어서, 제 1 기판은 능동 부품(예를 들어, 트랜지스터(205,210))과 네트워크(225) 외부에 도시된 다른 부품(예를 들어, 인덕터(203), 커패시터(206), 전송 라인(207))을 제조하는데 이용된다. 유사하게, 제 2 기판은 도 2에 도시된 능동 장치를 포함한다. 이러한 대안적인 실시 예는, 예를 들어 장치 성능, 장치 패키징 밀도, 기판내의 층들의 개수 및 제조 용이성과 같은 여러 목적을 제공하도록 구현된다.
상술한 예시로부터, 집적 회로는, 각 기판상에 제조된 부품들의 원하는 성능에 의거하여 2가지의 다른 재질을 가진 2개의 기판을 이용할 수 있음을 알 것이다. 추가적으로, 2개의 기판중 첫번째 기판상에 제조된 부품들은 제 1 상호 접속 기술에 의해 서로간에 상호 접속된다. 예를 들어, 임피던스 정합 네트워크로서 작용하는 네트워크(225)가 제 1 기판상에 제조되면, 전기적 접속은 바람직한 특성 임피던스를 제공하기 위한 특정 치수로 제조된 금속 트레이스로 구성된다. 당업자라면, 그러한 특성 임피던스가 금속 트레이스의 폭과 기판의 유전 상수에 의해 부분적으로 결정됨을 알 것이다. 또한, 공간이 허용된다면, 예를 들어, 보다 넓은 금속 트레이스를 이용하여 네트워크(225)의 수동 부품을 상호 접속시키는 경우에 신호 손실이 감소된다.
다른 한편, 예를 들어 RF 증폭기(200)의 2개의 증폭기 단을 상호 접속시키기 위해 채용된 상호 접속 기술은 트레이스 폭이 아닌 상호 접속 거리 및 크기를 최소화하도록 조정된다. 이것은 비용 측면에서 바람직하지 않은 다수의 금속층을 이용하는 것으로 해석될 수 있는데, 그 이유는 각 추가적인 금속층이 제조 원가 및 생산 원가를 추가시키기 때문이다.
상술한 것은 하나의 예시적인 실시 예로 요약될 수 있으며, 예를 들어 도 2의 모든 능동 장치와 같은 특정 부품은 특정 유형의 재질로 된 제 1 기판상에 제조된다. 이러한 제 1 기판은, 예를 들어, 기판상에 능동 부품을 제조하는데 있어서의 호환성, 이들 부품들을 이 기판상에 제조할 때 그의 성능, 재질의 원가 및 제조 원가와 같은 하나 이상의 요소에 기초하여 선택된다. 다른 유형의 재질로 된 제 2 기판은 제 2 세트의 부품을 제조하는데 선택된다. 제 2 세트의 부품, 예를 들어 도 2의 모든 수동 장치는 제 1 기판보다 제 2 기판에 보다 호환성을 갖는다. 다시, 제 2 기판은 제조, 성능 및 원가와 같은 하나 이상의 요소에 기초하여 선택된다. 이러한 예시적인 실시 예에 있어서, 제 1 기판이 아닌 제 2 기판상에 모든 수동 부품을 제조하게 되면, 재질 원가가 낮고, 수동 장치에 대해 보다 나은 회로 성능을 제공하고, 낮은 재질 원가 및 제조 원가로 귀착되는 보다 적은 수의 금속층을 포함하는 제 2 기판의 독립적 선택이 가능하게 된다.
다른 실시 예에 있어서, 제 1 기판은 제 1 열 팽창 계수(a first coefficient of the thermal expansion : CTE)를 가진 재질로 선택되고, 제 2 기판은 제 1 기판의 CTE와 호환이 가능한 CTE를 가진 재질로 선택된다. 이들 2개의 기판들로 제조된 IC는 특정의 기계적 장점 및 전기적 장점을 가진다.
도 5는 하나의 예시적인 실시 예에 따라 제조된 집적 회로(500)의 단면도이다. 도 5의 집적 회로(500)는 도 2의 부품들을 포함하며, 그 부품들 중 일부가 설명을 위해 도시된다. 기판(510)은 고 저항성 재질을 포함하며, 그에 따라 수동 부품을 가진 네트워크(225)(도 2 참조)와 함께 이용할 경우에 특정의 원하는 특성을 제공한다. 그러한 바람직한 성질 중 한가지 예로는 신호 전송 손실을 줄이기 위한 낮은 기생 커패시턴스와 관련된다.
수동 부품들 중 2개, 즉 인덕터(209)와 커패시터(212)가 기판(515)과 마주보는 기판(510)상에 제조된다. 인덕터(209)와 커패시터(212)는 금속 트레이스(224)를 통해 서로간에 전기적으로 상호 접속된다. 금속 트레이스(224)는 기판(510)의 유전 상수와 함께 원하는 특성 임피던스를 제공하기 위한 치수로 제조된다. 인덕터(209)는 금속 트레이스(216)에 의해 전도성 포스트(520)에 접속된다.
집적 회로(500)의 제 2 기판은 기판(510)에 함유된 재질의 저항성보다 낮은 저항성을 가진 재질로 된 기판(515)이다. 도 2의 3개의 부품, 즉 커패시터(201) 및 트랜지스터(205,210)는 기판(515)의 표면(552)상에 제조된다. 도 2의 회로에서 입력 결합 커패시터로서 작용하는 커패시터(212)는 금속 트레이스(215)에 의해 입력 단자(221)에 접속된다. 입력 단자(221)는 기판(515) 아래로 연장되는 금속 핀으로서, 예를 들어 PCB(Printed Circuit Board)상에 집적 회로(500)를 실장하는데 이용되며, 집적 회로(500)를 동일 PCB 상에 실장된 다른 장치에 전기적으로 접속시키기 위한 수단을 제공한다. 당업자라면, 예를 들어 표면 실장 패드 및 표면 실장 납을 포함하는 입력 단자(221)의 여러 대안적인 실시 예가 있음을 알 것이다.
전도성 포스트(520) 및 가스킷(535)는 도 1의 전도성 포스트(120) 및 가스킷(135)의 실시 예이다. 전도성 포스트(520)와 가스킷(535)은 여러 대안적인 방식으로 구현될 수 있음을 알 것이다. "A Film Bulk Acoustic Resonator Package and Method of Fabricating same"라는 명칭으로 2004년 7월 13일자 출원되고 공동 양도된 미국특허출원번호 10/890,343호는 본 명세서에서 참조로서 인용되며, 그 특허출원은 전도성 포스트(520)와 가스킷(535)을 형성하는데 이용되는 예시적인 기술과 집적 회로(500)와 같은 장치를 제조하는 방법을 개시하고 있다.
또한, 필요한 경우, 가스킷(535)과 유사한 형상의 패드(537)를 기판(315)의 표면(552)상에 배치하여, 집적 회로(500)가 어셈블링될 때 가스킷(535)과 접촉시킨 다. 유사하게, 전도성 포스트(520)를 접속시키는 전도성 패드(522)가 기판(515)의 표면(552)상에 형성된다.
도 6을 참조하면, 기판(510)과, 그 기판(510)상에 제조되는 전도성 포스트(520)와, 가스킷(535)과 부품들의 단면도가 도시된다. 그 단면도는 집적 회로(500)의 한 섹션, 즉 리드 섹션의 제조 본질에 대한 정보를 어느 정도 제공한다. 도 7에는 기판(510)의 표면과, 도 6에 의해 식별되는 다른 관련 부분이 도시된다. 도면을 참조하면, 가스킷(535)은 집적 회로(500)의 주변부를 따라 형성되고, 기판(510)이 기저 기판에 접착될 때 형성되는 챔버 안쪽의 부품들을 에워싼다.
도 8에는 기판(515)과, 기판(515)상에 어셈블링된 패드(537)와, 전도성 패드(552) 및 부품들이 도시된다. 그 단면도는 집적 회로(500)의 기저 섹션인 제 2 섹션의 제조 본질에 대한 정보를 어느 정도 제공한다. 도 9에는 기판(515)의 표면(552)과 도 8에서 식별되는 다른 관련 부분들이 도시된다. 도면을 참조하면, 패드(537)는 집적 회로(500)의 주변부를 따라 형성되며 도 4 및 도 5에 도시된 가스킷(535)과 짝을 이룬다. 또한 도시된 바에 따르면, 전도성 패드(522)는 도 6 및 도 7에 도시된 대응하는 전도성 포스트(520)와 기계적 및 전기적으로 접촉한다.
도 10에는 집적 회로(500)와 같은 집적 회로를 제조하는 하나의 예시적인 방법을 나타내는 흐름도가 도시된다. 편리성을 위해 도 5(및 다른 관련 도면)에 도시된 예시적인 실시 예는 도 10의 흐름도를 설명하는데 이용될 것이다. 특정의 예시적인 프로세스 단계들이 이하에 설명되겠지만, 대안적인 구현도 가능함을 알 것이다. 또한 그 단계들은 도시되거나 설명된 것과는 다른 순서 및 실질적으로 동시 에 또는 반대 순서로 실행될 수 있다.
블럭(101)에서, 제 1 및 제 2 재질의 제 1 및 제 2 기판(510,515)이 각각 제공된다. 블럭(102)에서, 예를 들어, 인덕터(209)와 같은 제 1 유형의 부품이 기판(510)상에 제조된다. 블럭(103)에서, 예를 들어, 트랜지스터(205)와 같은 제 2 유형의 부품이 기판(515)상에 제조된다. 블럭(104)에서, 제 1 기판(510)은 제 2 기판(515)에 대향되게 배치된다. 예를 들어, 이러한 배치는 기판(510)을 압착하고 기판(515)에 접착시킴으로서 실행된다. 특히, 기판(510)은 전도성 패드(522)에 접촉하는 전도성 포스트(520)와 패드(537)에 접촉하는 가스킷(535)과 함께 기판(515)에 대해 압착된다. 전도성 포스트(520)의 컴플라이언트 재질은 두개의 기판이 서로 압착될 경우에 부서지거나 압착 실패없이 변형될 수 있게 한다. 또한, 가스킷(535)의 컴플라이언트 재질은 기판(510,515)이 서로 압착될 경우에 부서지거나 압착 실패 없이 변형될 수 있게 한다. 기판(510,515)은 서로 압착되면서 접착된다. 열적 압축 접착 또는 솔더 접착과 같은 여러 알려진 접착 기술 또는 미래에 구현될 접착 기술이 기판(510,515)을 접착시키는데 이용될 수 있다.
일 실시 예에 있어서, 전도성 포스트(520)를 코팅하는데 이용되는 전도성 재질은 금(Au)이다. 그러한 실시 예에 있어서, 솔더 접착을 이용하여 기판(510,515)이 접착되기 전에, 주석(Sn)으로 된 층이 금으로 코팅된 전도성 포스트(520)와 가스킷(535)상에 침착된다. 솔더 접착을 이용하여 기판(510,515)을 접착하기 위해, 전도성 포스트(520)와 가스킷(535)이 기판(515)과 밀접한 접촉을 이룰 때 까지 기판(510,515)을 서로 압착하고, 전도성 포스트(520)와 가스킷(535)상의 금 및 주석 재질이 용융을 시작할 때까지 집적 회로(500)를 가열하여, 이 재질이 기판(515)에 확산되어 접착되게 한다. 집적 회로(500)의 가열은 중지되고, 기판(510,515)은 냉각된다. 용융된 금 및 주석 재질은 집적 회로(500)가 냉각됨에 따라 경화되고, 경화된 재질은 기판(515)과 전도성 포스트(520) 및 가스킷(535)간에 접착을 형성한다. 상술한 금으로 코팅된 전도성 포스트(520)와 가스킷(535)에 주석을 도입하면, 솔더 접착 동안에 강한 접착에 도움을 준다.
전도성 포스트(520)와 가스킷(535)의 컴프라이언트 재질은 전도성 포스트(520)와 가스킷(535)이 기판(515)과 밀접하게 접촉하는 것을 보장하는데 도움을 준다. 이와 관련하여, 전도성 포스트(520)와 가스킷(535)의 컴플라이언트 재질은, 전도성 포스트(520)와 가스킷(535)의 전체 주변부가 기판(515)과 접촉할 때까지 전도성 포스트(520) 및 가스킷(535)이 변형되도록 한다. 예를 들어, 전도성 포스트(520)와 가스킷(535)의 제조에 있어서의 불완전성으로 인해, 전도성 포스트(520)가 패드(522)와 접촉하기 전에 가스킷(535)이 패드(537)와 접촉될 수 있다. 그러한 상황에서는, 가스킷(535)이 변형되어 전도성 포스트(520)가 패드(522)와 밀접하게 접촉할 때 까지, 기판(510,515)이 추가로 압착될 수 있다. 유사하게, 전도성 포스트(520) 또는 가스킷(535)의 일부가 변형되어 가스킷(535)의 전체 주변부가 패드(537)와 밀접하게 접촉을 이룰 수 있다. 접착동안에 전도성 포스트(520)와 패드(522)간의 밀접한 접촉 및 가스킷(535)과 패드(537)간이 밀접한 접촉을 보장하는 것은 전도성 포스트(520)가 기판(510,515)간에 신뢰성있는 저 임피던스 전기적 전도성을 제공하고, 가스킷(535)이 챔버(540)에 신뢰성있는 용접 밀폐를 제공하는 것을 보장하는데 도움을 준다.
집적 회로(500)의 어셈블링 후, 필요하다면, 기판(515)의 두께를 감소시키고 이 기판상에 실장된 부품들에게 보다 나은 열 손실을 제공하기 위해 그 기판을 박막화한다. 예를 들어, 백-랩핑(back-lapping) 또는 연마와 같이 기판(515)을 박막화하는 임의의 적절한 제조 기술이 이용되어 기판(515)을 박막화한다. 일 실시 예에 있어서, 기판(510)은 충분한 구조적 지지를 제공함으로서, 파손에 대한 관련성이 낮고 기계적 결함이 없이 기판(515)을 박막화할 수 있게 된다.
전도성 포스트(520) 및 가스킷(535) 중 어느 하나 또는 그 둘 다가 동일 기판(510)상에 형성될 필요는 없다. 전도성 포스트(520)와 가스킷(535) 중 어느 하나 또는 그 둘 다는 기판(515)상에 교번적으로 형성될 수 있다. 이 경우, 패드(537,522)와 유사한 패드가 기판(510)상에 형성된다. 전도성 포스트(520) 및/또는 가스킷(535)은 접착동안에 기판(510)상에 배치된 패드에 대해 압착된다.
하나의 예시적인 실시 예에 있어서, 가스킷(535)은, 예를 들어, 그 가스킷(535)을 밀봉하는 전도성인 금 또는 구리와 같은 재질로 코팅된다. 그러한 실시 예에 있어서, 가스킷(535)은 기판(510,515)간에 전기적 접속을 제공한다. 필요한 경우, 전도성 포스트(520)에 추가하거나 그를 대신하여 가스킷(535)이 2개의 기판상에 제조된 회로 부품들간에 전기적 접속을 제공할 수 있다. 그러한 실시 예에 있어서 전도성 패드(520)의 형성은 불필요하다.
도 5를 참조하면, 도 10에 의해 설명된 방법의 하나의 예시적인 구현이 도시된다. 특히, 블럭(104)을 참조하면, 2개의 부품은, 제 1 및 제 2 기판이 서로 접 착될 때 형성되는 챔버(540)내에 포함된다.
도 10의 블럭(104)을 참조하면, 제 1 재질은 제 2 재질보다는 제 1 유형의 부품과 관련된 하나 이상의 양상과 더욱 호환성이 있다. 예를 들어, 제 1 재질은 기판의 표면상의 수동 부품을 제조하는데 있어서 보다 호환성이 있다. 또한, 제 1 재질은, 예를 들어, 제 1 유형의 부품과 관련된 감소된 기생 커패시턴스로 인해 보다 나은 성능을 제공한다. 반대로, 제 2 재질은 제 1 재질보다는, 제 2 유형의 부품과 관련된 하나 이상의 양상과 더욱 호환성이 있다. 예를 들어, 제 2 재질은 트랜지스터(205)와 같은 능동 부품을 제조하는데 있어서 더욱 호환성이 있다. 제 2 재질은 제 2 부품의 보다 나은 성능을 제공한다.
상술한 예시가 제 1 기판상에 수동 부품을 제조하고 제 2 기판상에 능동 부품을 제조하는 것을 언급하고 있지만, 하나 또는 두개의 기판상의 예시적인 부품에 추가하여, 또는 예시적인 부품을 대신하여 추가적인 능동 및 수동 부품이 제조될 수 있음을 알 것이다.
본 발명의 상술한 실시 예는 단지 본 발명의 원리를 명확하게 이해하기 위해 설명된 것이다. 본 발명을 실질적으로 벗어나지 않고도 많은 변형 및 수정이 이루어질 수 있다. 모든 그러한 수정 및 변형은 본 명세서의 범주내에 포함된다.

Claims (10)

  1. 집적 회로(500)로서,
    제 1 유형의 부품이 상부에 제조되는 제 1 재질을 포함하는 제 1 기판(510)과,
    상기 제 1 기판의 반대쪽에 배치되고 제 2 유형의 부품이 상부에 제조되는 제 2 재질을 포함하는 제 2 기판(515)과,
    상기 부품들 사이의 전기적 접속(520)을 포함하되,
    상기 제 1 재질은, 상기 제 2 재질보다, 제 1 유형의 부품의 (a) 제조 및 (b) 성능 중 적어도 하나와 보다 더 호환성이 높고,
    상기 제 2 재질은, 상기 제 1 재질보다, 제 2 유형의 부품의 (a) 제조 및 (b) 성능 중 적어도 하나와 보다 더 호환성이 높은,
    집적 회로.
  2. 제 1 항에 있어서,
    상기 제 1 유형의 부품은 수동 부품(209)이고,
    상기 제 2 유형의 부품은 능동 부품(205)인
    집적 회로.
  3. 제 1 항에 있어서,
    상기 제 1 재질은 1kohm-cm 이상의 저항성을 가진
    집적 회로.
  4. 제 1 항에 있어서,
    상기 제 2 재질은 100ohm-cm 미만의 저항성을 가진
    집적 회로.
  5. 제 1 항에 있어서,
    상기 제 1 기판과 제 2 기판은 챔버(540)를 정의하도록 서로 접착되고, 상기 부품들은 챔버내에 배치되는
    집적 회로.
  6. 집적 회로를 제조하는 방법으로서,
    제 1 재질을 포함하는 제 1 기판을 제공하는 단계(101)와,
    제 2 재질을 포함하는 제 2 기판을 제공하는 단계(101)와,
    상기 제 1 기판상에 제 1 유형의 부품을 제조하는 단계(102)와,
    상기 제 2 기판상에 제 2 유형의 부품을 제조하는 단계(103)와,
    상기 제 1 기판과 상기 제 2 기판을 서로 반대쪽에 배치하는 단계(104)와,
    상기 부품들간에 전기적 접속을 설정하는 단계(104)를 포함하되,
    상기 제 1 재질은, 상기 제 2 재질보다, 제 1 유형의 부품의 (a) 제조 및 (b) 성능 중 적어도 하나와 보다 더 호환성이 높고,
    상기 제 2 재질은, 상기 제 1 재질보다, 제 2 유형의 부품의 (a) 제조 및 (b) 성능 중 적어도 하나와 보다 더 호환성이 높은,
    집적 회로 제조 방법.
  7. 제 6 항에 있어서,
    상기 제 1 유형의 부품은 능동 부품과 수동 부품 중 하나이고,
    상기 제 2 유형의 부품은 능동 부품인
    집적 회로 제조 방법.
  8. 제 6 항에 있어서,
    상기 제공 단계들은 상기 제 1 기판이 일부를 구성하는 제 1 웨이퍼를 제공하고, 상기 제 2 기판이 일부를 구성하는 제 2 웨이퍼를 제공하는 것을 포함하고, 상기 제조 단계와, 상기 배치 단계 및 상기 설정 단계는 2 이상의 집적 회로를 형성하기 위해 상기 웨이퍼에 적용되는
    집적 회로 제조 방법.
  9. 제 6 항에 있어서,
    상기 제 1 유형의 부품을 제조하는 단계는 제 1 프로세스를 포함하고,
    상기 제 2 유형의 부품을 제조하는 단계는 제 2 프로세스를 포함하는
    집적 회로 제조 방법.
  10. 제 9 항에 있어서,
    상기 제 1 프로세서와 제 2 프로세서는 호환성이 없는 동작을 포함하는
    집적 회로 제조 방법.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070004079A1 (en) * 2005-06-30 2007-01-04 Geefay Frank S Method for making contact through via contact to an offset contactor inside a cap for the wafer level packaging of FBAR chips
US20080164606A1 (en) * 2007-01-08 2008-07-10 Christoffer Graae Greisen Spacers for wafer bonding
GB2449647B (en) 2007-05-29 2010-01-13 Fortium Technologies Ltd Optical discs
JP5169985B2 (ja) * 2009-05-12 2013-03-27 富士ゼロックス株式会社 半導体装置
US8018027B2 (en) * 2009-10-30 2011-09-13 Murata Manufacturing Co., Ltd. Flip-bonded dual-substrate inductor, flip-bonded dual-substrate inductor, and integrated passive device including a flip-bonded dual-substrate inductor
JP6342033B2 (ja) * 2010-06-30 2018-06-13 キヤノン株式会社 固体撮像装置
JP5601079B2 (ja) * 2010-08-09 2014-10-08 三菱電機株式会社 半導体装置、半導体回路基板および半導体回路基板の製造方法
CN102111116A (zh) * 2010-11-24 2011-06-29 张�浩 整合的晶圆级别封装体

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4631400A (en) 1984-01-20 1986-12-23 California Institute Of Technology Correlating optical motion detector
JPS6189657A (ja) * 1984-10-08 1986-05-07 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
FR2634616B1 (fr) 1988-07-20 1995-08-25 Matra Procede de montage de micro-composants electroniques sur un support et produit realisable par le procede
JP2833326B2 (ja) * 1992-03-03 1998-12-09 松下電器産業株式会社 電子部品実装接続体およびその製造方法
US5798565A (en) 1993-08-16 1998-08-25 Micron Technology, Inc. Repairable wafer scale integration system
JP3688335B2 (ja) * 1995-03-28 2005-08-24 株式会社ルネサステクノロジ 半導体集積回路装置およびその製造方法ならびに半導体ウエハ
US5825092A (en) * 1996-05-20 1998-10-20 Harris Corporation Integrated circuit with an air bridge having a lid
US5778523A (en) 1996-11-08 1998-07-14 W. L. Gore & Associates, Inc. Method for controlling warp of electronic assemblies by use of package stiffener
FR2780200B1 (fr) * 1998-06-22 2003-09-05 Commissariat Energie Atomique Dispositif et procede de formation d'un dispositif presentant une cavite a atmosphere controlee
US6693698B2 (en) * 1998-07-22 2004-02-17 Koninklijke Philips Electronics N.V. Display device
US6118181A (en) * 1998-07-29 2000-09-12 Agilent Technologies, Inc. System and method for bonding wafers
US6090687A (en) * 1998-07-29 2000-07-18 Agilent Technolgies, Inc. System and method for bonding and sealing microfabricated wafers to form a single structure having a vacuum chamber therein
US6258626B1 (en) 2000-07-06 2001-07-10 Advanced Semiconductor Engineering, Inc. Method of making stacked chip package
US6462620B1 (en) * 2000-09-12 2002-10-08 Silicon Laboratories, Inc. RF power amplifier circuitry and method for amplifying signals
JP2002319658A (ja) * 2001-04-20 2002-10-31 Matsushita Electric Ind Co Ltd 半導体装置
US6713314B2 (en) * 2002-08-14 2004-03-30 Intel Corporation Hermetically packaging a microelectromechanical switch and a film bulk acoustic resonator
US20040140475A1 (en) * 2003-01-21 2004-07-22 United Test & Assembly Center Limited 3D MEMS/MOEMS package
JP2004356310A (ja) * 2003-05-28 2004-12-16 Mitsubishi Electric Corp 半導体高周波装置とその製造方法
US7183622B2 (en) * 2004-06-30 2007-02-27 Intel Corporation Module integrating MEMS and passive components
US7615833B2 (en) * 2004-07-13 2009-11-10 Avago Technologies Wireless Ip (Singapore) Pte. Ltd. Film bulk acoustic resonator package and method of fabricating same

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