CN115210865A - 构造用于互连件的器件载体、实现具有互连件的器件载体的封装及其制造过程 - Google Patents

构造用于互连件的器件载体、实现具有互连件的器件载体的封装及其制造过程 Download PDF

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CN115210865A
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CN
China
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surface mount
mount device
package
terminal
device carrier
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亚历山大·科莫波什
西蒙·华德
马杜·奇杜拉拉
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Wofu Semiconductor Co ltd
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Wofu Semiconductor Co ltd
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Abstract

一种器件，包括：表面贴装器件载体，该表面贴装器件载体被构造为安装到晶体管封装的金属底座，所述表面贴装器件载体包括绝缘衬底，该绝缘衬底包括顶面和底面以及布置在所述表面贴装器件载体的顶面上的第一焊盘和第二焊盘；至少一个表面贴装器件包括第一端子和第二端子，所述表面贴装器件的所述第一端子安装在所述第一焊盘上，所述第二端子安装在所述第二焊盘上；第一端子和第二端子中的至少一个被构造为通过所述绝缘衬底与金属底座隔离，其中第一焊盘和第二焊盘中的至少一个被构造为引线键合焊盘。

Description

构造用于互连件的器件载体、实现具有互连件的器件载体的 封装及其制造过程
相关申请的引证
本申请要求于2020年2月21日提交的名为“构造用于互连件的器件载体、实现具有互连件的器件载体的封装及其制造过程”的美国专利申请第16/797,290号的权益，其全部内容通过引证结合于此。
技术领域
本公开涉及一种构造用于互连件的器件载体。本公开进一步涉及一种实现具有互连件的器件载体的封装。本公开进一步涉及一种射频(RF)封装，该封装实现带有具有互连件的器件载体的射频(RF)器件。本公开进一步涉及一种射频(RF)功率放大器晶体管封装，该封装实现带有具有互连件的器件载体的RF器件。本公开进一步涉及一种制造构造用于互连件的器件载体的过程。本公开进一步涉及制造实现具有互连件的器件载体的封装的过程。本公开进一步涉及一种制造RF封装的过程，该RF封装实现带有具有互连件的器件载体的RF器件。本公开进一步涉及制造射频(RF)功率放大器晶体管封装的过程，该封装实现带有具有互连件的器件载体的RF器件。
背景技术
射频(RF)功率放大器晶体管产品使用紧密接近晶体管管芯(die)的高质量Q电容器，以实现晶体管的更高视频带宽。正在使用基于硅的电容器(沟槽CAP或类似电容器)，因为它们可以附接到紧邻半导体晶体管管芯的散热器上。然而，基于硅的电容器价格昂贵并且提供有限的电容。这种基于硅的电容器使用沟槽或通孔来增加其Q值，但该电容器的电容仅限于nF范围。这导致需要更多数量的硅基电容器来提供所需的电容，从而进一步推高成本。此外，需要更多数量的硅基电容器会增加与管芯附接相关的制造成本，增加引线键合的数量以及增加制造的复杂性，从而降低产量。
与基于硅的电容器(在nF范围内)相比，表面贴装器件(SMD)陶瓷电容器价格便宜、具有高Q值并提供更大的电容(在μF范围内)。这些表面贴装器件旨在直接安装到电路板上的迹线或触点上。表面贴装器件与典型的RF晶体管封装不兼容，因为表面贴装器件不能安装在RF封装中通常使用的金属散热器上。表面贴装器件(SMD)电容器的底面都有两个端子-当安装在典型RF晶体管封装的金属凸缘(散热器)上时会短路。此外，表面贴装器件(SMD)无法使用RF晶体管封装中通常使用的引线键合进行连接。
因此，需要一种RF产品，该RF产品可以实现可以利用各种元件构造来降低封装成本、降低封装制造成本、降低制造复杂性等的器件载体。
发明内容
本公开涉及一种表面贴装器件(SMD)载体，该载体能够在使用引线键合件和/或金属底座的RF晶体管封装中使用任何和所有类型的表面贴装器件(SMD)，诸如陶瓷电容器、振荡器等，从而在不牺牲性能的情况下降低成本。根据本公开的某些方面，RF功率封装包括封装支撑件；至少一个器件载体，该至少一个器件载体包括至少一个器件，被构造为支撑至少一个器件的衬底，该衬底包括至少一个第一端子，该至少一个第一端子布置在载体的上表面上，该至少一个器件布置在衬底上并连接到至少一个第一端子，该衬底包括以下元件中的一项：印刷电路板(PCB)元件、陶瓷元件、玻璃元件、低温共烧陶瓷(LTCC)元件、高温共烧陶瓷(HTCC)元件和厚膜衬底元件、至少一个互连焊盘，该至少一个互连焊盘连接到至少一个第二个端子，该至少一个器件布置在衬底上并连接到至少一个第二端子。至少一个器件载体还包括：其中至少一个器件被构造为通过至少一个互连焊盘通过一个或多个互连件连接到至少一个次级器件；其中，至少一个器件包括以下至少一项：表面贴装器件(SMD)电容器、表面贴装器件(SMD)陶瓷电容器、表面贴装器件(SMD)振荡器、表面贴装器件(SMD)电感器、表面贴装器件(SMD)电阻器、表面贴装器件(SMD)功率分配器、表面贴装器件(SMD)功率分离器、表面贴装器件(SMD)放大器、表面贴装器件(SMD)平衡放大器，或表面贴装器件(SMD)组合器。至少一个器件载体还包括其中衬底被构造为电连接到RF封装的封装支撑件。至少一个器件载体还包括其中至少一个器件被构造为通过至少一个第一端子电连接到RF封装的封装支撑件。
一个方面包括一种RF晶体管封装，该封装包括：金属底座；安装到所述金属底座的晶体管管芯；安装到所述金属底座上的表面贴装器件载体，所述表面贴装器件载体包括绝缘衬底，所述绝缘衬底包括顶面和底面以及布置在所述表面贴装器件载体的顶面上的第一焊盘和第二焊盘；至少一个表面贴装器件包括第一端子和第二端子，所述表面贴装器件的所述第一端子安装在所述第一焊盘上，所述第二端子安装在所述第二焊盘上；第一端子和第二端子中的至少一个被构造为通过所述绝缘衬底与金属底座隔离；以及键合到第一焊盘和第二焊盘中的至少一个的至少一个引线。
一个方面包括一种器件，该器件包括：表面贴装器件载体，该表面贴装器件载体被构造为安装到晶体管封装的金属底座，所述表面贴装器件载体包括绝缘衬底，该绝缘衬底包括顶面和底面以及布置在所述表面贴装器件载体的顶面上的第一焊盘和第二焊盘；至少一个表面贴装器件包括第一端子和第二端子，所述表面贴装器件的所述第一端子安装在所述第一焊盘上，所述第二端子安装在所述第二焊盘上；第一端子和第二端子中的至少一个被构造为通过所述绝缘衬底与金属底座隔离，其中第一焊盘和第二焊盘中的至少一个被构造为引线键合焊盘。
一个方面包括一种用于实现RF晶体管封装的过程(process，工艺、方法)，该过程包括提供金属底座；将晶体管管芯安装到所述金属底座上；将表面贴装器件载体安装到所述金属底座上，所述表面贴装器件载体包括绝缘衬底，所述绝缘衬底包括顶面和底面以及布置在所述表面贴装器件载体的顶面上的第一焊盘和第二焊盘；在表面贴装器件上提供第一端子和第二端子；将所述表面贴装器件的所述第一端子安装到所述第一焊盘，并且将所述表面贴装器件的所述第二端子安装到所述第二焊盘；将第一端子和第二端子中的至少一个构造为通过所述绝缘衬底与金属底座隔离；并且将至少一个引线键合件到第一焊盘和第二焊盘中的至少一个。
一个方面包括一种用于实现器件的过程，该过程包括构造表面贴装器件载体以安装到晶体管封装的金属底座上；将带有绝缘衬底的表面贴装器件载体构造为包括顶面和底面以及布置在所述表面贴装器件载体的顶面上的第一焊盘和第二焊盘；构造带有第一端子和第二端子的至少一个表面贴装器件；将所述表面贴装器件的所述第一端子安装到所述第一焊盘上，并且将所述表面贴装器件的所述第二端子安装到所述第二焊盘上；以及将所述第一端子和所述第二端子中的至少一个构造为通过所述绝缘衬底与金属底座隔离，其中第一焊盘和所述第二焊盘中的至少一个被构造为引线键合焊盘。
一个一般方面包括一种RF功率封装，该封装包括：封装支撑件；至少一个器件载体，该至少一个器件载体包括至少一个器件，构造为支撑至少一个器件的衬底，该衬底包括布置在该衬底的上表面上的至少一个第一端子，至少一个器件被布置在衬底上并连接到至少一个第一端子的器件，该至少一个器件被构造为通过至少一个第一端子、至少一个互连焊盘电连接到RF功率封装的封装支撑件，至少一个互连焊盘连接到至少一个第二端子，且至少一个器件布置在衬底上并连接到至少一个第二端子、至少一个次级器件，该至少一个次级器件包括次级器件互连焊盘，该至少一个器件被构造为通过至少一个互连焊盘通过一个或多个互连件连接到至少一个次级器件，其中至少一个器件包括以下中的至少一个：表面贴装器件(SMD)电容器、表面贴装器件(SMD)振荡器、表面贴装器件(SMD)陶瓷电容器、表面贴装器件(SMD)电感器、表面贴装器件(SMD)电阻器、表面贴装器件(SMD)功率分配器、表面贴装器件(SMD)功率分离器、表面贴装器件(SMD)放大器、表面贴装器件(SMD)贴装器件(SMD)平衡放大器或表面贴装器件(SMD)组合器；并且其中，所述衬底被构造为通过以下至少一种方式安装在封装支撑件的上表面上：粘合剂、焊接、烧结、共晶键合或超声波焊接。
在一个实施例中，本公开涉及具有如本文所述的金属凸缘、金属引线框、基座等的RF封装。金属凸缘实现方式可以具有陶瓷盖；并且金属引线框架的实现方式可以用模制复合物密封。RF封装可以容纳RF器件，诸如本文所述的基于GaN的HEMT管芯、基于硅的LDMOS晶体管管芯等。这些RF器件可包括匹配网络。现有技术的RF封装使用昂贵的硅基电容器，这些电容器通过输入和/或输出引线引线键合到诸如管芯的RF器件。在本公开的一些方面，本公开利用了较便宜的基于陶瓷的表面贴装器件(SMD)。更具体地，本公开利用可直接安装到PCB上的迹线的较便宜的基于陶瓷的表面贴装器件(SMD)，而不是使用与典型RF封装中的电容器一起使用的引线键合，以取代更昂贵的硅基电容器。在各个方面，本公开涉及将一个或多个表面贴装分立器件(SMD)安装到可安装在金属凸缘、金属引线框、基座等上的底座上。底座可以通过RF封装的输入和/或输出引线引线键合或类似方式连接到RF器件，诸如管芯，该底座可以是基于金属的。
通过考虑以下详细描述、附图和权利要求，本公开的附加特征、优点和方面可以被阐明或显而易见。此外，应当理解，本公开的前述概述和以下详细描述都是示例性的，并且旨在提供进一步的说明，而不限制所要求保护的本公开的范围。
附图说明
附图被包括，以提供对本公开的进一步理解，并且被并入并构成本说明书的一部分，该附图图示了本公开的各方面，并且与详细描述一起用于说明本公开的原理。没有试图更详细地示出本公开的结构细节，而是可能是对本公开的基本理解及其可能实践的各种方式所必需的。在附图中：
图1图示了根据本公开的封装的透视图。
图2图示了根据图1的封装的横截面视图。
图3图示了根据本公开的封装的透视图。
图4图示了根据图3的封装的横截面视图。
图5图示了在包括至少一个次级器件的封装中实现的根据本公开的器件载体的透视图。
图6图示了根据图5的器件载体的端视图。
图7图示了根据图5的器件载体的透视图。
图8图示了根据图5的器件载体的俯视图。
图9图示了根据图5的器件载体的端视图。
图10图示了根据图7的器件载体的俯视图。
图11图示了根据图10的器件载体的端视图。
图12图示了根据本公开的器件载体的俯视图。
图13图示了根据图12的器件载体的端视图。
图14图示了根据本公开的另一方面的器件载体的透视图。
图15图示了根据图14的器件载体的端视图。
图16图示了根据图14的器件载体的俯视图。
图17图示了根据图14的器件载体的端视图。
图18图示了根据图17的器件载体的俯视图。
图19图示了根据图14的器件载体的端视图。
图20图示了根据图19的器件载体的俯视图。
图21图示了根据图7的器件载体的俯视图。
图22图示了根据图14的器件载体的俯视图。
图23图示了根据图7的器件载体的俯视图。
图24图示了根据图14的器件载体的俯视图。
图25示出了根据本公开制造器件载体的过程。
图26图示了根据本公开的器件载体的面板的俯视图。
图27图示了根据图26的器件载体的面板的透视图。
图28示出了根据本公开制造封装的过程。
具体实施方式
参考在附图中描述和/或图示并在以下描述中详述的非限制性方面和示例，更充分地说明了本公开的各方面及其各种特征和有利细节。应当注意，附图中所示的特征不一定按比例绘制，并且如本领域技术人员将认识到的，一个方面的特征可与其他方面一起使用，即使本文没有明确说明。可以省略对众所周知的元件和处理技术的描述，以免不必要地混淆本公开的各方面。本文使用的示例仅旨在促进对可以实践本公开的方式的理解，并进一步使本领域技术人员能够实践本公开的各方面。因此，本文中的示例和各方面不应被解释为限制本公开的范围，本公开的范围仅由所附权利要求和适用法律定义。此外，应注意，在附图的多个视图中以及在所公开的不同实施例中，相同的附图标记表示相似的部分。
应理解，尽管本文可以使用术语第一、第二等来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于区分一个元件和另一个元件。例如，在不脱离本公开的范围的情况下，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件。如本文所用，术语“和/或”包括一个或多个相关所列项目的任何和所有组合。
应理解，当诸如层、区域或衬底的元件被称为“在”或“延伸到”另一个元件上时，它可以直接在另一个元件上或直接延伸到另一个元件上，或者也可以存在中间元件。相反，当一个元件被称为“直接在”或“直接延伸到”另一个元件上时，不存在中间元件。同样，应当理解，当诸如层、区域或衬底的元件被称为“在”另一个元件上方或“在”另一个元件上方延伸时，它可直接在另一个元件上方或直接在另一个元件上方延伸，或者也可以存在中间元件。相反，当一个元件被称为“直接在另一个元件上方”或“直接在另一个元件上方”延伸时，不存在中间元件。还应理解，当元件被称为“连接”或“联接”到另一元件时，该元件可以直接连接或联接到另一元件，或者可以存在中间元件。相反，当一个元件被称为“直接连接”或“直接耦合”到另一个元件时，不存在中间元件。
如图所示，本文可以使用诸如“在下面”或“在上面”或“上面”或“下面”或“水平”或“垂直”等相对术语来描述一个元件、层或区域与另一元件、层或区域的关系。应当理解，这些术语和上面讨论的那些术语旨在涵盖除了图中描绘的取向之外的器件的不同取向。
本文使用的术语仅用于描述特定方面的目的，并不旨在限制本公开。如本文所用，除非语境另外清楚地指出，否则单数形式“一”、“一个”和“该”旨在也包括复数形式。应进一步理解，当在本文中使用时，术语“包括”、“包含”和/或“含有”指定所陈述的特征、整体、步骤、操作、元件和/或元件的存在，但不排除一个或多个其他特征、整体、步骤、操作、元件、元件和/或其组的存在或添加。
除非另有定义，否则本文使用的所有术语包括技术术语和科学术语具有与本公开所属领域的普通技术人员通常理解的含义相同的含义。将进一步理解，本文中使用的术语应被解释为具有与其在本说明书和相关领域的上下文中的含义一致的含义，并且不应被解释为理想化或过于正式的含义，除非本文明确地如此定义。
图1图示了根据本公开的封装的透视图。
图2图示了根据图1的封装的横截面视图。
特别地，图1和图2示出了封装100的示例性实现方式，该封装100可以包括如本文所述的任何一个或多个其他特征、元件、布置等。特别地，图1和图2示出了可以实现为RF封装、RF放大器封装、RF功率放大器封装、射频(RF)功率晶体管封装、射频(RF)功率放大器晶体管封装和/或如本文所述的封装100。封装100可以包括一个或多个半导体器件400、至少一个表面贴装器件载体200和至少一个次级器件300。至少一个表面贴装器件载体200和/或至少一个次级器件300可以实现为如本文所述的RF器件。至少一个表面贴装器件载体200和/或至少一个次级器件300可以实现匹配网络、谐波终止电路、集成无源器件(IPD)、电容器、电阻器、电感器等。
一个或多个半导体器件400可以是宽带隙半导体器件、超宽带器件、基于GaN的器件、金属半导体场效应晶体管(MESFET)、金属氧化物场效应晶体管(MOSFET)、结型场效应晶体管(JFET)、双极结型晶体管(BJT)、绝缘栅双极型晶体管(IGBT)、高电子迁移率晶体管(HEMT)、宽带隙(WBG)半导体、功率模块、栅极驱动器，诸如通用宽带元件、电信元件、L-波段元件、S-波段元件、X-波段元件、C-波段元件、Ku-波段元件、卫星通信元件的元件，Doherty(道尔蒂)构造等。
封装100可实施为包括适合与本公开的至少一个表面贴装器件载体200和至少一个次级器件300一起使用的开腔构造。特别地，开腔构造可以利用开腔封装设计。在一些方面，开腔构造可以包括用于保护互连件、电路元件、至少一个表面贴装器件载体200、至少一个次级器件300、一个或多个半导体器件400等的盖或其他封装。封装100可以包括陶瓷主体402和一个或多个金属触点404。
在封装100内部，一个或多个半导体器件400可以经由管芯附接材料422附接到支撑件102。一个或多个键合线424可以将一个或多个半导体器件400联接到一个或多个金属触点404中的第一个和一个或多个金属触点404中的第二个。此外，在封装100内部，至少一个表面贴装器件载体200和至少一个次级器件300可以如本文所述通过以示例性构造示出的一个或多个互连件104布置在支撑件102上，该互连件104可以连接在这些封装100、至少一个表面贴装器件载体200、至少一个次级器件300、和/或一个或多个半导体器件400之间。支撑件102可以消散由一个或多个半导体器件400、至少一个表面贴装器件载体200和至少一个次级器件300产生的热量，同时隔离和保护一个或多个半导体器件400、至少一个表面贴装器件载体200以及至少一个次级器件300以免受外部环境影响。
封装100可以包括支撑件102。支撑件102可以实现为金属底座并且可以实现为支撑、表面、封装支撑、封装表面、封装支撑表面、凸缘、金属凸缘、散热器、共源支撑、共源表面、共源封装支撑、共源封装表面、共源封装支撑表面、共源凸缘、共源散热器、引线框、金属引线框等。支撑件102可以包括绝缘材料、介电材料等。
此外，封装100可以包括一个或多个晶体管，该晶体管具有一个或多个直接或间接附接到衬底102的晶体管管芯，如图2和图4所示。具有一个或多个晶体管管芯的一个或多个晶体管可以包括一个或多个侧向扩散金属氧化物半导体(LDMOS)晶体管、基于GaN的晶体管、金属半导体场效应晶体管(MESFET)、金属氧化物场效应晶体管(MOSFET)、结场效应晶体管(JFET)、双极结型晶体管(BJT)、绝缘栅双极晶体管(IGBT)、高电子迁移率晶体管(HEMT)、宽带隙(WBG)晶体管等。
图3图示了根据本公开的封装的透视图。
图4图示了根据图3的封装的横截面视图。
特别地，图3和图4示出了封装100的另一示例性实现方式，该封装100可以包括如本文所述的任何一个或多个其他特征、部件、布置等。特别地，图3和图4示出了可以实现为RF封装、RF放大器封装、RF功率放大器封装、射频(RF)功率晶体管封装、射频(RF)功率放大器晶体管封装和/或如本文所述的封装100。封装100可以包括一个或多个半导体器件400、至少一个表面贴装器件载体200和至少一个次级器件300。
此外，在封装100内部，至少一个表面贴装器件载体200和至少一个次级器件300可以如本文所述通过以示例性构造示出的一个或多个互连件104布置在支撑件102上。封装100可以包括包覆成型件530、一个或多个输入/输出引脚532和支撑件102。包覆成型件530可以基本上包围一个或多个半导体器件400，该半导体器件使用管芯附接材料538安装在支撑件102上。包覆成型件530可由塑料或塑料聚合物化合物形成，该包覆成型件可围绕支撑件102、一个或多个半导体器件400、至少一个表面贴装器件载体200和至少一个次级器件300注塑成型，从而提供保护以免受外部环境的影响。一个或多个半导体器件400可以经由键合线540联接到一个或多个输入/输出引脚532。
在一个方面，包覆成型件构造可以基本上包围一个或多个半导体器件400、至少一个表面贴装器件载体200和至少一个次级器件300。包覆成型件构造可以由塑料、模制化合物、塑料化合物、聚合物、聚合物化合物、塑料聚合物化合物等形成。包覆成型件构造可以围绕一个或多个半导体器件400、至少一个表面贴装器件载体200和至少一个次级器件300进行注塑成型、传递成型和/或压缩成型，从而提供对至少一个表面贴装器件载体200、至少一个次级器件300、一个或多个半导体器件400和封装100的其他元件的保护以免受来自外部环境的影响。
图5图示了在包括至少一个次级器件的封装中实现的根据本公开的器件载体的透视图。
图6图示了在根据图5的包括至少一个次级器件的封装中实现的根据本公开的器件载体的端视图。
特别地，图5和图6图示了封装100和实现至少一个器件202的至少一个表面贴装器件载体200。至少一个表面贴装器件载体200可以在封装100中实现。至少一个表面贴装器件载体200可以实现为RF器件，并且至少一个表面贴装器件载体200可以将至少一个器件202连接到封装100、连接到至少一个次级器件300、连接到一个或多个半导体器件400等。至少一个表面贴装器件载体200可以实现为器件载体。至少一个表面贴装器件载体200可以实现为底座。
在一个实施例中，封装100可以被实现为具有支撑件102的RF封装，该支撑件102可以被实现为可以包括金属凸缘、金属引线框架、基座等的金属底座，如本文所描述的。金属凸缘实现方式可以具有陶瓷盖；并且金属引线框架的实现方式可以用模制复合物密封。本文描述了其他构造。封装100可以实现为RF封装并且可以容纳RF器件。RF器件可以被构造和实现在至少一个表面贴装器件载体200和/或至少一个次级器件300中。特别地，RF器件可以在至少一个表面贴装器件载体200和/或至少一个次级器件300中构造和实现，并且可以如本文所述包括基于GaN的HEMT管芯、基于硅的LDMOS晶体管管芯等。RF器件可以包括匹配网络、谐波终止电路、集成无源器件(IPD)等。
特别地，RF器件可以在至少一个表面贴装器件载体200和/或至少一个次级器件300中被构造和实现为匹配网络、谐波终止电路、集成无源器件(IPD)等，并且可以利用通常直接安装到至少一个表面贴装器件载体200上的迹线的较便宜的基于陶瓷的表面贴装器件(SMD)来代替更昂贵的基于硅的电容器。在各个方面，本公开旨在将一个或多个表面贴装分立器件(SMD)安装到至少一个表面贴装器件载体200上，该载体200被实现为底座，该底座可以安装在诸如金属凸缘、金属引线框架、基座等的支撑件102上。底座可以通过RF封装的输入和/或输出引线进行引线键合或类似方式连接到RF器件，诸如管芯，该底座可以是基于金属的。
尽管附图图示了至少一个表面贴装器件载体200实现了至少一个器件202中的单个，但至少一个表面贴装器件载体200可以实现多个至少一个器件202。同样，虽然附图图示了实现至少一个表面贴装器件载体200中的单个的封装100，但是封装100可以实现至少一个表面贴装器件载体200中的多个。
图5和图6进一步图示了至少一个表面贴装器件载体200可以通过一个或多个互连件104将至少一个器件202连接到至少一个次级器件300。更具体地，至少一个表面贴装器件载体200可以包括互连焊盘206；并且至少一个次级器件300可以包括互连焊盘306。互连焊盘206可以是互连键合焊盘；并且互连焊盘306可以是互连键合焊盘。一个或多个互连件104可以连接到互连焊盘206和互连焊盘306。也可以设想用于至少一个表面贴装器件载体200和/或至少一个次级器件300的其他类型的连接。
一个或多个互连件104可以实现为一个或多个导线、引线、通孔(via)、边缘镀层、电路迹线、轨迹、夹子等。在一个方面，一个或多个互连件104可以利用相同类型的连接。在一个方面，一个或多个互连件104可以利用不同类型的连接。
一个或多个互连件104可以利用球焊、楔焊、柔顺焊、带焊、金属夹附接等。在一个方面，一个或多个互连件104可以利用相同类型的连接。在一个方面，一个或多个互连件104可以利用不同类型的连接。
一个或多个互连件104可以包括各种金属材料，包括铝、铜、银、金等中的一种或多种。在一个方面，一个或多个互连件104可以利用相同类型的金属。在一个方面，一个或多个互连件104可以利用不同类型的金属。
一个或多个互连件104可以通过粘合剂、焊接、烧结、共晶键合、热压键合、超声键合/焊接、夹子部件和/或本文所述的类似物连接到互连焊盘206。一个或多个互连件104可以通过粘合剂、焊接、烧结、共晶键合、热压键合、超声键合/焊接、夹子部件和/或本文所述的类似物连接到互连焊盘306。在一个方面，连接可以利用相同类型的连接。在一个方面，连接可以利用不同类型的连接。
封装100可实施为包括开放腔构造、包覆成型构造等。在这方面，封装100可实施为包括适合与本公开的至少一个表面贴装器件载体200和至少一个次级器件300一起使用的开腔构造。特别地，开腔构造可以利用开腔封装设计。在一些方面，开腔构造可以包括用于保护互连件、电路元件、至少一个表面贴装器件载体200、至少一个次级器件300等的盖或其他封装。
可替代地，封装100可实施为包括适合与本公开的至少一个表面贴装器件载体200和至少一个次级器件300一起使用的包覆成型构造。在一个方面，包覆成型构造可以基本上包围至少一个表面贴装器件载体200和至少一个次级器件300。包覆成型构造可以由塑料、模制化合物、塑料化合物、聚合物、聚合物化合物、塑料聚合物化合物等形成。包覆成型构造可以围绕至少一个表面贴装器件载体200和至少一个次级器件300进行注塑成型或压缩成型，从而提供对至少一个表面贴装器件载体200、至少一个次级器件300和封装100的其他部件的保护以免受来自外部环境的影响。
至少一个表面贴装器件载体200可以包括衬底204。衬底204可以是印刷电路板(PCB)元件、陶瓷元件、玻璃元件、低温共烧陶瓷(LTCC)元件、高温共烧陶瓷(HTCC)元件、厚膜衬底元件等。在一个或多个方面，衬底204可以包括聚四氟乙烯和/或碳氢化合物材料。在一个或多个方面，衬底204可以包括与陶瓷填料混合的特氟隆和/或碳氢化合物材料。在一个或多个方面，衬底204可以包括与陶瓷填料混合的特氟隆和/或碳氢化合物材料，该陶瓷填料实现为射频(RF)材料。
至少一个器件202可以是表面贴装器件(SMD)元件、表面贴装器件(SMD)电容器、陶瓷电容器、表面贴装器件(SMD)振荡器、表面贴装器件(SMD)陶瓷电容器、电感器、表面贴装器件(SMD)电感器、电阻器、表面贴装器件(SMD)电阻器、功率分配器、表面贴装器件(SMD)功率分配器、功率分离器、表面贴装器件(SMD)功率分离器、放大器、平衡放大器、表面贴装器件(SMD)放大器、表面贴装器件(SMD)平衡放大器、组合器、表面贴装器件(SMD)组合器等中的一种或多种。至少一个器件202可以实现为射频RF器件、射频电路器件、射频元件器件等。至少一个器件202可以被实现为射频器件、射频电路器件、射频元件器件等，可以是表面贴装器件(SMD)射频元件、表面贴装器件(SMD)射频电容器、射频陶瓷电容器、表面贴装器件(SMD)振荡器、表面贴装器件(SMD)射频陶瓷电容器、射频电感器、表面贴装器件(SMD)射频电感器、射频电阻器、表面贴装器件(SMD)射频电阻器、射频功率分配器、表面贴装器件(SMD)射频功率分配器、射频功率分离器、表面贴装器件(SMD)射频功率分离器、射频放大器、平衡射频放大器、表面贴装器件(SMD)射频放大器、表面贴装器件(SMD)射频平衡放大器、射频组合器、表面贴装器件(SMD)射频组合器等中的一种或多种。
封装100可以实现为RF封装并且至少一个器件202可以实现为射频器件，该射频器件可以包括、连接、支撑发射器、发射器功能、接收器、接收器功能、收发器、收发器功能、匹配网络功能、谐波终止电路、集成无源器件(IPD)等。被实现为射频器件的至少一个器件202可以被构造为、可以支持发射无线电波并调制该波以携带带有允许的发射器功率输出、谐波和/或频带边缘要求的数据。被实现为RF器件的至少一个器件202可以被构造为、可以支持接收无线电波并解调无线电波。被实现为射频器件的至少一个器件202可以被构造为、可以支持发射无线电波并调制该波以携带带有允许的发射器功率输出、谐波和/或频带边缘要求的数据；并且可以被构造为或者可以支持接收无线电波并解调无线电波。
在这方面，至少一个器件202可以包括布置在底面上的端子。因此，将诸如至少一个器件202的器件直接安装到封装100的支撑件102上将导致短路。例如，被实施为表面贴装器件(SMD)元件的至少一个器件202，诸如表面贴装器件(SMD)陶瓷电容器，可以包括布置在表面贴装器件(SMD)元件的底面上的一个或多个端子。因此，将构造为表面贴装器件(SMD)元件的至少一个器件202安装到封装100的支撑件102将导致短路。
因此，本公开利用至少一个表面贴装器件载体200的衬底204来支撑至少一个器件202。衬底204可以安装在支撑件102的上表面106上。衬底204可以通过粘合剂、焊接、烧结、共晶键合、超声波焊接和/或本文所述的类似方法安装在支撑件102的上表面106上。在一个方面，衬底204可以直接安装在支撑件102的上表面106上。在一个方面，衬底204可以通过介入结构、元件等安装在支撑件102的上表面106上。如图5所示，支撑件102的上表面106可以平行于x轴；并且如图5所示，衬底204可以沿y轴垂直布置在支撑件102上方。在一个方面，衬底204可以至少部分绝缘。更具体地，衬底204可以至少部分地将至少一个器件202与支撑件102绝缘。
至少一个次级器件300可以安装在支撑件102的上表面106上。至少一个次级器件300可以通过粘合剂、焊接、烧结、共晶键合、超声波焊接等安装在支撑件102的上表面106上。在一个方面，至少一个次级器件300可以直接安装在支撑件102的上表面106上。在一个方面，至少一个次级器件300可以通过介入结构、元件等安装在支撑件102的上表面106上。如图5所示，至少一个次级器件300可以沿y轴垂直布置在支撑件102上方。如本文所述，至少一个次级器件300可以通过粘合剂、焊接、烧结、共晶键合、超声波焊接和/或类似方法附接到支撑件102。至少一个次级器件300可以是印刷电路板(PCB)元件、陶瓷元件、玻璃元件、低温共烧陶瓷(LTCC)元件、高温共烧陶瓷(HTCC)元件、厚膜衬底元件等。
本公开的粘合剂可用于粘合剂键合过程中，该键合过程可包括施加中间层以连接待连接的表面。粘合剂可以是有机的或无机的；并且粘合剂可以沉积在待连接表面的一个或两个表面上。粘合剂可用于粘合剂键合过程，该键合过程可包括在可包括施加特定工具压力的环境中以特定的键合温度、特定的处理时间施加带有特定涂层厚度的粘合剂材料。在一个方面，粘合剂可以是导电粘合剂、环氧树脂基粘合剂、导电环氧树脂基粘合剂等。
本公开的焊料可用于形成可包括焊料和/或由焊料形成的焊料界面。焊料可以是任何可用于在待连接的表面之间形成键合的易熔金属合金。焊料可以是无铅焊料、铅焊料、共晶焊料等。无铅焊料可以包含锡、铜、银、铋、铟、锌、锑、痕量的其他金属和/或类似物。铅焊料可以包含铅、其他金属诸如锡、银和/或类似物。焊料可以根据需要进一步包括助焊剂。
本公开的烧结可利用通过热和/或压力压实和形成固体材料块的过程。烧结过程可以在不将材料熔化到液化点的情况下进行。烧结过程可以包括金属粉末的烧结。烧结过程可以包括在真空中烧结。烧结过程可以包括使用保护气体进行烧结。
本公开的共晶键合可利用通过中间金属层可形成共晶系统的键合过程。共晶系统可用在待连接的表面之间。共晶键合可以利用共晶金属，该共晶金属可以是在特定组成和温度下从固态转变为液态或从液态转变为固态而不通过两相平衡的合金。可通过溅射、双源蒸发、电镀和/或类似方法来沉积共晶合金。
本公开的超声波焊接可以利用一种过程，由此高频超声声学振动被局部地施加到在压力下被保持在一起的元件。超声波焊接可以在待连接的表面之间产生固态焊接。在一个方面，超声波焊接可包括施加超声力。
封装100可以在任何数量的不同应用中实现。在这方面，封装100可以在实现高视频带宽功率放大器晶体管、单路径射频功率晶体管、单级射频功率晶体管、多路径射频功率晶体管、Doherty构造多级射频功率晶体管、GaN基射频功率放大器模块、侧向扩散金属氧化物半导体(LDMOS)器件、LDMOS射频功率放大器模块、射频功率器件、超宽带器件、GaN基器件、金属半导体场效应晶体管(MESFET)、金属氧化物场效应晶体管(MOSFET)、结型场效应晶体管(JFET)、双极结型晶体管(BJT)、绝缘栅双极型晶体管(IGBT)、高电子迁移率晶体管(HEMT)、宽带隙(WBG)半导体、电源模块、栅极驱动器、诸如通用宽带元件、电信元件、L-波段元件、S-波段元件、X-波段元件、C-波段元件、Ku-波段元件、卫星通信元件等元件的应用中实现。封装100可以实现为电源封装。封装100可以实现为电源封装并且可以实现如本文所述的应用和元件。
封装100可以实现为射频封装。封装100可以实现为射频封装并且可以实现如本文所述的应用和元件。实现为射频封装的封装100可以包括、连接、支持发射器、发射器功能、接收器、接收器功能、收发器、收发器功能等。被实现为射频封装的封装100可以被构造为、可以支持发射无线电波并调制该波以携带带有允许的发射器功率输出、谐波和/或频带边缘要求的数据。被实现为射频封装的封装100可以被构造为、可以支持接收无线电波并解调无线电波。被实现为射频封装的封装100可以被构造为、可以支持发射无线电波并调制该波以携带带有允许的发射器功率输出、谐波和/或频带边缘要求的数据；并且可以被构造为或者可以支持接收无线电波并解调无线电波。
至少一个次级器件300可以是有源器件、无源器件、集成无源器件(IPD)、晶体管器件等。至少一个次级器件300可以包括用于任何应用的任何电气元件。在这方面，至少一个次级器件300可以是高视频带宽功率放大器晶体管、单路径射频功率晶体管、单级射频功率晶体管、多路径射频功率晶体管、多级射频功率晶体管、GaN基射频功率放大器模块、侧向扩散金属氧化物半导体(LDMOS)器件、LDMOS射频功率放大器模块、射频功率器件、超宽带器件、GaN基器件、金属半导体场效应晶体管(MESFET)、金属氧化物场效应晶体管(MOSFET)、结型场效应晶体管(JFET)、双极结型晶体管(BJT)、绝缘栅双极型晶体管(IGBT)、高电子迁移率晶体管(HEMT)、宽带隙(WBG)半导体、电源模块、栅极驱动器、诸如通用宽带元件、电信元件、L-波段元件、S-波段元件、X-波段元件、C-波段元件、Ku-波段元件、卫星通信元件等元件。至少一个次级器件300可以实现为射频器件、射频电路、射频元件等。被实现为射频器件、射频电路、射频元件等的至少一个次级器件300可以包括、连接、支持发射器、发射器功能、接收器、接收器功能、收发器、收发器功能等。被实现为射频器件的至少一个次级器件300可以被构造为、可以支持发射无线电波并调制该波以携带带有允许的发射器功率输出、谐波和/或频带边缘要求的数据。被实现为RF器件的至少一个次级器件300可以被构造为、可以支持接收无线电波并解调无线电波。被实现为射频器件的至少一个次级器件300可以被构造为、可以支持发射无线电波并调制该波以携带带有允许的发射器功率输出、谐波和/或频带边缘要求的数据；并且可以被构造为或者可以支持接收无线电波并解调无线电波。
在一个方面，至少一个次级器件300可以是高电子迁移率晶体管(HEMT)。在这方面，HEMT可以是基于III族氮化物的器件，并且这种HEMT可以被实现为用于高功率射频(RF)应用、低频高功率开关应用以及其他应用。例如，GaN及其合金等III族氮化物的材料特性能够实现高电压和高电流，以及高RF增益和RF应用的线性度。典型的III族氮化物HEMT依赖于在较高带隙的III族氮化物(例如，AlGaN)势垒层和较低带隙的III族氮化物材料(例如，GaN)缓冲层之间的界面处形成二维电子气(2DEG)，其中较小的带隙材料具有较高的电子亲和力。2DEG是较小带隙材料中的累积层，并且可以包含高电子浓度和高电子迁移率。
图7图示了根据图5的器件载体的透视图。
图8图示了根据图5的器件载体的俯视图。
图9图示了根据图5的器件载体的端视图。
参考图7、图8和图9，衬底204可以包括上表面222。上表面222可位于通常平行于x轴的平面或通常平行于上表面106的平面中。上表面222可以支撑互连焊盘206。互连焊盘206可以包括第一焊盘区208、第二焊盘区210和第三焊盘区212。然而，基于封装100、至少一个表面贴装器件载体200、至少一个次级器件300等的应用，可以设想互连焊盘206可以包括任意数量的键合焊盘区域。互连焊盘206、第一键合焊盘区域208、第二键合焊盘区域210、第三键合焊盘区域212、任何其他键合焊盘区域可以由衬底204的上表面222上的金属表面形成并且可以包括金属材料，诸如铜、金、镍、钯、银等以及它们的组合。在这方面，一般可以定义为在0°-15°、0°-2°、2°-4°、4°-6°、6°-8°、8°-10°、10°-12°或12°–15°内。
上表面222可以进一步包括第一端子键合焊盘216。第一端子键合焊盘216可位于通常平行于x轴的平面或通常平行于上表面106的平面中。第一端子键合焊盘216可以连接到至少一个器件202的第一端子224。在这方面，可以在第一端子键合焊盘216和第一端子224之间形成第一连接220。第一连接220可以包括粘合剂、焊接、烧结、共晶键合、超声波焊接和/或如本文所述的类似方法。第一端子接合焊盘216可以由衬底204的上表面222上的金属表面形成，并且可以包括金属材料，诸如铜、金、镍、钯、银等，以及它们的组合。
上表面222可以进一步包括第二端子键合焊盘214。第二端子键合焊盘214可位于通常平行于x轴的平面或通常平行于上表面106的平面中。第二端子键合焊盘214可以连接到至少一个器件202的第一端子226。在这方面，可以在第二端子键合焊盘214和第二端子226之间形成第二连接218。第二端子键合焊盘214可以部分地电连接到互连焊盘206。第二连接218可以包括粘合剂、焊接、烧结、共晶键合、超声波焊接和/或如本文所述的类似方法。第二端子接合焊盘214可以由衬底204的上表面222上的金属表面形成，并且可以包括金属材料，诸如铜、金、镍、钯、银等，以及它们的组合。此外，衬底204的上表面222可根据需要包括用于至少一个器件202的额外端子。
至少一个表面贴装器件载体200可以包括金属化层240，该金属化层240位于与上表面222相对的衬底204的下表面上。金属化层240可位于通常平行于x轴的平面或通常平行于上表面106的平面中。在一个方面，金属化层240可实施为衬底204的与上表面222相对的下表面上的全表面金属层。附加地或可替代地，至少一个表面贴装器件载体200可以是单面的(一个金属层)、双面的(一个衬底层两侧的两个金属层)或多层的(与衬底层交替的铝、铜、银、金等的外层和内层)。至少一个表面贴装器件载体200可以包括单独的导线、轨迹、电路迹线、用于连接的焊盘、用于传递铝、铜、银、金等的层之间的连接的通孔以及用于电磁屏蔽或其他目的的特征诸如实心的导电区域。
附加地或可替代地，至少一个表面贴装器件载体200可以包括不同层上的导体，这些导体可以与通孔连接，该通孔可以是金属镀孔，诸如镀铜孔、镀铝孔、镀银孔、镀金孔等，该通孔可以用作穿过绝缘衬底的电隧道。至少一个表面安装器件载体200可以包括“通孔”元件，这些元件可以通过它们的引线安装，该引线穿过衬底204并焊接到另一面上的迹线。至少一个表面安装器件载体200可以包括可以通过它们的引线和/或端子附接的“表面安装”元件。
至少一个表面贴装器件载体200和/或金属化层240可以利用一种或多种制造技术制造，该制造技术包括用于焊膏的印刷筛选或分配、用于环氧树脂的印刷筛选或分配、丝网印刷过程、光刻过程、在透明膜上的印刷过程、光掩模过程、光敏板过程、激光抗蚀剂烧蚀过程、铣削过程、激光蚀刻过程和/或类似过程。在一个或多个方面，至少一个表面贴装器件载体200可以是印刷电路板(PCB)。在一个或多个方面，至少一个表面贴装器件载体200可以被构造为将至少一个器件202机械地支撑和电连接到至少一个次级器件300和其他电子元件。
图10图示了根据图7的器件载体的俯视图。
图11图示了根据图10的器件载体的端视图。
特别地，图10和图11图示了至少一个表面贴装器件载体200，该载体可以包括如本文所述的任何和所有特征、构造、布置、实施方式、方面和/或类似物。此外，图10和图11图示了至少一个表面贴装器件载体200可以包括通孔228。通孔228可以从第一端子键合焊盘216延伸到金属化层240。因此，至少一个器件202的第一端子224可以通过第一连接220连接到第一端子键合焊盘216，通过通孔228至少连接到金属化层240，以与支撑件102进行电连接和/或电接触。通孔228还可以通过金属化层240延伸到支撑件102以与支撑件102进行电连接和/或电接触。在其他方面，通孔228可以仅实现为部分通孔。通孔228可以是金属电镀孔或金属填充孔，它们可以用作穿过衬底204的电隧道。通孔228可以包括金属材料，诸如铜、金、镍、钯、银等，以及它们的组合。此外，图10和图11图示了至少一个表面贴装器件载体200可以实现两个通孔228。然而，这仅仅是为了便于说明。至少一个表面贴装器件载体200可以包括1-20个通孔228、1-2个通孔228、2-3个通孔228、3-4个通孔228、4-6个通孔228、6-8个通孔228、8-12个通孔228、12-16个通孔228、或16-20个通孔228。通孔228可具有可位于通常垂直于x轴的平面、通常平行于x轴的平面和/或通常垂直于上表面106的平面中的轴线。
图12图示了根据本公开的器件载体的俯视图。
图13图示了根据图12的器件载体的端视图。
特别地，图12和图13图示了至少一个表面贴装器件载体200，该载体可以包括如本文所述的任何和所有特征、构造、布置、实施方式、方面和/或类似物。此外，图12和图13图示了至少一个表面贴装器件载体200可以包括边缘镀层230。边缘镀层230可以从第一端子键合焊盘216延伸到金属化层240。在这方面，第一端子键合焊盘216可以延伸到至少一个器件202的边缘232以连接到边缘镀层230。边缘镀层230可以位于通常垂直于x轴的平面或通常垂直于上表面106的平面中。因此，至少一个器件202的第一端子224可以通过第一连接220连接到第一端子键合焊盘216，通过边缘镀层230至少连接到金属化层240，以与支撑件102进行电连接和/或电接触。边缘镀层230还可以将金属化层240延伸到支撑件102，以与支撑件102进行电连接和/或电接触。边缘镀层230可以包括金属材料，诸如铜、金、镍、钯、银等，以及它们的组合。在一个或多个方面，边缘镀层230包括布线和镀层星座构造和/或也称为城堡形或边缘镀层的长孔构造。在一个或多个方面，与利用通孔相比，边缘镀层230可以进一步降低成本，因为通孔有时会被堵塞。
附加地或可替代地，至少一个表面贴装器件载体200可以包括一个或多个互连件。一个或多个互连件可以从第一端子键合焊盘216延伸到支撑件102以与支撑件102进行电连接和/或电接触。一个或多个互连件可以实现为一个或多个导线、引线、通孔、边缘镀层、电路迹线、轨迹、夹子等。在一个方面，一个或多个互连件可以利用相同类型的连接。在一个方面，一个或多个互连件可以利用不同类型的连接。一个或多个互连件可以利用球焊、楔焊、柔顺焊、带焊、金属夹附接等。在一个方面，一个或多个互连件可以利用相同类型的连接。在一个方面，一个或多个互连件可以利用不同类型的连接。一个或多个互连件可以包括各种金属材料，包括铝、铜、银、金等中的一种或多种。在一个方面，一个或多个互连件可以利用相同类型的金属。在一个方面，一个或多个互连件可以利用不同类型的金属。一个或多个互连件可以通过粘合剂、焊接、烧结、共晶键合、热压键合、超声键合/焊接、夹子部件和/或本文所述的类似物连接到第一端子键合焊盘216。一个或多个互连件可以通过粘合剂、焊接、烧结、共晶键合、热压键合、超声键合/焊接、夹子部件和/或本文所述的类似物连接到支撑件102。
图14图示了根据本公开的另一方面的器件载体的透视图。
图15图示了根据图14的器件载体的端视图。
图16图示了根据图14的器件载体的俯视图。
特别地，图14、图15和图16图示了至少一个表面贴装器件载体200，该载体可以包括如本文所述的任何和所有特征、构造、布置、实施方式、方面和/或类似物。此外，图14、图15和图16图示了至少一个表面贴装器件载体200可以相对于x轴以更纤薄的构造来实施。因此，图14、图15和图16方面可以不包括第一键合焊盘区域208和第三键合焊盘区域212。
图17图示了根据图14的器件载体的端视图。
图18图示了根据图17的器件载体的俯视图。
特别地，图17和图18图示了至少一个表面贴装器件载体200，该载体可以包括如本文所述的任何和所有特征、构造、布置、实施方式、方面和/或类似物。此外，图17和图18图示了至少一个表面贴装器件载体200可以包括参考图10和图11所描述的通孔228。
图19图示了根据图14的器件载体的端视图。
图20图示了根据图20的器件载体的俯视图。
特别地，图19和图20图示了至少一个表面贴装器件载体200，该载体可以包括如本文所述的任何和所有特征、构造、布置、实施方式、方面和/或类似物。此外，图19和图20图示了至少一个表面贴装器件载体200可以包括参考图12和图13所描述的边缘镀层230。
图21图示了根据图7的器件载体的俯视图。
特别地，图21图示了至少一个表面贴装器件载体200，该载体可以包括如本文所述的任何和所有特征、构造、布置、实施方式、方面和/或类似物。另外，图21图示了至少一个表面贴装器件载体200和至少一个器件202的示例性尺寸。至少一个器件202的宽度可以定义为深度d1。深度d1可以沿着通常平行于x轴的线取得。此外，深度d1可定义为至少一个表面贴装器件载体200沿通常平行于x轴的线的长度或深度d2的百分比。在一些方面，深度d1可以是深度d2的10％-70％、深度d2的10％-20％、深度d2的20％-30％、深度d2的30％-40％、深度d2的40％–50％、深度d2的50％–60％或深度d2的60％–70％。
至少一个器件202的长度可以定义为深度d3。深度d3可以沿着通常平行于z轴的线取得。此外，深度d3可定义为至少一个表面贴装器件载体200沿大致平行于z轴的线的长度或深度d4的百分比。在一些方面，深度d3可以是深度d4的20％-90％、深度d4的20％-30％、深度d4的30％-40％、深度d4的40％-50％、深度d4的50％–60％、深度d4的60％–70％、深度d4的70％–80％或深度d4的80％–90％。
图22图示了根据图14的器件载体的俯视图。
特别地，图22图示了至少一个表面贴装器件载体200，该载体可以包括如本文所述的任何和所有特征、构造、布置、实施方式、方面和/或类似物。另外，图22图示了至少一个表面贴装器件载体200和至少一个器件202的示例性尺寸。至少一个器件202的宽度可以定义为深度d1。深度d1可以沿着通常平行于x轴的线取得。此外，深度d1可定义为至少一个表面贴装器件载体200沿通常平行于x轴的线的长度或深度d2的百分比。在一些方面，深度d1可以是深度d2的10％-70％、深度d2的10％-20％、深度d2的20％-30％、深度d2的30％-40％、深度d2的40％–50％、深度d2的50％–60％或深度d2的60％–70％。
至少一个器件202的长度可以定义为深度d3。深度d3可以沿着通常平行于z轴的线取得。此外，深度d3可定义为至少一个表面贴装器件载体200沿大致平行于z轴的线的长度或深度d4的百分比。在一些方面，深度d3可以是深度d4的20％-90％、深度d4的20％-30％、深度d4的30％-40％、深度d4的40％-50％、深度d4的50％–60％、深度d4的60％–70％、深度d4的70％–80％或深度d4的80％–90％。在一些方面，如本文参考图21和图22所述的至少一个表面贴装器件载体200的d1、d2、d3和/或d4的尺寸对于确保紧密接近至少一个次级器件300和/或封装100的其他元件以确保封装100等的更高性能是至关重要的。
图23图示了根据图7的器件载体的俯视图。
特别地，图23图示了至少一个表面贴装器件载体200、至少一个次级器件300和/或一个或多个互连件104的各种可能的布置和构造。如图23所示，至少一个次级器件300可以布置在至少一个表面贴装器件载体200的一面上，并且一个或多个互连件104可以连接到第二键合焊盘区域210；至少一个次级器件300可以布置在至少一个表面贴装器件载体200的另一面上，并且一个或多个互连件104可以连接到第三键合焊盘区域212；和/或至少一个次级器件300可以布置在至少一个表面贴装器件载体200的另一面上，并且一个或多个互连件104可以连接到第一键合焊盘区域208。
图24图示了根据图14的器件载体的俯视图。
特别地，图24图示了至少一个表面贴装器件载体200、至少一个次级器件300和/或一个或多个互连件104的各种可能的布置和构造。如图24所示，至少一个次级器件300可以布置在至少一个表面贴装器件载体200的一面上，并且一个或多个互连件104可以连接到互连焊盘206；至少一个次级器件300可以布置在至少一个表面贴装器件载体200的另一面上，并且一个或多个互连件104可以连接到互连焊盘206；和/或至少一个次级器件300可以布置在至少一个表面贴装器件载体200的另一面上，并且一个或多个互连件104可以连接到互连焊盘206。
图25示出了根据本公开制造器件载体的过程。
图26图示了根据本公开的器件载体的面板的俯视图。
图27图示了根据图26的器件载体的面板的透视图。
特别地，图25图示了形成与本文所述的表面安装器件载体200相关的器件载体的过程600。应当注意，形成器件载体的过程600的各方面可以按照与本文描述的各方面一致的不同顺序来执行。另外，应当注意，形成器件载体的过程600的部分可以按照与本文描述的各方面一致的不同顺序来执行。此外，可以修改形成器件载体的过程600以具有与本文公开的各个方面一致的更多或更少的过程。
最初，形成器件载体的过程600可以包括形成衬底的过程602。更具体地，衬底204可以如本文所述进行构建、构造和/或布置。形成衬底的过程602可以包括将衬底204形成为印刷电路板(PCB)元件、陶瓷元件、玻璃元件、低温共烧陶瓷(LTCC)元件、高温共烧陶瓷(HTCC)元件、厚膜衬底元件等。在一个方面，形成衬底的过程602可以包括利用印刷电路板(PCB)制造过程将衬底204形成为印刷电路板(PCB)元件。
此外，形成器件载体的过程600可以包括形成金属化层604。更具体地，金属化层240可以如本文所述构建、构造和/或布置在衬底204的至少一部分上。形成金属化层的过程604可以包括利用一种或多种制造技术，该制造技术包括用于焊膏的印刷筛选、用于环氧树脂的印刷筛选、丝网印刷过程、光刻过程、在透明膜上的印刷过程、光掩模过程、与蚀刻过程的组合、光敏板过程、激光抗蚀剂烧蚀过程、铣削过程、激光蚀刻过程、直接金属印刷过程和/或类似过程。
此外，形成器件载体的过程600可以包括形成互连焊盘606。更具体地，互连焊盘206可以如本文所述在衬底204上构建、构造和/或布置。形成互连焊盘的过程606可以包括利用一种或多种制造技术，该制造技术包括使用用于焊膏的印刷筛选、用于环氧树脂的印刷筛选、丝网印刷过程、光刻过程、在透明膜上的印刷过程、光掩模过程、与蚀刻过程的组合、光敏板过程、激光抗蚀剂烧蚀过程、铣削过程、激光蚀刻过程、直接金属印刷过程和/或类似过程。
此外，形成器件载体的过程600可以包括将至少一个器件布置在衬底608上。更具体地，至少一个器件202可以如本文所述在衬底204上构建、构造和/或布置。在一个方面，至少一个器件202可以如本文所述布置在带有如本文所述的粘合剂、焊接、烧结、共晶键合、超声波焊接等的衬底204上。
更具体地，形成器件载体的过程600可以包括利用印刷电路板(PCB)制造在面板250中形成至少一个表面贴装器件载体200，如图26和图27所示。形成器件载体的过程600可以包括实施取放组件，以将至少一个器件202放置在面板250的至少一个表面贴装器件载体200上。形成器件载体的过程600可以包括用面板250实施回流过程。形成器件载体的过程600可以包括利用诸如晶片、PCB或封装锯切设备的切割设备来切割面板250，以将至少一个表面贴装器件载体200与面板250单数化，这可以具有以下优点：至少一个表面贴装器件载体200可以布置在环形框架上的切割胶带上，该切割胶带可以直接装载到管芯贴装设备上，以用于随后组装到封装100中。
图28示出了根据本公开制造封装的过程。
特别地，图28图示了形成与本文所述的封装100相关的封装的过程700。应当注意，形成封装的过程700的各个方面可以按照与本文描述的各方面一致的不同顺序来执行。另外，应当注意，形成封装的过程700的部分可以按照与本文描述的各方面一致的不同顺序来执行。此外，可以修改形成封装的过程700以具有与本文公开的各个方面一致的更多或更少的过程。
最初，形成封装的过程700可以包括形成支撑件的过程702。更具体地，衬底102可以如本文所述进行构建、构造和/或布置。在一个方面，形成支撑件的过程702可以包括将支撑件102形成为支撑、表面、封装支撑、封装表面、封装支撑表面、凸缘、散热器、共源散热器等。
形成封装的过程700可以包括形成至少一个次级器件的过程704。更具体地，至少一个次级器件300可以如本文所述进行构建、构造和/或布置。在一个方面，形成至少一个次级器件的过程704可以包括将至少一个次级器件300形成为有源器件、无源器件、集成无源器件(IPD)、晶体管器件等。在一个方面，形成至少一个次级器件704的过程可以包括将至少一个次级器件300形成为用于任何应用的任何电气元件。在这方面，至少一个次级器件300可以是高视频带宽功率放大器晶体管、单路径射频功率晶体管、单级射频功率晶体管、多路径射频功率晶体管、多级射频功率晶体管、GaN基射频功率放大器模块、侧向扩散金属氧化物半导体(LDMOS)器件、LDMOS射频功率放大器模块、射频功率器件、超宽带器件、GaN基器件、金属半导体场效应晶体管(MESFET)、金属氧化物场效应晶体管(MOSFET)、结型场效应晶体管(JFET)、双极结型晶体管(BJT)、绝缘栅双极型晶体管(IGBT)、高电子迁移率晶体管(HEMT)、宽带隙(WBG)半导体、电源模块、栅极驱动器、诸如通用宽带元件、电信元件、L-波段元件、S-波段元件、X-波段元件、C-波段元件、Ku-波段元件、卫星通信元件等元件。
形成封装的过程700可以包括形成器件载体的过程600。更具体地，至少一个表面贴装器件载体200可以如本文参考图25及其相关描述所描述的那样进行构建、构造和/或布置。此后，形成器件载体的过程600可以进一步包括将至少一个表面贴装器件载体200附接到支撑件102。在这方面，至少一个表面贴装器件载体200和/或衬底204可以通过粘合剂、焊接、烧结、共晶键合、超声波焊接和/或如本文所述的类似方法安装在支撑件102的上表面106上。
形成封装的过程700可以包括形成一个或多个互连件的过程706。更具体地，一个或多个互连件104可以如本文所述进行构建、构造和/或布置。在一个方面，形成一个或多个互连件的过程706可包括通过形成一个或多个导线、引线、通孔、边缘镀层、电路迹线、轨迹等来形成一个或多个互连件104。在一个方面，形成一个或多个互连件的过程706可以包括通过粘合剂、焊接、烧结、共晶键合、超声波焊接、夹子元件和/或如本文所述的类似方法连接一个或多个互连件706。
形成封装的过程700可以包括密封封装的过程700。更具体地，封装100可以如本文所述进行构建、构造和/或布置。在一个方面，密封封装的过程700可以包括形成开腔构造、包覆成型构造等。
在一个或多个方面，本公开提供了用于在晶体管的最终接近处实现高品质因数Q电容器器件的器件和过程，以例如为功率放大器晶体管实现高视频带宽。诸如沟槽电容器等的硅基电容器已被使用，因为它们可以附接到紧邻半导体晶体管管芯的散热器上。本公开允许使用陶瓷表面贴装器件(SMD)电容器以通过在管芯贴装之前使用电容器安装在其上的衬底(例如，PCB、LTCC、HTCC、陶瓷、玻璃)附接在封装内接近晶体管的位置。在这方面，具有可以安装到散热器上的衬底，不仅可以在一个或多个衬底上添加一个或多个不同的电容器，而且还可以在一个或多个衬底上添加电阻器、电感器等。在这方面，硅基电容器通常只能提供约30纳法拉(nF)的电容，而本公开中描述的陶瓷表面贴装器件(SMD)电容器通常可以提供10微法拉(μF)的电容。因此，本公开能够实现具有更大值的电容。
此外，在底面上具有两个端子的陶瓷表面贴装器件(SMD)电容器在安装在金属凸缘(散热器)上时可能会短路。为了能够在散热器上使用这种陶瓷电容器，本公开利用例如PCB来使用VIA或边缘电镀将一个端子路由到衬底的底部并保持另一个端子与另一个端子隔离并提供引线键合焊盘，因此可以连接到晶体管管芯。相比之下，使用硅基电容器通过沟槽或通孔来提高高质量因数Q来实现高质量因数Q电容器器件仍然只能提供nF范围内的电容，而陶瓷电容器可以实现μF范围内的电容。在一个方面，如本公开所阐述的，实施本公开的一种成本有效的方式是通过使用PCB作为衬底材料、使用标准PCB制造过程来创建小衬底板，在大体积表面贴装器件(SMD)生产线中，使用焊膏或环氧树脂的印刷筛选或分配将陶瓷电容器附接在该小衬底板上并在大型面板中通过经历回流过程拾取和放置以进行组装。此外，可以使用晶圆锯切设备来单数化这些衬底，这还具有以下优点，即衬底已经放置在环形框架上的切割带上，该切割带可以自动加载到芯片贴装设备上，以便随后组装成封装。
因此，本公开已经公开了用于实现彼此紧密接近的器件以实现整体封装的更高性能的器件和过程。例如，紧密接近相关次级器件的高品质因数Q电容器器件。此外，本公开已经公开了可以利用载体装置附接到散热器的器件和过程，该散热器紧邻并连接到诸如半导体晶体管管芯的次级器件。此外，本公开已经公开了利用具有更大能力、更低成本和/或类似益处的元件的器件和过程。此外，本公开已经公开了导致制造成本降低的器件和过程。此外，本公开已经公开了可以实施各种元件构造以降低封装成本、降低封装制造成本、降低制造复杂性、降低产量损失等的器件和过程。
尽管已经根据示例性方面描述了本公开，但是本领域技术人员将认识到，可以通过在所附权利要求的精神和范围内的修改来实践本公开。上面给出的这些示例仅仅是说明性的，并不意味着是本公开的所有可能的设计、方面、应用或修改的详尽列表。

Claims (27)

1.一种RF晶体管封装，包括，
金属底座；
晶体管管芯，安装到所述金属底座；
表面贴装器件载体，安装到所述金属底座上，所述表面贴装器件载体包括绝缘衬底，所述绝缘衬底包括顶面和底面以及布置在所述表面贴装器件载体的所述顶面上的第一焊盘和第二焊盘；
至少一个表面贴装器件，包括第一端子和第二端子，所述表面贴装器件的所述第一端子安装到所述第一焊盘并且所述第二端子安装到所述第二焊盘；
所述第一端子和所述第二端子中的至少一个被构造为通过所述绝缘衬底与所述金属底座隔离；以及
至少一个引线键合件，键合到所述第一焊盘和所述第二焊盘中的所述至少一个。
2.根据权利要求1所述的RF晶体管封装，其中，所述表面贴装器件包括陶瓷电容器。
3.根据权利要求1所述的RF晶体管封装，其中：
所述晶体管管芯包括以下元件中的一个：LDMOS晶体管管芯和基于GaN的HEMT；以及
所述绝缘衬底包括以下元件中的一个：印刷电路板(PCB)元件、陶瓷元件、玻璃元件、低温共烧陶瓷(LTCC)元件、高温共烧陶瓷(HTCC)元件以及厚膜衬底元件。
4.根据权利要求1所述的RF晶体管封装，其中，所述RF晶体管封装包括多个晶体管。
5.根据权利要求4所述的RF晶体管封装，其中，所述多个晶体管被构造为道尔蒂构造。
6.根据权利要求1所述的RF晶体管封装，其中，所述表面贴装器件载体包括安装到所述表面贴装器件载体的所述顶面上的多个表面贴装器件。
7.根据权利要求1所述的RF晶体管封装，其中，所述绝缘衬底包括以下元件中的至少一个：通孔，被构造为在所述表面贴装器件和所述金属底座之间建立电连接；或边缘镀层，被构造为在所述表面贴装器件和所述金属底座之间建立电连接。
8.根据权利要求1所述的RF晶体管封装，其中，所述至少一个引线键合件被构造为将所述表面贴装器件电联接到所述晶体管管芯。
9.根据权利要求1所述的RF晶体管封装，其中，所述至少一个引线键合件被构造为将所述表面贴装器件电联接到集成无源器件。
10.一种器件，包括：
表面贴装器件载体，被构造为安装到晶体管封装的金属底座上，所述表面贴装器件载体包括绝缘衬底，所述绝缘衬底包括顶面和底面以及布置在所述表面贴装器件载体的所述顶面上的第一焊盘和第二焊盘；
至少一个表面贴装器件，包括第一端子和第二端子，所述表面贴装器件的所述第一端子安装到所述第一焊盘并且所述第二端子安装到所述第二焊盘；以及
所述第一端子和所述第二端子中的至少一个被构造为通过所述绝缘衬底与所述金属底座隔离，
其中，所述第一焊盘和所述第二焊盘中的至少一个被构造为引线键合焊盘。
11.根据权利要求10所述的器件，其中，所述表面贴装器件包括陶瓷电容器。
12.根据权利要求10所述的器件，其中：
所述表面贴装器件载体被构造为在包括以下元件中的一项的RF晶体管封装中实现：LDMOS晶体管管芯和基于GaN的HEMT；以及
所述绝缘衬底包括以下元件中的一个：印刷电路板(PCB)元件、陶瓷元件、玻璃元件、低温共烧陶瓷(LTCC)元件、高温共烧陶瓷(HTCC)元件以及厚膜衬底元件。
13.根据权利要求10所述的器件，其中，所述表面贴装器件载体被构造为在包括多个晶体管的RF晶体管封装中实现。
14.根据权利要求13所述的器件，其中，所述多个晶体管被构造为道尔蒂构造。
15.根据权利要求10所述的器件，其中，所述表面贴装器件载体包括安装到所述表面贴装器件载体的所述顶面上的多个表面贴装器件。
16.根据权利要求10所述的器件，其中，所述绝缘衬底包括以下元件中的至少一个：通孔，被构造为在所述表面贴装器件和所述金属底座之间建立电连接；或边缘镀层，被构造为在所述表面贴装器件和所述金属底座之间建立电连接。
17.根据权利要求10所述的器件，其中，至少一个引线键合件被构造为将所述表面贴装器件电联接到在RF晶体管封装中实现的管芯。
18.根据权利要求10所述的器件，其中，所述至少一个引线键合件被构造为将所述表面贴装器件电联接到集成无源器件。
19.一种用于实现RF晶体管封装的过程，包括，
提供金属底座；
将晶体管管芯安装到所述金属底座上；
将表面贴装器件载体安装到所述金属底座上，所述表面贴装器件载体包括绝缘衬底，所述绝缘衬底包括顶面和底面以及布置在所述表面贴装器件载体的所述顶面上的第一焊盘和第二焊盘；
在表面贴装器件上提供第一端子和第二端子；
将所述表面贴装器件的所述第一端子安装到所述第一焊盘上，并且将所述表面贴装器件的所述第二端子安装到所述第二焊盘上；
将所述第一端子和所述第二端子中的至少一个构造为通过所述绝缘衬底与所述金属底座隔离；以及
将至少一个引线键合件键合到所述第一焊盘和所述第二焊盘中的至少一个。
20.根据权利要求19所述的用于实现RF晶体管封装的过程，其中，所述表面贴装器件包括陶瓷电容器。
21.根据权利要求19所述的用于实现RF晶体管封装的过程，进一步包括将所述绝缘衬底构造为以下元件中的一个：印刷电路板(PCB)元件、陶瓷元件、玻璃元件、低温共烧陶瓷(LTCC)元件、高温共烧陶瓷(HTCC)元件以及厚膜衬底元件，
其中，所述晶体管管芯包括以下元件中的一种：LDMOS晶体管管芯和基于GaN的HEMT。
22.根据权利要求19所述的用于实现RF晶体管封装的过程，进一步包括实现多个晶体管。
23.根据权利要求22所述的用于实现RF晶体管封装的过程，进一步包括以道尔蒂构造实现所述多个晶体管。
24.根据权利要求19所述的用于实现RF晶体管封装的过程，进一步包括：
实现带有多个表面贴装器件的表面贴装器件载体；以及
将所述多个表面贴装器件安装到所述表面贴装器件载体的所述顶面。
25.根据权利要求19所述的用于实现RF晶体管封装的过程，进一步包括将所述绝缘衬底构造为包括以下元件中的至少一个：通孔，在所述表面贴装器件和所述金属底座之间建立电连接；或边缘镀层，被构造为在所述表面贴装器件和所述金属底座之间建立电连接。
26.根据权利要求19所述的用于实现RF晶体管封装的过程，进一步包括构造所述至少一个引线键合件，以将所述表面贴装器件电联接到所述晶体管管芯。
27.根据权利要求19所述的用于实现RF晶体管封装的过程，进一步包括构造所述至少一个引线键合件，以将所述表面贴装器件电联接到集成无源器件。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11935879B2 (en) * 2021-06-09 2024-03-19 Wolfspeed, Inc. Integrated passive device (IPD) components and a package and processes implementing the same
US20230197698A1 (en) * 2021-12-17 2023-06-22 Wolfspeed, Inc. Multi-typed integrated passive device (ipd) components and devices and processes implementing the same
US20230197587A1 (en) * 2021-12-17 2023-06-22 Wolfspeed, Inc. Ipd components having sic substrates and devices and processes implementing the same

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4892253B2 (ja) 2006-02-28 2012-03-07 ルネサスエレクトロニクス株式会社 電子装置
US9685592B2 (en) 2009-01-14 2017-06-20 Cree Huizhou Solid State Lighting Company Limited Miniature surface mount device with large pin pads
WO2012116470A1 (en) 2011-03-02 2012-09-07 Cree Huizhou Solid State Lighting Company Limited Miniature surface mount device
US10211134B2 (en) * 2011-09-30 2019-02-19 Mediatek Inc. Semiconductor package
US8698291B2 (en) 2011-12-15 2014-04-15 Freescale Semiconductor, Inc. Packaged leadless semiconductor device
US8803302B2 (en) 2012-05-31 2014-08-12 Freescale Semiconductor, Inc. System, method and apparatus for leadless surface mounted semiconductor package
JP6238225B2 (ja) * 2013-08-14 2017-11-29 住友電工デバイス・イノベーション株式会社 半導体装置
US9881853B2 (en) 2016-04-04 2018-01-30 Infineon Technologies Ag Semiconductor package having a source-down configured transistor die and a drain-down configured transistor die
US9882535B2 (en) * 2016-06-28 2018-01-30 Infineon Technologies Ag Doherty-Chireix combined amplifier
US10020249B2 (en) * 2016-10-21 2018-07-10 Ciena Corporation Electronic device package using a substrate side coaxial interface
US10381984B2 (en) 2016-12-15 2019-08-13 Nxp Usa, Inc. Amplifiers and amplifier modules with shunt inductance circuits that include high-Q capacitors
US11508646B2 (en) * 2018-04-12 2022-11-22 Mitsubishi Electric Corporation Semiconductor device
US10622736B2 (en) 2018-07-10 2020-04-14 Futurewei Technologies, Inc. Harmonic termination integrated passive device

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