KR20070076814A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 도전패턴이 형성된 반도체기판을 마련하는 단계와, 상기 도전패턴을 포함한 기판 전면 상에 스페이서용 절연막을 형성하는 단계와, 상기 스페이서용 절연막에 대해 임플란트 공정을 수행하여 도전패턴의 상면과 기판의 표면 상에 형성된 스페이서용 절연막 부분을 식각취약층으로 만드는 단계 및 상기 취약층을 선택적으로 제거하여 도전패턴 측벽에 스페이서를 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
도 1 내지 도 3은 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
10: 반도체기판 20: 도전패턴
30: 스페이서용 절연막 40: 식각취약층
50: 스페이서
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 도전체간의 스페이서를 확보할 수 있는 반도체 소자의 제조방법에 관한 것이다.
현재의 반도체 제조 공정에서 소자가 미세할수록 도전체(conductor)간의 스페이스(space) 확보가 어려워지고 있다. 특히, 소자의 디자인 룰(design rule)이 점점 작아짐에 따라, 소자 내에서 데이터의 입·출력 경로를 제공하는 비트라인(biteline)은 높아지고, 비트라인들 사이의 간격이 좁아지고 있다. 이로 인해, 상기 비트라인과 스토리지 노드 콘택간의 절연을 위한 스페이서 형성이 어려워지고 있다.
일반적으로, 비트라인과 스토리지 노드 콘택간의 절연을 위한 스페이서를 형성하기 위해서는, 먼저, 비트라인 전면에 스페이서용 절연막을 형성한 후, 이를 전면 식각하여 비트라인 양측벽에 스페이서를 형성하게 되는데, 소자가 점차 미세할수록 스페이서를 형성하기 위한 스페이서용 절연막의 식각시, 완전한 식각을 이루지 못하고 있다.
이렇게, 스페이서 형성을 위한 식각공정의 불량은 소자의 전기적 특성을 저하시키며, 나아가, 소자의 수율 저하의 원인이 되고 있다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 스페이서 형성의 신뢰성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 도전패턴이 형성된 반도체기판을 마련하는 단계; 상기 도전패턴을 포함한 기판 전면 상에 스페이서용 절연막을 형성하는 단계; 상기 스페이서용 절연막에 대해 임플란트 공정을 수행하여 도전패턴의 상면과 기판의 표면 상에 형성된 스페이서용 절연막 부분을 식각취약층으로 만드는 단계; 및 상기 취약층을 선택적으로 제거하여 도전패턴 측벽에 스페이서를 형성하는 단계;를 포함하는 반도체 소자의 제조방법을 제공한다.
여기서, 상기 도전패턴은 게이트 또는 비트라인인 것을 특징으로 한다.
상기 스페이서용 절연막은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 보론 질화막 및 보론 산화질화막으로 구성된 그룹으로부터 선택되는 어느 하나의 막, 또는, 둘 이상의 적층막으로 형성하는 것을 특징으로 한다.
상기 취약층의 제거는 플라즈마를 이용한 등방성 건식식각 또는 화합물 증기를 이용한 등방성 건식식각으로 수행하거나, 또는, 이들을 조합한 건식식각으로 수행하는 것을 특징으로 한다.
상기 취약층의 플루오르화 수소산 수용액을 사용한 습식식각 또는 암모니아 수용액을 사용한 습식식각으로 수행하거나, 또는 이들을 조합한 습식식각으로 수행하는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 설명하면, 본 발명은 도전패턴이 형성된 반도체기판 상에 스페이서용 절연막을 증착한 후, 이에 대해 임플란트 공정을 수행하여 도전패턴의 상면과 기판의 표면 상에 형성된 스페이서용 절연막 부분을 식각취약층으로 만든다. 그런다음, 상기 취약층을 제거하여 도전패턴 측벽에 스페이서를 형성한다.
이렇게 하면, 상기 임플란트 공정으로 인해 식각취약층이 된 스페이서용 절연막 부분은 식각 제거 속도가 빠르기 때문에 스페이서를 형성하기 위한 식각 공정이 매우 용이해질 수 있게 된다.
즉, 도전패턴의 측벽에 스페이서를 형성하기 위해 증착된 스페이서용 절연막 식각시, 임플란트에 의해 충격 받은 스페이서용 절연막 부분은 식각시 취약하지만 그 외의 스페이서용 절연막 부분은 거의 변화가 없기 때문에 소망하는 스페이서를 형성할 수가 있다.
자세하게, 도 1 내지 도 3은 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 1을 참조하면, 도전막(미도시)과 하드마스크막(미도시)으로 이루어진 도전패턴(20)이 형성된 반도체기판(10)을 마련한다. 여기서, 본 발명의 실시예에서는, 상기 도전패턴(20)은 게이트(gate) 또는 비트라인(biteline)으로 이해한다. 그런다음, 상기 도전패턴(20)을 포함한 기판(10) 전면 상에 스페이서용 절연막(30)을 증착한다. 여기서, 상기 스페이서용 절연막(30)은 산화막, 실리콘 질화막, 실리콘 산화질화막, 보론 질화막 및 보론 산화질화막 중에서 하나의 막을 사용하여 증착하거나, 또는 둘 이상의 막을 사용하여 적층으로 증착한다.
도 2를 참조하면, 상기 스페이서용 절연막(30)에 대해 임플란트(implant) 공정을 수행하여 도전패턴(20)의 상면과 기판(10)의 표면 상에 형성된 스페이서용 절연막 부분을 식각취약층(40)으로 만든다.
여기서, 본 발명은 상기 임플란트 공정은 수직 프로파일로 수행하기 때문에 도전패턴(20)의 상면과 기판(10)의 표면 상에 형성된 스페이서용 절연막(30) 부분에만 식각취약층(40)을 만든다. 따라서, 상기 스페이서용 절연막(30)의 일부분을 식각취약층(40)으로 만듦으로서, 후속 스페이서를 형성하기 위한 스페이서용 절연 막 식각 공정을 용이하게 수행할 수 있다.
도 3을 참조하면, 상기 기판 결과물에 대해 식각 공정을 수행하여 도전패턴(20)의 상면과 기판(10)의 표면 상에 형성된 식각취약층을 선택적으로 제거하여 상기 도전패턴(20) 측벽에 스페이서(50)를 형성한다. 여기서, 상기 식각취약층을 제거하기 위한 식각 공정은 플라즈마(plasma)를 이용한 등방성 건식식각 또는 화합물 증기를 이용한 등방성 건식식각으로 수행하거나, 또는, 이들을 조합한 건식식각으로 수행한다. 또는, 플루오르화 수소산 수용액을 사용한 습식식각 또는 암모니아 수용액을 사용한 습식식각으로 수행하거나, 또는 이들을 조합한 습식식각으로 수행한다.
여기서, 본 발명은 스페이서용 절연막(30)의 일부분에 임플란트 공정을 수행함으로서, 스페이서(50)를 형성하기 위한 식각 공정을 용이하게 수행할 수 있는 잇점이 있다.
다시말해, 도전패턴(30)과 후속 콘택간의 절연을 위한 스페이서(50)를 형성하기 위해서는, 스페이서용 절연막(30)의 증착공정과 식각공정을 수행하게 되는데, 소자의 미세화가 되어갈수록 기판에 증착된 스페이서용 절연막을 제거하는 공정이 매우 어려워지고 있는 실정이다.
이에, 본 발명은 임플란트 공정을 수행하여 상기 스페이서용 절연막(30)의 일부분, 즉, 도전패턴(20)의 상면과 기판(10)의 표면 상에 형성된 스페이서용 절연막(30)을 식각취약층(40)으로 만들어서 식각공정시 기판의 표면 상에 형성된 스페이서용 절연막을 쉽게 제거할 수 있도록 한다.
따라서, 식각 공정시 임플란트를 맞은 스페이서용 절연막은 식각에 취약하여 식각 제거 속도가 빠르고, 그 외의 스페이서용 절연막 부분은 거의 변화가 없기 때문에 식각을 용이하게 할 수 있어 소망하는 스페이서를 형성할 수 있게 된다.
결과적으로, 본 발명은 스페이서의 식각 공정의 불량에 의한 소자의 전기적 특성 저하에 따른 수율 저하를 방지할 수 있다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 본 발명에 따른 반도체 소자를 제조한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 임플란트 공정을 수행함으로서 스페이서용 절연막의 일부분을 식각취약층으로 만든다. 따라서, 식각취약층의 식각 제거 속도를 이용함으로서, 스페이서 식각공정이 용이하게 수행할 수 있다.
이에, 본 발명은 소망하는 스페이서를 형성할 수 있는 효과를 가진다.
따라서, 본 발명은 스페이서의 식각공정 불량에 의한 소자의 전기적 특성 저하에 따른 수율 저하를 방지할 수 있다.
Claims (5)
- 도전패턴이 형성된 반도체기판을 마련하는 단계;상기 도전패턴을 포함한 기판 전면 상에 스페이서용 절연막을 형성하는 단계;상기 스페이서용 절연막에 대해 임플란트 공정을 수행하여 도전패턴의 상면과 기판의 표면 상에 형성된 스페이서용 절연막 부분을 식각취약층으로 만드는 단계; 및상기 취약층을 선택적으로 제거하여 도전패턴 측벽에 스페이서를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 도전패턴은 게이트 또는 비트라인인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 스페이서용 절연막은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 보론 질화막 및 보론 산화질화막으로 구성된 그룹으로부터 선택되는 어느 하나의 막, 또는, 둘 이상의 적층막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 취약층의 제거는 플라즈마를 이용한 등방성 건식식각 또는 화합물 증기를 이용한 등방성 건식식각으로 수행하거나, 또는, 이들을 조합한 건식식각으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 취약층의 플루오르화 수소산 수용액을 사용한 습식식각 또는 암모니아 수용액을 사용한 습식식각으로 수행하거나, 또는 이들을 조합한 습식식각으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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