KR20070069026A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

종래의 반도체 장치에서는, 에피택셜층 표면에 최소의 베이스 폭을 갖고, 원하는 hfe값을 얻기 어렵다고 하는 문제가 있었다. 본 발명의 반도체 장치에서는, P형의 단결정 실리콘 기판(2) 상에 N형의 에피택셜층(4)이 적층되어 있다. 에피택셜층(4)에는, 베이스 인출 영역으로서의 N형의 확산층(5), 에미터 영역으로서의 P형의 확산층(6, 7), 콜렉터 영역으로서의 P형의 확산층(8, 9)이 형성되어 있다. 에미터 영역은, 그 표면 근방보다도 심부에 확산 폭이 넓은 영역을 갖고, 횡형 PNP 트랜지스터(1)는, 에피택셜층(4) 심부에 최소의 베이스 폭이 형성되어 있다. 이 구조에 의해, 자유 캐리어(정공)의 표면 재결합을 억지하여, 원하는 hfe값을 실현 할 수 있다.
횡형 PNP 트랜지스터, P형의 단결정 실리콘 기판, N형의 에피택셜층

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
도 1은 본 발명의 실시 형태에서의 반도체 장치를 설명하는 (A) 단면도, (B) 평면도.
도 2는 본 발명의 실시 형태에서의 반도체 장치의 (A) 에미터 영역 및 콜렉터 영역을 설명하기 위한 단면도, (B) 에미터 영역의 농도 프로파일을 설명하기 위한 도면.
도 3은 본 발명의 실시 형태 및 종래의 실시 형태에서의 반도체 장치의 전류 증폭율(hfe값) 및 콜렉터 전류(Ic)를 설명하기 위한 도면.
도 4는 본 발명의 실시 형태에서의 반도체 장치의 제조 방법을 설명하는 단면도.
도 5는 본 발명의 실시 형태에서의 반도체 장치의 제조 방법을 설명하는 단면도.
도 6은 본 발명의 실시 형태에서의 반도체 장치의 제조 방법을 설명하는 단면도.
도 7은 본 발명의 실시 형태에서의 반도체 장치의 제조 방법을 설명하는 단면도.
도 8은 본 발명의 실시 형태에서의 반도체 장치의 제조 방법을 설명하는 단면도.
도 9는 본 발명의 실시 형태에서의 반도체 장치의 제조 방법을 설명하는 단면도.
도 10은 본 발명의 실시 형태에서의 반도체 장치의 제조 방법을 설명하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 횡형 PNP 트랜지스터
2 : P형의 단결정 실리콘 기판
4 : N형의 에피택셜층
5 : N형의 확산층
6, 7, 8, 9 : P형의 확산층
[특허문헌 1] 일본 특개 2004-95781호 공보(제4∼5페이지, 도 1)
[특허문헌 2] 일본 특개평7-283232호 공보(제6∼7페이지, 도 1∼도 4)
본 발명은, 디바이스 사이즈를 축소하고, 아울러 전류 증폭율(hfe)을 개선하는 반도체 장치 및 그 제조 방법에 관한 것이다.
종래의 반도체 장치의 일 실시예로서, 하기의 횡형 PNP 트랜지스터가 알려져 있다. P형의 실리콘 기판 상에 에피택셜층이 형성되어 있다. 실리콘 기판과 에피택셜층에는 N형의 매립 확산층이 형성되어 있다. 에피택셜층에는, P형의 에미터 확산층, 에미터 확산층을 둘러싸도록 P형의 콜렉터 확산층, N형의 베이스 컨택트 확산층이 형성되어, 횡형 PNP 트랜지스터가 구성되어 있다. 그리고, 에미터 확산층과 콜렉터 확산층 사이에 위치하는 에피택셜층은 베이스 영역으로서 이용된다. 에미터 확산층으로부터 베이스 영역으로 주입된 자유 캐리어(정공)는 에피택셜층 표면 근방을 경로로 하고 있다(예를 들면, 특허문헌 1 참조).
종래의 반도체 장치의 제조 방법의 일 실시예로서, 하기의 횡형 PNP 트랜지스터의 제조 방법이 알려져 있다. 횡형 PNP 트랜지스터에서, N형의 실리콘 기판 상에 50∼150(㎛)의 막 두께의 절연막을 형성한 후, 공지의 포토리소그래피 기술을 이용하여, 에미터 확산층, 콜렉터 확산층을 형성하는 영역에 개구부를 형성한다. 그 개구부를 이용하여, P형 불순물, 예를 들면, 붕소(B)를 이온 주입하여, 에미터 확산층, 콜렉터 확산층을 형성한다. 그리고, 절연막 상에 에미터 인출 전극, 콜렉터 인출 전극을 형성한 후, 다시, 절연막을 형성한다. 공지의 포토리소그래피 기술을 이용하여, 에미터 인출 전극 및 콜렉터 인출 전극 상방의 절연막에 개구부를 형성하고, 에미터 전극, 콜렉터 전극을 형성한다(예를 들면, 특허문헌 2 참조).
전술한 바와 같이, 종래의 반도체 장치에서는, 에미터 확산층 및 콜렉터 확산층은, 예를 들면, 이온 주입법에 의해 에피택셜층에 형성되어 있다. 그리고, 에 미터 확산층―콜렉터 확산층 사이의 베이스 폭(Wb)은, 에피택셜층 표면 근방에서 가장 좁게 되어 있다. 이 구조에 의해, 에미터 확산층으로부터 베이스 영역에 주입된 자유 캐리어(정공)는, 베이스 폭(Wb)이 가장 좁게 되는 에피택셜층 표면 근방을 경로로 하고 있다. 그리고, 에피택셜층 표면에 형성된 결정 결함 등의 계면 상태에 의해, 베이스 영역에 주입된 자유 캐리어(정공)의 대부분은, 에피택셜층 표면에서 재결합하게 된다. 특히, 횡형 PNP 트랜지스터가 ON 동작한 직후의 미소 전류 영역에서는, 원하는 hfe값을 얻기 어렵다고 하는 문제가 있다.
또한, 종래의 반도체 장치의 제조 방법에서는, 실리콘 기판에 에미터 확산층, 콜렉터 확산층을 형성하는 때에, 1회의 이온 주입법, 혹은, 고상 확산법을 이용한다. 통상적으로, 1회의 이온 주입법에 의해 확산층을 형성하는 경우에는, 실리콘 기판 표면이 고농도로 되는 주입 조건에서 행해진다. 그리고, 실리콘 기판 표면에서는 가로 방향의 확산 넓이도 커서, 실리콘 기판 표면에서의 베이스 폭(Wb)이 가장 좁아지게 된다. 또한, 고상 확산법의 경우도 마찬가지로, 실리콘 기판 표면에서의 베이스 폭(Wb)이 가장 좁아지게 된다. 그 결과, 에피택셜층 표면에 형성된 결정 결함 등의 계면 상태에 의해, 베이스 영역에 주입된 자유 캐리어(정공)의 대부분은, 에피택셜층 표면에서 재결합하여, 원하는 hfe값을 얻기 어렵다고 하는 문제가 있다.
또한, 종래의 반도체 장치의 제조 방법에서는, 자유 캐리어(정공)가 실리콘 기판 표면에서 재결합하는 것을 방지하기 위해서, 베이스 영역 상면의 절연막을 균일한 막 두께로 얇게 형성한다. 그를 위해, 절연막을 2층 구조로 하고, 각각의 절 연막에 개구부를 형성하고, 에미터 인출 전극 및 에미터 전극을 형성한다. 즉, 제조 공정이 복잡하게 되어, 제조 코스트도 증대된다고 하는 문제가 있다.
또한, 종래의 반도체 장치의 제조 방법에서는, 실리콘 기판에 횡형 PNP 트랜지스터의 에미터 확산층, 콜렉터 확산층을 형성한 후에, 실리콘 기판 상에 절연층을 형성한다. 그리고, 공지의 포토리소그래피 기술을 이용하여, 절연층에 컨택트 홀을 형성한 후, 에미터 전극, 콜렉터 전극 등을 형성한다. 이 제조 방법에 의해, 컨택트 홀을 형성할 때에는, 에미터 확산층, 콜렉터 확산층에 대하여 마스크 어긋남을 고려할 필요가 있어, 컨택트 홀의 폭이 크게 되어, 디바이스 사이즈를 축소하기 어렵다는 문제가 있다.
전술한 각 사정을 감안하여 이루어진 것으로, 본 발명의 반도체 장치에서는, 반도체층과, 상기 반도체층에 형성되는 에미터 영역, 베이스 영역 및 콜렉터 영역을 갖는 반도체 장치로서, 상기 에미터 영역은, 상기 반도체층 표면 근방보다도 심부에 폭넓게 확산되어 있는 영역을 갖고, 상기 에미터 영역과 상기 콜렉터 영역의 이간 거리는, 상기 에미터 영역의 폭넓게 확산되어 있는 영역에서, 가장 좁은 것을 특징으로 한다. 따라서, 본 발명에서는, 반도체층의 심부에 최소 폭의 베이스 폭(Wb)이 형성되어 있다. 이 구조에 의해, 반도체 장치의 ON 동작 직후는, 자유 캐리어(정공)는 반도체층 심부를 경로로 한다. 그리고, 자유 캐리어(정공)가, 에피택셜층 표면에서 재결합을 하는 것을 방지하여, 원하는 hfe값을 얻을 수 있다.
또한, 본 발명의 반도체 장치에서는, 상기 에미터 영역의 농도는, 그 농도 구배에 2개소의 변곡 영역을 갖는 것을 특징으로 한다. 따라서, 본 발명에서는, 에미터 영역의 표면 근방 및 심부에서, 불순물 농도가 높은 영역을 형성할 수 있다. 이 구조에 의해, 반도체층의 심부에 최소 폭의 베이스 폭(Wb)을 형성하고, 또한 에미터 전극의 컨택트 저항을 저감할 수 있다.
또한, 본 발명의 반도체 장치에서는, 상기 반도체층은, 반도체 기판 상에 에피택셜층이 적층되어 있고, 상기 에미터 영역은, 상기 에피택셜층에만 형성되어 있는 것을 특징으로 한다. 따라서, 본 발명에서는, 에피택셜층 심부에 확산 폭이 넓은 에미터 영역을 형성함으로써, 디바이스 사이즈를 축소할 수 있다.
또한, 본 발명의 반도체 장치에서는, 상기 콜렉터 영역은, 상기 에미터 영역의 주위에 コ형상으로 배치되어 있는 것을 특징으로 한다. 따라서, 본 발명에서는, 에미터 영역이 심부까지 형성되어 있다. 이 구조에 의해, 반도체층 심부까지 에미터 영역으로서 기능하는 영역을 확보할 수 있어, 콜렉터 영역을 축소하고, 디바이스 사이즈를 축소한 경우라도, 전류 능력을 유지할 수 있다.
또한, 본 발명의 반도체 장치의 제조 방법에서는, 반도체층에 콜렉터 영역을 형성하고, 상기 반도체층 상면에 절연층을 형성한 후, 상기 콜렉터 영역이 형성된 영역의 내측에 에미터 영역용의 컨택트 홀을 형성하는 공정과, 상기 절연층을 마스크로서 이용하여, 상기 컨택트 홀을 통하여, 상기 에미터 영역을 형성하기 위한 불순물을 이온 주입하는 공정을 갖고, 상기 에미터 영역을 형성하는 공정에서는, 상기 컨택트 홀 하방에 불순물 농도의 피크 위치가 서로 다른 제1 확산층과 제2 확산층을 형성하고, 상기 제1 확산층의 불순물 농도의 피크가, 상기 제2 불순물 농도의 피크보다도 심부에 위치하도록 이온 주입을 행하는 것을 특징으로 한다. 따라서, 본 발명에서는, 컨택트 홀을 형성한 후에, 컨택트 홀을 이용하여, 에미터 영역을 형성한다. 이 제조 방법에 의해, 컨택트 홀 형성 시의 마스크 어긋남을 고려할 필요가 없어, 디바이스 사이즈를 축소할 수 있다.
또한, 본 발명의 반도체 장치의 제조 방법에서는, 상기 에미터 영역을 형성하는 공정에서는, 상기 제2 확산층을 형성하는 이온 주입을 행한 후, 상기 제2 확산층보다도 높은 가속 전압에 의해, 상기 제1 확산층을 형성하는 이온 주입을 행하는 것을 특징으로 한다. 따라서, 본 발명에서는, 컨택트 홀을 이용하여, 이온 주입 조건이 서로 다른 이온 주입 공정에 의해, 에미터 영역을 형성한다. 이 제조 방법에 의해, 그 표면 근방보다도 심부에 확산 폭이 넓은 에미터 영역을 형성할 수 있어, 반도체층의 심부에 최소 폭의 베이스 폭(Wb)을 형성하여, 원하는 hfe값을 얻는 반도체 장치를 형성할 수 있다.
<실시예>
이하에, 본 발명의 일실시 형태인 반도체 장치에 대해서, 도 1∼도 3을 참조하여, 상세하게 설명한다. 도 1의 (A)는, 본 실시 형태의 반도체 장치를 설명하기 위한 단면도이다. 도 1의 (B)는, 본 실시 형태의 반도체 장치를 설명하기 위한 평면도이다. 도 2의 (A)는, 본 실시 형태의 반도체 장치의 콜렉터 영역 및 에미터 영역을 설명하기 위한 단면도이다. 도 2의 (B)는, 본 실시 형태의 반도체 장치의 콜렉터 영역 및 에미터 영역의 농도 프로파일을 설명하기 위한 도면이다. 도 3은, 본 실시 형태의 반도체 장치의 전류 증폭율(hfe) 및 콜렉터 전류(Ic)를 설명하기 위한 도면이다.
도 1의 (A)에 도시한 바와 같이, 횡형 PNP 트랜지스터(1)는, 주로, P형의 단결정 실리콘 기판(2)과, N형의 매립 확산층(3)과, N형의 에피택셜층(4)과, 베이스 인출 영역으로서 이용되는 N형의 확산층(5)과, 에미터 영역으로서 이용되는 P형의 확산층(6, 7)과, 콜렉터 영역으로서 이용되는 P형의 확산층(8, 9)으로 구성되어 있다.
N형의 에피택셜층(4)이, P형의 단결정 실리콘 기판(2) 상에 형성되어 있다. 기판(2)과 에피택셜층(4)에는, N형의 매립 확산층(3)이 형성되어 있다. 또한, 본 실시 형태에서의 기판(2) 및 에피택셜층(4)이 본 발명의 「반도체층」에 대응한다. 그리고, 본 실시 형태에서는, 기판(2) 상에 1층의 에피택셜층(4)이 형성되어 있는 경우를 나타내지만, 이 경우에 한정되는 것은 아니다. 예를 들면, 본 발명의 「반도체층」으로서는, 기판만의 경우이어도 되고, 기판 상면에 복수의 에피택셜층이 적층되어 있는 경우이어도 된다. 또한, 기판은, N형의 단결정 실리콘 기판, 화합물 반도체 기판이어도 된다.
N형의 확산층(5)이, 에피택셜층(4)에 형성되어 있다. N형의 에피택셜층(4)은 베이스 영역으로서 이용되고, N형의 확산층(5)은 베이스 인출 영역으로서 이용된다.
P형의 확산층(6, 7)이, 에피택셜층(4)에 형성되어 있다. P형의 확산층(6)에는, 그 형성 영역을 중첩시키도록, P형의 확산층(7)이 형성되어 있다. P형의 확산층(6, 7)은, 에미터 영역으로서 이용된다. 또한, 도시한 바와 같이, P형의 확산 층(6)에 중첩하도록 P형의 확산층(7)은 형성되어, 에미터 영역은 오뚝이 형상으로 되어 있다.
P형의 확산층(8, 9)이, 에피택셜층(4)에 형성되어 있다. P형의 확산층(8)에는, 그 형성 영역을 중첩시키도록, P형의 확산층(9)이 형성되어 있다. P형의 확산층(8, 9)은, 콜렉터 영역으로서 이용된다. 또한, 도시한 바와 같이, P형의 확산층(8)에 중첩하도록 P형의 확산층(9)은 형성되어, 콜렉터 영역은 오뚝이 형상으로 되어 있다.
LOCOS(Local Oxidation of Silicon) 산화막(10, 11)이, 에피택셜층(4)에 형성되어 있다. LOCOS 산화막(10, 11)의 평탄부에서는, 그 막 두께가, 예를 들면, 3000∼10000(Å) 정도로 된다. LOCOS 산화막(10, 11)의 하방에는, N형의 확산층(12, 13)이 형성되어 있다. N형의 확산층(12, 13)은, 에피택셜층(4) 표면이 반전되는 것을 방지하고 있다.
절연층(14)이, 에피택셜층(4) 상면에 형성되어 있다. 절연층(14)은, NSG(Nondoped Silicate Glass)막 및 BPSG(Boron Phospho Silicate Glass)막 등에 의해, 형성되어 있다. 그리고, 공지의 포토리소그래피 기술을 이용하여, 예를 들면, CHF3 또는 CF4계의 가스를 이용한 드라이 에칭에 의해, 절연층(14)에 컨택트 홀(15, 16, 17)이 형성되어 있다.
컨택트 홀(15, 16, 17)에는, 예를 들면, Al-Si막, Al-Si-Cu막, Al-Cu막 등으로 이루어지는 알루미늄 합금막(18)이 선택적으로 형성되어, 베이스 전극(19), 에 미터 전극(20) 및 콜렉터 전극(21)이 형성되어 있다.
도 1의 (B)에 도시한 바와 같이, 실선(22)으로 둘러싸여지는 영역이 분리 영역(23)을 나타낸다. 점선(24)으로 둘러싸여지는 영역이 N형의 매립 확산층(3)을 나타낸다. 일점 쇄선(25)으로 둘러싸여지는 영역이 P형의 확산층(8)을 나타낸다. 2점 차선(26)으로 둘러싸여지는 영역이 N형의 확산층(5)을 나타내고, 실선(27)으로 둘러싸여지는 영역이 P형의 확산층(6)을 나타내고 있다. 도시한 바와 같이, 콜렉터 영역인 P형의 확산층(8)은, 에미터 영역인 P형의 확산층(6)의 주위에 コ형상에 배치되어 있다. 그리고, 도 1의 (A)에 도시하는 단면도는, 도 1의 (B)에 도시하는 A-A선 방향의 단면도로서, 에미터 영역인 P형의 확산층(6)을 포함하는 단면도이다.
도 2의 (A)에 도시한 바와 같이, 에미터 영역은, P형의 확산층(6, 7)에 의해 형성되어 있다. 상세한 것은 반도체 장치의 제조 방법에서 후술하지만, P형의 확산층(6, 7)은, 컨택트 홀(16)을 형성한 후에, 각각 서로 다른 조건의 2회의 이온 주입 공정에 의해, 형성되어 있다. 그리고, P형의 확산층(6)은, P형의 확산층(7)보다도 에피택셜층(4) 심부까지 불순물이 주입되는 조건에서 이온 주입되어 있다. 그 때문에, P형의 확산층(6)의 폭 W1(가장 확산 폭이 넓은 영역)과 P형의 확산층(7)의 폭 W2(가장 확산 폭이 넓은 영역)는, W1>W2의 관계로 된다. 그리고, 에미터 영역과 콜렉터 영역 사이에 위치하는 베이스 영역 폭 Wb1은, P형의 확산층(6)의 폭 W1의 영역에서 최소 폭으로 된다.
또한, 도 2의 (B)에 도시한 바와 같이, 에미터 영역은, 동그라미 표시 A, B로 나타낸 바와 같이, 그 농도 프로파일에서, 2개소의 변곡 영역을 갖고 있다. 이 농도 프로파일은, P형의 확산층(6)의 불순물 농도의 피크가, P형의 확산층(7)의 불순물 농도의 피크보다 심부에 존재하도록, 불순물을 주입하고, 확산함으로써 실현한다. 이 제조 방법에 의해, 에미터 영역의 표면 근방에서는, 그 불순물 농도를 높게 함으로써 컨택트 저항을 저감할 수 있다. 한편, 에미터 영역의 심부에서는, 전술한 바와 같이, 베이스 영역 폭 Wb1이 최소 폭으로 되는 영역을 형성할 수 있다.
이 구조에 의해, 횡형 PNP 트랜지스터(1)가 ON 동작 직후에서는, 베이스 영역 폭 Wb1이 최소 폭으로 되는, 에피택셜층(4)의 심부가 전류의 경로로 된다. 그리고, 베이스 영역에 주입된 자유 캐리어(정공)는, 에피택셜층(4) 심부를 경로로 함으로써, 재결합하는 양을 대폭 저감할 수 있다. 즉, 에피택셜층(4) 심부에서는, 에피택셜층(4) 표면에 형성된 결정 결함 등, 실리콘과 실리콘 산화막과의 계면 상태의 영향을 받는 경우가 적어진다. 그 결과, 도 3에 도시한 바와 같이, ON 동작 직후의 미소 전류 영역에서도, 자유 캐리어(정공)의 재결합의 저감에 의해, hfe값을 향상시킬 수 있다.
또한, 도시한 바와 같이, P형의 확산층(8, 9)에 의해 형성되는 콜렉터 영역에서도, 전술한 에미터 영역과 마찬가지로, 컨택트 홀(17)을 통해서 형성되고, 그 농도 프로파일에서, 2개소의 변곡 영역을 갖고 있다. 또한, 적어도 에미터 영역이 전술한 형상에 의해 형성되어 있으면 되고, 콜렉터 영역은, 컨택트 홀(17) 형성 전에 형성되는 경우라도 된다.
또한, 본 실시 형태에서는, 도 1의 (B)에 도시한 바와 같이, コ형상의 콜렉 터 영역을 구성하는 P형의 확산층(8, 9)에서, 분리 영역(23)측이 개구되는 형상의 경우에 대해 설명하였지만, 이 경우에 한정되는 것은 아니다. 예를 들면, P형의 확산층(8, 9)은, コ형상으로 형성됨으로써, 임의의 방향에 대하여 개구하는 경우에도, 디바이스 사이즈를 축소할 수 있다고 하는 효과를 얻을 수 있다. 특히, 베이스 영역을 구성하는 N형의 확산층(5)측이 개구되는 경우에는, 콜렉터 영역이 베이스-에미터 사이의 장벽으로 되는 것을 방지하여, 베이스 저항값의 한층 더한 저감을 실현할 수 있어, 전류 특성을 향상시킬 수 있다. 그 밖에, 본 발명의 요지를 일탈하지 않는 범위에서, 다양한 변경이 가능하다.
다음으로, 본 발명의 일실시 형태인 반도체 장치의 제조 방법에 대해서, 도 4 내지 도 10을 참조하여, 상세하게 설명한다. 도 4 내지 도 10은, 본 실시 형태에서의 반도체 장치의 제조 방법을 설명하기 위한 단면도이다. 또한, 이하의 설명에서는, 분리 영역에 의해 구획된, 하나의 소자 형성 영역에, 예를 들면, 횡형 PNP 트랜지스터를 형성하는 경우에 관해 설명하지만, 이 경우에 한정되는 것은 아니다. 예를 들면, 그 밖의 소자 형성 영역에, N채널형 MOS 트랜지스터, P채널형 MOS 트랜지스터, NPN형 트랜지스터, 종형 PNP 트랜지스터 등을 형성하여, 반도체 집적 회로 장치를 형성하는 경우라도 된다.
우선, 도 4에 도시한 바와 같이, P형의 단결정 실리콘 기판(2)을 준비한다. 기판(2) 상에 실리콘 산화막(31)을 형성하고, N형의 매립 확산층(3)의 형성 영역 상에 개구부가 형성되도록, 실리콘 산화막(31)을 선택적으로 제거한다. 그리고, 실리콘 산화막(31)을 마스크로서 이용하여, 기판(2)의 표면에 N형 불순물, 예를 들 면, 안티몬(Sb)을 포함하는 액체 소스(32)를 회전 도포법에 의해 도포한다. 그 후, 안티몬(Sb)을 열 확산하여, N형의 매립 확산층(3)을 형성한 후, 실리콘 산화막(31) 및 액체 소스(32)를 제거한다.
다음으로, 도 5에 도시한 바와 같이, 기판(2) 상에 실리콘 산화막(33)을 형성하고, 실리콘 산화막(33) 상에 포토레지스트(34)를 형성한다. 그리고, 공지의 포토리소그래피 기술을 이용하여, P형의 매립 확산층(35, 36)이 형성되는 영역 상의 포토레지스트(34)에 개구부를 형성한다. 그 후, 기판(2)의 표면으로부터, P형 불순물, 예를 들면, 붕소(B)를 가속 전압 180∼200(keV), 도입량 1.0×1012∼1.0×1014(/㎠)에서 이온 주입한다.
다음으로, 도 6에 도시한 바와 같이, 기판(2)을 기상 에피택셜 성장 장치의 서셉터 상에 배치한다. 그리고, 램프 가열에 의해 기판(2)에, 예를 들면, 1200(℃) 정도의 고온을 공급함과 함께 반응관 내에 SiHCl3 가스와 H2 가스를 도입한다. 이 공정에 의해, 기판(2) 상에, 예를 들면, 비저항 0.1∼10.0(Ω·cm), 두께 1.0∼10.0(㎛)정도의 에피택셜층(4)을 성장시킨다. 이 에피택셜층(4)의 형성 공정에서의 열 처리에 의해, 상기 P형의 매립 확산층(35, 36) 및 N형의 매립 확산층(3)이 열 확산된다.
다음으로, 도 7에 도시한 바와 같이, 에피택셜층(4)의 원하는 영역에 LOCOS 산화막(10, 11, 37, 38)을 형성한다. 이 때, LOCOS 산화막(10, 11)을 형성하는 마스크를 이용하여, N형의 확산층(12, 13)을 형성한다. 이 제조 방법에 의해, LOCOS 산화막(10, 11)에 대하여 N형의 확산층(12, 13)을 위치 정밀도 좋게 형성할 수 있다. 다음으로, 에피택셜층(4) 상에 실리콘 산화막(39)을 형성한다. 그리고, 실리콘 산화막(39) 상에 포토레지스트(도시 생략)를 형성하고, P형의 확산층(40, 41)이 형성되는 영역 상의 포토레지스트에 개구부를 형성한다. 에피택셜층(4)의 표면으로부터, P형 불순물, 예를 들면, 붕소(B)를 가속 전압 150∼170(keV), 도입량 1.0×1012∼1.0×1014(/㎠)로 이온 주입하여, P형의 확산층(40, 41)을 형성한다.
그 후, 실리콘 산화막(39) 상에 포토레지스트(42)를 형성하고, N형의 확산층(5)이 형성되는 영역 상의 포토레지스트(42)에 개구부를 형성한다. 에피택셜층(4)의 표면으로부터, N형 불순물, 예를 들면, 인(P)을 이온 주입하여, N형의 확산층(5)을 형성한다.
다음으로, 도 8에 도시한 바와 같이, 에피택셜층(4) 상에 절연층(14)으로서, 예를 들면, NSG막, BPSG막 등을 퇴적한다. 그리고, 공지의 포토리소그래피 기술을 이용하여, 예를 들면, CHF3 또는 CF4계의 가스를 이용한 드라이 에칭으로, 절연층(14)에 컨택트 홀(15, 16, 17)을 형성한다.
절연층(14) 상에 포토레지스트(43)를 형성하고, 컨택트 홀(16, 17)이 개구된 상태로 되도록, 포토레지스트(43)를 선택적으로 제거한다. 그리고, 컨택트 홀(16, 17)을 통해서 에피택셜층(4)에, P형 불순물, 예를 들면, 불화 붕소(BF2)를 가속 전압 40∼60keV, 도입량 1.0×1014∼1.0×1016(/㎠)로 이온 주입한다. 컨택트 홀(16, 17)의 하방에는 컨택트 홀(16, 17)의 개구 형상에 맞춰 P형의 확산층(7, 9)이 형성된다.
다음으로, 도 9에 도시한 바와 같이, 포토레지스트(43)에 의해, 컨택트 홀(16, 17)이 개구된 상태 그대로, 컨택트 홀(16, 17)을 통해서 에피택셜층(4)에, P형 불순물, 예를 들면, 붕소(B)를 가속 전압 120∼160keV, 도입량 1.0×1013∼1.0×1015(/㎠)로 이온 주입한다. 컨택트 홀(16, 17)의 하방에는, 컨택트 홀(16, 17)의 개구 형상에 맞춰 P형의 확산층(6, 8)이 형성된다.
본 실시 형태에서는, 컨택트 홀(16, 17)을 이용하여, 2회의 이온 주입 공정에 의해, 에미터 영역으로서 이용하는 P형의 확산층(6, 7) 및 콜렉터 영역으로서 이용하는 P형의 확산층(8, 9)을 형성한다. 전술한 바와 같이, 2회째의 이온 주입 시에는, 1회째의 이온 주입 시보다도 고가속 전압에 의해, 불순물을 이온 주입한다. 이 제조 방법에 의해, 에피택셜층(4) 심부에 베이스 폭 Wb1(도 2의 (A) 참조)이 가장 좁은 영역이 형성된다.
또한, 컨택트 홀(16, 17)의 형성 위치에 맞춰, 2회의 이온 주입 공정에 의해, P형의 확산층(6, 7) 및 P형의 확산층(8, 9)을 형성할 수 있다. 그 때문에, P형의 확산층(6, 7)과 컨택트 홀(16)의 마스크 어긋남을 고려할 필요가 없다. 마찬가지로, P형의 확산층(8, 9)과 컨택트 홀(17)의 마스크 어긋남을 고려할 필요가 없다. 예를 들면, P형의 확산층(6, 7)을 형성한 후에 컨택트 홀(16)을 형성하는 경우에는, 본래 필요한 컨택트 홀(16) 폭 외에, 마스크 어긋남 폭으로서 컨택트 홀(16)의 주위에 0.6(㎛)정도의 여분의 개구 영역이 필요하게 된다. 그러나, 본 실시 형태에서는, 마스크 어긋남 폭을 고려할 필요가 없기 때문에, 도 10에 도시하는 단면에서는, 컨택트 홀(16)의 좌우에 고려되는, 여분의 마스크 어긋남 폭(1.2(㎛))을 생략할 수 있다. 그리고, 컨택트 홀(16) 폭을 좁힘으로써, 횡형 PNP 트랜지스터 사이즈를 축소할 수 있다. 또한, 컨택트 홀(17)에서도, 마찬가지의 효과를 얻을 수 있다.
마지막으로, 도 10에 도시한 바와 같이, 컨택트 홀(15, 16, 17)에는, 예를 들면, Al-Si막, Al-Si-Cu막, Al-Cu막 등으로 이루어지는 알루미늄 합금막(18)을 선택적으로 형성하여, 베이스 전극(19), 에미터 전극(20), 콜렉터 전극(21)을 형성한다.
또한, 본 실시 형태에서는, 에미터 영역으로서 이용하는 P형의 확산층(6, 7) 및 콜렉터 영역으로서 이용하는 P형의 확산층(8, 9)을 형성할 때에, 컨택트 홀(16, 17)을 통하여, 가속 전압이 서로 다른 2회의 이온 주입 공정에 의해 형성하는 경우에 대해서 설명했지만, 이 경우에 한정되는 것은 아니다. 예를 들면, 컨택트 홀(16, 17)을 통하여, 3회, 4회 등, 복수 회의 이온 주입 공정에 의해 P형의 확산층(6, 7) 및 P형의 확산층(8, 9)을 형성하는 경우이어도 된다. 또한, 적어도 에미터 영역으로서 이용하는 P형의 확산층(6, 7)을 형성할 때에만, 컨택트 홀(16)을 이용하는 경우에도, 전술한 효과를 얻을 수 있다. 그 밖에, 본 발명의 요지를 일탈하지 않는 범위에서, 다양한 변경이 가능하다.
본 발명에서는, 에미터 영역은, 그 표면 영역보다도 심부에 확산 폭이 넓은 영역을 갖고 있다. 이 구조에 의해, 에피택셜층 심부에 최소 폭의 베이스 폭(Wb)이 형성되어, 자유 캐리어(정공)의 재결합을 방지하여, 원하는 hfe값을 얻을 수 있다.
또한, 본 발명에서는, 에미터 영역은, 그 표면 근방 및 심부에서, 불순물 농도가 높은 영역을 갖고 있다. 이 구조에 의해, 에미터 전극의 컨택트 저항을 저감할 수 있다.
또한, 본 발명에서는, 에미터 영역이 에피택셜층 심부까지 형성되어 있다. 이 구조에 의해, 콜렉터 영역을 축소하고, 디바이스 사이즈를 축소한 경우라도, 전류 능력을 유지할 수 있다.
또한, 본 발명에서는, 에피택셜층 상에 절연층을 퇴적하고, 절연층에 컨택트 홀을 형성한 후에, 컨택트 홀을 이용해서 에미터 영역을 형성한다. 이 제조 방법에 의해, 에미터 영역용의 확산층 및 콜렉터 영역용의 확산층과 컨택트 홀과의 마스크 어긋남을 고려할 필요가 없어, 디바이스 사이즈를 축소할 수 있다.
또한, 본 발명에서는, 이온 주입 조건이 서로 다른 2회의 이온 주입 공정에 의해, 에미터 영역을 형성한다. 이 제조 방법에 의해, 에피택셜층의 심부에 최소 폭의 베이스 폭(Wb)을 형성하여, 원하는 hfe값을 얻을 수 있다. 또한, 에미터 영역의 표면 근방의 불순물 농도를 높게 하여, 컨택트 저항을 저감할 수 있다.

Claims (5)

  1. 반도체층과, 상기 반도체층에 형성되는 에미터 영역, 베이스 영역 및 콜렉터 영역을 갖는 반도체 장치에 있어서,
    상기 에미터 영역은, 상기 반도체층 표면 근방보다도 심부에 폭넓게 확산되어 있는 영역을 갖고, 상기 에미터 영역과 상기 콜렉터 영역의 이간 거리는, 상기 에미터 영역의 폭넓게 확산되어 있는 영역에서, 가장 좁은 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 에미터 영역의 농도는, 그 농도 구배에 2개소의 변곡 영역을 갖는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 반도체층은, 반도체 기판 상에 에피택셜층이 적층되어 있고, 상기 에미터 영역은, 상기 에피택셜층에만 형성되어 있는 것을 특징으로 하는 반도체 장치.
  4. 반도체층에 콜렉터 영역을 형성하고, 상기 반도체층 상면에 절연층을 형성 한 후, 상기 콜렉터 영역이 형성된 영역의 내측에 에미터 영역용의 컨택트 홀을 형성하는 공정과,
    상기 절연층을 마스크로서 이용하여, 상기 컨택트 홀을 통하여, 상기 에미터 영역을 형성하기 위한 불순물을 이온 주입하는 공정을 갖고,
    상기 에미터 영역을 형성하는 공정에서는, 상기 컨택트 홀 하방에 불순물 농도의 피크 위치가 서로 다른 제1 확산층과 제2 확산층을 형성하고, 상기 제1 확산층의 불순물 농도의 피크가, 상기 제2 불순물 농도의 피크보다도 심부에 위치하도록 이온 주입을 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 에미터 영역을 형성하는 공정에서는, 상기 제2 확산층을 형성하는 이온 주입을 행한 후, 상기 제2 확산층보다도 높은 가속 전압에 의해, 상기 제1 확산층을 형성하는 이온 주입을 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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