KR20070063432A - 반도체 기판의 제조 방법 및 반도체 장치의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 기판에 오염 물질이 부착되는 것을 억제하여 트랜지스터의 특성을 열화시키지 않고 제조할 수 있는 반도체 기판의 제조 방법 및 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
반도체 기판(41)의 제조 방법은, 실리콘 기판(11) 위에서의 SOI 소자 형성 영역(13)에만 실리콘 버퍼층(18) 및 실리콘 게르마늄층(15)이 성장하는 조건에 의해 에피택셜(epitaxial) 성장시킨다. 다음으로, 실리콘 기판(11) 위의 전면(全面)에 실리콘층(16)을 성장시킨다. 그 후, 실리콘 게르마늄층(15) 대신에 매립 절연층(31)을 매립한다. 이것에 의해, 연속되는 공정에서, 실리콘 기판(11) 위에 오염의 원인인 실리콘 게르마늄층(15)이 남는 것을 적게 할 수 있고, 처리를 행하는 노(爐; reactor) 중에 게르마늄이 확산되는 것을 억제하는 것이 가능해진다.
반도체 기판, 실리콘 버퍼층, 실리콘 게르마늄층, 매립 절연층
Description
도 1은 일 실시예에서의 반도체 기판의 제조 방법을 공정순으로 나타내는 모식도로서, (a)는 반도체 기판의 제조 방법을 나타내는 모식 평면도, (b)는 반도체 기판의 제조 방법을 나타내는 모식 단면도.
도 2는 반도체 기판의 제조 방법을 나타내는 모식도로서, (a)는 반도체 기판의 제조 방법을 나타내는 모식 평면도, (b)는 반도체 기판의 제조 방법을 나타내는 모식 단면도.
도 3은 반도체 기판의 제조 방법을 나타내는 모식도로서, (a)는 반도체 기판의 제조 방법을 나타내는 모식 평면도, (b)는 반도체 기판의 제조 방법을 나타내는 모식 단면도.
도 4는 반도체 기판의 제조 방법을 나타내는 모식도로서, (a)는 반도체 기판의 제조 방법을 나타내는 모식 평면도, (b)는 반도체 기판의 제조 방법을 나타내는 모식 단면도.
도 5는 반도체 기판의 제조 방법을 나타내는 모식도로서, (a)는 반도체 기판의 제조 방법을 나타내는 모식 평면도, (b)는 반도체 기판의 제조 방법을 나타내는 모식 단면도.
도 6은 반도체 기판의 제조 방법을 나타내는 모식도로서, (a)는 반도체 기판의 제조 방법을 나타내는 모식 평면도, (b)는 반도체 기판의 제조 방법을 나타내는 모식 단면도.
도 7은 반도체 기판의 제조 방법을 나타내는 모식도로서, (a)는 반도체 기판의 제조 방법을 나타내는 모식 평면도, (b)는 반도체 기판의 제조 방법을 나타내는 모식 단면도.
도 8은 반도체 기판의 제조 방법을 나타내는 모식도로서, (a)는 반도체 기판의 제조 방법을 나타내는 모식 평면도, (b)는 반도체 기판의 제조 방법을 나타내는 모식 단면도.
도 9는 반도체 기판의 제조 방법을 나타내는 모식도로서, (a)는 반도체 기판의 제조 방법을 나타내는 모식 평면도, (b)는 반도체 기판의 제조 방법을 나타내는 모식 단면도.
도 10은 반도체 기판의 제조 방법을 나타내는 모식도로서, (a)는 반도체 기판의 제조 방법을 나타내는 모식 평면도, (b)는 반도체 기판의 제조 방법을 나타내는 모식 단면도.
도 11은 반도체 기판의 제조 방법을 나타내는 모식도로서, (a)는 반도체 기판의 제조 방법을 나타내는 모식 평면도, (b)는 반도체 기판의 제조 방법을 나타내는 모식 단면도.
도 12는 반도체 장치의 제조 방법을 나타내는 모식도로서, (a)는 반도체 장 치의 제조 방법을 나타내는 모식 평면도, (b)는 반도체 장치의 제조 방법을 나타내는 모식 단면도, (c)는 반도체 장치의 제조 방법을 나타내는 모식 단면도.
도 13은 종래의 반도체 기판의 제조 방법을 나타내는 모식 단면도.
도면의 주요 부분에 대한 부호의 설명
11 : 실리콘 기판 11a : 표면
12 : 소자 분리막 13 : SOI 소자 형성 영역
14 : 벌크 소자 형성 영역 15 : 실리콘 게르마늄층
15a : 제 1 실리콘 게르마늄층 15b : 제 2 실리콘 게르마늄층
16 : 실리콘층 16a : 제 1 실리콘층
16b : 제 2 실리콘층 17 : 단결정 에피택셜막
17a : 한쪽 면 17b : 다른쪽 면
18 : 실리콘 버퍼층 19 : 단결정 에피택셜 영역
21 : 제 1 지지체 구멍 22 : 제 2 지지체 구멍
23 : 제 1 지지체 구멍 형성 영역 24 : 제 2 지지체 구멍 형성 영역
25 : 소자 영역 26 : 지지체
26a : 제 1 측면 26b : 제 2 측면
26c : 제 3 측면 26d : 제 4 측면
27 : 지지체 형성막 28 : 지지체 형성 영역
29 : 공동부(空洞部) 31 : 매립 절연층
32 : 절연막 41 : 반도체 기판
51 : 반도체 장치 52 : 게이트 절연막
53 : 게이트 전극 54a, 54b : LDD층
55a, 55b : 측벽 56a : 소스 전극층
56b : 드레인 전극층
본 발명은 반도체 기판의 제조 방법 및 반도체 장치의 제조 방법에 관한 것으로서, 특히 반도체 기판에 SOI(Silicon On Insulator) 구조를 형성하는 기술에 관한 것이다.
상기한 반도체 기판의 제조 방법은, 예를 들어 비특허문헌 1에 기재된 바와 같이, SBSI(Separation by Bonding Si Islands)법을 이용하여 벌크(bulk) 실리콘 기판 위에 SOI층을 부분적으로 형성하고, 이 SOI층에 SOI 트랜지스터를 더 형성한다. SOI층을 부분적으로 형성함으로써 SOI 트랜지스터를 저비용으로 형성하는 것이 가능해진다.
벌크 실리콘 기판 위에 SOI 구조를 형성하는 방법을 도 13을 참조하면서 설명한다. 도 13은 반도체 기판의 제조 방법의 일부를 나타내는 모식 단면도이다. 벌크 실리콘 기판(101) 위에 SOI 구조를 형성할 경우, SOI 구조 영역과 벌크 구조 영역의 영역을 절연시키기 위해 LOCOS(Local Oxidation Silicon) 산화막(104)을 벌크 실리콘 기판 위에 형성하는 것을 생각할 수 있다. LOCOS 산화막(104)은 벌크 실리콘 기판(101) 위에 형성된 도시하지 않은 산화막, 및 질화막을 패터닝하고, 도 13에 나타낸 바와 같이 원하는 위치에 형성한다. 그 후, 질화막을 제거한 후에, SOI 영역(102) 위의 산화막을 제거하고, 벌크 실리콘 기판(101) 위에 실리콘 게르마늄(SiGe)층(105), 실리콘(Si)층(106)을 에피택셜(epitaxial) 성장시킨다. 이것에 의해, SOI 영역(102)의 벌크 실리콘 기판(101) 위에는 벌크 실리콘 기판(101)의 결정성이 반영된 단결정 실리콘층(도시하지 않은 제 1 실리콘 게르마늄층, 및 제 1 실리콘층(106a))이 형성된다. 한편, SOI 영역(102) 이외의 영역의 벌크 실리콘 기판(101) 위에는 다결정 실리콘층(112)(제 2 실리콘 게르마늄층(105b), 제 2 실리콘층(106b))이 형성된다.
다음으로, 제 1 실리콘층(106a)을 지지하도록 지지체(107)를 형성하기 위한 지지체 구멍(107a)을 형성한다. 그 위로부터 지지체(107)를 형성하기 위한 산화막을 성막(成膜)하고, 소자 영역 형상을 얻도록 주변의 산화막, 실리콘층(106), 실리콘 게르마늄층(105)을 건식 에칭한다(지지체 형성). 그 후, 제 1 실리콘층(106a)의 하측에 있는 제 1 실리콘 게르마늄층을 불질산에 의해 선택적으로 에칭하여 제거하면, 제 1 실리콘층(106a)이 지지체(107)에 의해 지지되고 제 1 실리콘층(106a) 아래에 공동부가 형성된다. 그리고, 이 공동부에 SiO2 등의 절연층을 매립함으로써 벌크 실리콘 기판(101)과 제 1 실리콘층(106a) 사이에 BOX(Buried Oxide)층(108)을 형성한다(BOX층 형성). 그 후, 벌크 실리콘 기판(101) 표면을 평탄화 처리하여 실리콘층(106a)을 표면에 노출시킴으로써 벌크 실리콘 기판(101) 위의 SOI 영역(102) 에 SOI 구조가 형성된다.
[비특허문헌 1] T. Sakai et al., Second International SiGe Technology and Device Meeting, Meeting Abstract, pp.230-231, May(2004)
그러나, SOI 영역(102) 이외의 영역에 형성된 제 2 실리콘 게르마늄층(105b)은 오염의 원인이며, 지지체 형성 및 BOX층 형성을 행한 후도 제거되지 않아, 제 2 실리콘 게르마늄층(105b)은 노출된 상태로 후공정까지 남는다. 이것에 의해, 예를 들어 반도체 기판을 형성하기 위한 노(爐; reactor) 중이 게르마늄의 분위기로 되고, 반도체 기판을 완성시킬 때까지 게르마늄이 반도체 기판의 막 등에 부착됨으로써, 누설 전류가 발생하는 등 트랜지스터의 특성을 열화시킨다는 문제가 있었다.
본 발명은 반도체 기판에 오염 물질이 부착되는 것을 억제하여 트랜지스터의 특성을 열화시키지 않고 제조할 수 있는 반도체 기판의 제조 방법 및 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명에 따른 반도체 기판의 제조 방법은, 반도체 기재(基材) 위에 제 1 반도체층을 형성하는 공정과, 상기 제 1 반도체층보다도 에칭의 선택비가 작은 제 2 반도체층을 상기 제 1 반도체층 위에 형성하는 공정과, 소자 영역 주변의 상기 제 2 반도체층 및 상기 제 1 반도체층의 일부를 제거하여 상기 반도체 기재를 노출시키는 지지체 구멍을 형성하는 공정과, 상기 지지체 구멍을 메우고, 또한 상기 제 2 반도체층이 덮이도록 하여 상기 반도체 기재 위에 지지체 형성층을 형성하는 공정과, 상기 지지체 구멍과 상기 소자 영역을 포함하는 영역을 남기고, 그 이외의 부분을 에칭함으로써, 지지체 및 상기 지지체의 하방(下方)에 위치하는 상기 제 1 반도체층 및 상기 제 2 반도체층의 단부(端部) 일부를 노출시키는 노출면을 형성하는 공정과, 상기 노출면을 통하여 상기 제 1 반도체층을 에칭함으로써, 상기 소자 영역의 상기 제 2 반도체층과 상기 반도체 기재 사이에 공동부(空洞部)를 형성하는 공정과, 상기 공동부 내에 매립 절연층을 형성하는 공정과, 상기 제 2 반도체층의 상방(上方)을 평탄화 처리하고, 상기 제 2 반도체층 위에 위치하는 상기 지지체의 일부를 제거하는 공정을 포함하며, 상기 제 1 반도체층을 형성하는 공정은, 상기 반도체 기재 위에서의 산화막이 없는 제 1 영역에 상기 제 1 반도체층을 제 1 조건에 의해 성막(成膜)한다.
이 방법에 의하면, 반도체 기재 위에서의 산화막이 형성되지 않은 제 1 영역에 제 1 반도체층이 선택적으로 형성되는 제 1 조건에 의해 성막하기 때문에, 소자 영역 근방(제 1 영역의 반도체 기재 위)에 있는 제 1 반도체층 대신에 매립 절연층을 매립할 수 있는 동시에, 매립 절연층을 매립한 후, 반도체 기재 위에 오염의 원인인 제 1 반도체층이 남는 것을 억제할 수 있다. 따라서, 이어서 처리를 행하였을 때, 오염 물질이 반도체 기재 위에 부착되는 것에 의한, 트랜지스터의 특성을 열화시키는 것을 억제할 수 있다. 예를 들어 처리를 행하는 노 중에 오염의 원인인 오염 물질(제 1 반도체층)이 확산되는 것을 억제할 수 있다.
본 발명에 따른 반도체 기판의 제조 방법에서는, 상기 제 1 반도체층을 형성하는 공정 및 상기 제 2 반도체층을 형성하는 공정은, 에피택셜(epitaxial) 성장 기술을 이용하여 상기 제 1 반도체층 및 상기 제 2 반도체층을 성장시킨다.
이 방법에 의하면, 에피택셜 성장 기술을 이용하고 있기 때문에, 반도체 기재 또는 반도체 기재에 형성된 막의 결정을 이어받아 제 1 반도체층 및 제 2 반도체층을 형성할 수 있다. 예를 들어 노출된 반도체 기재 위에 단결정 제 1 반도체층 및 제 2 반도체층을 형성할 수 있다.
본 발명에 따른 반도체 기판의 제조 방법에서는, 상기 제 1 반도체층을 형성하는 공정에서의 상기 제 1 조건은 상기 반도체 기재의 온도를 450℃로 유지하는 동시에, 상기 제 1 영역에 상기 제 1 반도체층을 30㎚ 성막한다.
이 방법에 의하면, 상기한 제 1 조건에 의해 성막함으로써, 제 1 영역만 선택적으로 제 1 반도체층을 형성하는 것이 가능해지기 때문에, 소자 영역 근방에 있는 제 1 반도체층 대신에 매립 절연층을 매립할 수 있는 동시에, 매립 절연층을 매립한 후, 반도체 기재 위에 오염의 원인인 제 1 반도체층이 남는 것을 억제할 수 있다.
본 발명에 따른 반도체 기판의 제조 방법에서는, 상기 제 1 반도체층을 형성하는 공정 전에, 상기 반도체 기재의 결정성을 이어받아 상기 제 1 반도체층을 형성하도록 상기 반도체 기재 위에 제 3 반도체층을 형성하는 공정을 더 갖고, 상기 제 3 반도체층을 형성하는 공정은, 상기 반도체 기재가 노출되어 있는 영역에만 상기 제 3 반도체층을 제 2 조건에 의해 성막한다.
이 방법에 의하면, 산화막이 형성되지 않은 반도체 기재가 노출되어 있는 영역(제 1 영역)에만 제 3 반도체층이 선택적으로 형성되는 제 2 조건에 의해 성막하 기 때문에, 제 1 반도체층을 성막할 때, 반도체 기재의 결정성을 반영시킬 수 있는 동시에, 제 1 반도체층을 산화막이 없는 제 3 반도체층 위에만 성막시키기 쉽게 할 수 있다. 이것에 의해, 소자 영역 근방에 있는 제 1 반도체층 대신에 매립 절연층을 매립할 수 있는 동시에, 매립 절연층을 매립한 후, 반도체 기재 위에 오염의 원인인 제 1 반도체층이 남는 것을 억제할 수 있다.
본 발명에 따른 반도체 기판의 제조 방법에서는, 상기 제 3 반도체층을 형성하는 공정에서의 상기 제 2 조건은 상기 반도체 기재의 온도를 600℃로부터 450℃로 낮추면서, 상기 제 1 영역에 상기 제 3 반도체층을 20㎚ 성막한다.
이 방법에 의하면, 상기한 제 2 조건에 의해 성막함으로써, 제 1 영역만 선택적으로 제 3 반도체층을 형성하는 것이 가능해지기 때문에, 제 1 반도체층을 산화막이 없는 제 3 반도체층 위에만 성막시키기 쉽게 할 수 있다.
본 발명에 따른 반도체 기판의 제조 방법에서는, 상기 제 2 반도체층을 형성하는 공정에서의 성막 조건은 상기 반도체 기재의 온도를 450℃로부터 600℃로 높이면서, 상기 제 2 반도체층을 상기 제 1 반도체층 위 및 상기 반도체 기재 위에 100㎚ 성막한다.
이 방법에 의하면, 반도체 기재가 노출된 영역 위에 소자를 형성하기 위한 단결정 제 2 반도체층을 성막할 수 있다. 또한, 산화막 위에 다결정 제 2 반도체층이 성막됨으로써, 평탄화 처리에서의 스톱퍼층으로서 사용할 수 있다.
본 발명에 따른 반도체 기판의 제조 방법에서는, 상기 제 1 반도체층은 실리콘 게르마늄층이고, 상기 제 2 반도체층은 실리콘층이다.
이 방법에 의하면, 실리콘 게르마늄층 대신에 매립 절연층을 매립한 후, 반도체 기재 위에 실리콘 게르마늄이 남는 것을 억제하기 때문에, 연속되는 처리 공정에서, 오염의 원인인 실리콘 게르마늄이 반도체 기재 위에 부착됨으로써 반도체 기판에 악영향을 미치는 것을 억제할 수 있다. 또한, 실리콘이 실리콘 게르마늄보다 에칭의 선택비가 작기 때문에, 실리콘층을 남겨 실리콘 게르마늄층을 선택적으로 에칭하여 제거하는 것이 가능해진다. 이것에 의해, 실리콘층의 하측에 매립 절연층을 메우도록 공동부를 형성할 수 있다.
상기 목적을 달성하기 위해서, 본 발명에 따른 반도체 장치의 제조 방법은, 반도체 기판의 제조 방법을 행한 후에, 상기 제 2 반도체층에 트랜지스터를 형성하는 공정을 갖는다.
이 방법에 의하면, 제 1 반도체층 대신에 매립 절연층을 매립한 후, 반도체 기재 위에 오염의 원인인 제 1 반도체층이 남는 것을 억제할 수 있기 때문에, 트랜지스터의 특성을 유지하는 것이 가능한 반도체 장치의 제조 방법을 제공할 수 있다.
이하, 본 발명에 따른 반도체 기판의 제조 방법 및 반도체 장치의 제조 방법의 실시예에 대해서 도면을 참조하면서 설명한다.
도 1 내지 도 11은 반도체 기판의 제조 방법을 나타내는 모식도이다. 도 1 내지 도 11에 있어서, (a)는 모식 평면도이고, (b)는 (a)에서의 A-A' 단면에 따른 모식 단면도이다. 이하, 반도체 기판의 제조 방법을 도 1 내지 도 11을 참조하면서 설명한다. 또한, 반도체 기판은 SOI 소자가 형성된 SOI 구조와 벌크 소자가 형 성된 벌크 구조가 혼재(混載)하는 구조를 형성하도록 SOI 소자 형성 영역과 벌크 소자 형성 영역을 갖는다. 이하, 반도체 기판의 제조 방법을 SOI 소자 형성 영역에서의 형성 방법을 주로 설명한다.
도 1에 나타낸 공정에서는, 반도체 기재(벌크 실리콘 기판)로서의 실리콘 기판(11)에 소자 분리막(12)을 형성한다. 소자 분리막(12)은 예를 들어 LOCOS(Local Oxidation of Silicon) 산화막이다. 소자 분리막(12)은 SOI 구조의 트랜지스터가 형성되는 제 1 영역으로서의 SOI 소자 형성 영역(13)과, 벌크 구조의 트랜지스터가 형성되는 벌크 소자 형성 영역(14)을 전기적으로 절연시키기 위해 형성된다. 우선, 실리콘 기판(11) 위의 전체에 실리콘 산화막(SiO2)(도시 생략)을 형성한다. 다음으로, SOI 소자 형성 영역(13) 및 벌크 소자 형성 영역(14)에서의 실리콘 기판(11) 위에 포토리소그래피 기술을 이용하여 실리콘 질화막(SiN)(도시 생략)을 형성한다. 그 후, 실리콘 질화막을 마스크로 하여 SOI 소자 형성 영역(13) 및 벌크 소자 형성 영역(14) 이외의 실리콘 기판(11)을 산화시킨다. 이것에 의해, SOI 소자 형성 영역(13) 및 벌크 소자 형성 영역(14) 이외의 영역의 실리콘 기판(11) 위에 소자 분리막(12)이 형성된다.
도 2에 나타낸 공정에서는, 실리콘 기판(11) 위에 제 3 반도체층으로서의 실리콘 버퍼(Si Buffer)층(18)을 형성한다. 상세하게는, 실리콘 기판(11) 위에서의 SOI 소자 형성 영역(13)만 선택적으로 에피택셜 성장 기술을 이용하여 실리콘 버퍼층(18)을 형성한다(선택 에피택셜 성장). 또한, 선택적으로 형성하는 방법으로서, 에피택셜 성장 기술에 의해 성장하는 막이 소정의 막 두께 이하이면 산화막 위에 성장되기 어려운 현상을 이용한다. 우선, SOI 소자 형성 영역(13)에서의 실리콘 기판(11) 위의 실리콘 산화막(도시 생략)을 포토리소그래피 기술을 이용하여 제거한다. 이것에 의해, SOI 소자 형성 영역(13)만 실리콘 기판(11)이 노출된다.
다음으로, 에피택셜 성장 기술을 이용하여, 실리콘 기판(11) 위의 전체에 하지층으로서의 실리콘 버퍼층(18)을 에피택셜 성장시킨다. 또한, 실리콘 버퍼층(18)은, 상기한 바와 같이, SOI 소자 형성 영역(13)만 선택적으로 에피택셜 성장시킨다. 이 때의 제 2 조건인 성막 조건은 실리콘 기판(11)의 표면이 산화막에 의해 덮이지 않은 영역(SOI 소자 형성 영역(13))에만 성막시키는 것이 가능한 조건이며, 예를 들어 SOI 소자 형성 영역(13)의 실리콘 기판(11) 위에 실리콘 기판(11)의 온도를 600℃로부터 450℃로 낮추면서 Si2H6(디실란) 가스를 이용하여 예를 들어 20㎚ 성장시킨다. 이것에 의해, SOI 소자 형성 영역(13)에는 실리콘 기판(11)의 결정성을 이어받아 새롭게 성장한 단결정 실리콘 버퍼층(18)이 성장한다. 한편, SOI 소자 형성 영역(13) 이외의 산화막에 의해 덮여 있는 영역(벌크 소자 형성 영역(14)의 실리콘 기판(11) 위, 소자 분리막(12) 위)에는 실리콘 버퍼층(18)이 형성되지 않는다.
도 3에 나타낸 공정에서는, 실리콘 버퍼층(18) 위에 희생층으로서 사용되는 제 1 반도체층으로서의 실리콘 게르마늄(SiGe)층(15)을 형성한다. 실리콘 게르마늄층(15)도 실리콘 버퍼층(18)과 동일하게 SOI 소자 형성 영역(13)에만 선택적으로 에피택셜 성장시켜 성막한다. 이 때의 제 1 조건인 성막 조건은 실리콘 기판(11)의 표면이 산화막에 의해 덮이지 않은 영역(실리콘 버퍼층(18)이 형성된 SOI 소자 형성 영역(13))에만 성막 가능한 조건이며, 예를 들어 SOI 소자 형성 영역(13)의 실리콘 버퍼층(18) 위에 실리콘 기판(11)의 온도를 450℃로 유지하고, Si2H6(디실란) 및 GeH4(게르만) 가스를 사용하여 예를 들어 30㎚ 성장시킨다. 이것에 의해, 실리콘 버퍼층(18) 위에는 실리콘 버퍼층(18)의 결정성을 이어받아 새롭게 성장한 단결정 실리콘 게르마늄층(15)이 성장한다. 한편, SOI 소자 형성 영역(13) 이외의 산화막에 의해 덮여 있는 영역에는 실리콘 게르마늄층(15)이 형성되지 않는다.
도 4에 나타낸 공정에서는, 실리콘 게르마늄층(15) 위 및 산화막에 의해 덮여 있는 실리콘 기판(11) 위, 즉, 실리콘 기판(11) 위의 전체에 SOI 소자를 형성하기 위한 제 2 반도체층으로서의 실리콘(Si)층(16)을 형성한다. 상세하게는, 실리콘 버퍼층(18) 및 실리콘 게르마늄층(15)과 동일하게 에피택셜 성장시켜 성막한다. 이 때의 성막 조건은 예를 들어 실리콘 게르마늄층(15) 위 및 실리콘 기판(11) 위에 실리콘 기판(11)의 온도를 450℃로부터 600℃로 높이면서, Si2H6(디실란) 가스를 사용하여 예를 들어 100㎚ 성장시킨다. 이것에 의해, 실리콘 기판(11)의 상방 전체에 걸쳐 실리콘층(16)이 성장한다. 실리콘 게르마늄층(15) 위에는 실리콘 게르마늄층(15)의 결정성을 이어받아 새롭게 성장한 단결정 제 1 실리콘층(16a)이 형성된다. 한편, SOI 소자 형성 영역(13) 이외의 산화막(소자 분리막(12)을 포함) 위에는 다결정 제 2 실리콘층(16b)이 형성된다. 또한, 제 2 실리콘층(16b)은 후공정 에서 행하는 CMP 연마(Chemical Mechanical Polishing: 화학적 기계 연마) 시의 스톱퍼층으로서 사용된다. 또한, SOI 소자 형성 영역(13)에 형성된 실리콘 버퍼층(18), 실리콘 게르마늄층(15), 및 제 1 실리콘층(16a)을 합하여 단결정 에피택셜막(17)이라고 부른다.
이상과 같은 성막 조건에 의해, 산화막이 형성되지 않은 실리콘 기판(11)(SOI 소자 형성 영역(13)) 위만 선택적으로 실리콘 버퍼층(18)을 성장시키기 때문에, 실리콘 버퍼층(18) 위에만 실리콘 게르마늄층(15)을 성장시키기 쉽게 하는 것이 가능해진다. 또한, SOI 소자 형성 영역(13) 이외에서는 필요가 없는 실리콘 게르마늄층(15)을 SOI 소자 형성 영역(13) 이외에 성장시키지 않게 할 수 있다.
도 5에 나타낸 공정에서는, 단결정 에피택셜막(17)에 제 1 지지체 구멍(21)과 제 2 지지체 구멍(22)을 형성한다. 우선, 제 1 지지체 구멍(21)이 형성되는 영역인 제 1 지지체 구멍 형성 영역(23)과, 제 2 지지체 구멍(22)이 형성되는 영역인 제 2 지지체 구멍 형성 영역(24)에 상당하는 영역이 개구되는 레지스트 패턴(도시 생략)을 포토리소그래피 기술을 이용하여 형성한다. 다음으로, 이 레지스트 패턴을 마스크로 하여 제 1 지지체 구멍 형성 영역(23) 및 제 2 지지체 구멍 형성 영역(24)의 제 1 실리콘층(16a), 실리콘 게르마늄층(15), 실리콘 버퍼층(18), 실리콘 기판(11)의 일부를 차례로 에칭에 의해 제거한다. 이것에 의해, 단결정 에피택셜 영역(19)에 제 1 지지체 구멍(21)과 제 2 지지체 구멍(22)이 형성된다.
또한, 제 1 지지체 구멍(21) 및 제 2 지지체 구멍(22)을 개구함으로써, 단결정 에피택셜막(17)의 한쪽 면(17a)과 다른쪽 면(17b)이 노출되는 동시에, 실리콘 기판(11)의 표면(11a)이 노출된다. 또한, 제 1 지지체 구멍(21)과 제 2 지지체 구멍(22) 사이의 영역이 소자 영역(25)으로 된다.
도 6에 나타낸 공정에서는, 실리콘 기판(11) 위의 전체에 지지체(26)(도 7 참조)를 형성하기 위한 지지체 형성층인 지지체 형성막(27)을 형성한다. 지지체 형성막(27)은 예를 들어 실리콘 산화막(SiO2)이다. 우선, 전(前)공정에서 사용한 레지스트 패턴을 제거한다. 다음으로, 예를 들어 CVD(Chemical Vapor Deposition)법 등에 의해, 실리콘 산화막 등의 지지체 형성막(27)을 제 1 지지체 구멍(21) 및 제 2 지지체 구멍(22) 중에 매립하는 동시에, 실리콘층(16)을 덮도록 실리콘 기판(11) 위의 전체에 형성한다.
이상과 같은 지지체 형성막(27)을 형성함으로써, 제 1 지지체 구멍(21) 중에 매립된 지지체 형성막(27)의 일부(27a)와 단결정 에피택셜막(17)의 한쪽 면(17a)이 밀착된 상태로 되어 있다. 한편, 제 2 지지체 구멍(22) 중에 매립된 지지체 형성막(27)의 일부(27b)와 단결정 에피택셜막(17)의 다른쪽 면(17b)이 밀착된 상태로 되어 있다.
도 7에 나타낸 공정에서는, 지지체(26)가 형성되는 영역인 지지체 형성 영역(28) 이외의 지지체 형성막(27)의 일부를 제거한다. 제거하는 방법은 지지체(26)의 평면 형상 영역 이외의 일부가 개구되는 레지스트 패턴(도시 생략)을 마스크로 하여 에칭에 의해 제거한다. 또한, 동일한 레지스트 패턴을 마스크로 하여 지지체 형성 영역(28) 이외의 단결정 에피택셜막(17) 및 제 2 실리콘층(16b)의 일부를 에 칭에 의해 제거한다.
이상에 의해, 지지체 형성막(27)으로부터 지지체(26)가 형성되고, 지지체(26)의 제 1 측면(26a) 및 제 2 측면(26b)(도 7의 (a) 참조)이 노출된다. 또한, 지지체(26)에서의 제 3 측면(26c) 및 제 4 측면(26d)은 단결정 에피택셜막(17)과 밀착된 상태로 되어 있다. 또한, 지지체(26)의 제 1 측면(26a) 및 제 2 측면(26b)의 하측에 있는 단결정 에피택셜막(17)의 측면은 제 1 실리콘층(16a), 실리콘 게르마늄층(15) 및 실리콘 버퍼층(18)이 노출된 노출면으로 되어 있다.
도 8에 나타낸 공정에서는, 지지체(26)의 하측에 있는 실리콘 게르마늄층(15) 및 실리콘 버퍼층(18)을 선택적으로 제거한다. 우선, 전공정에서 사용한 레지스트 패턴을 제거한다. 다음으로, 지지체(26)의 하측에 있는 단결정 에피택셜막(17)에 불질산 등의 에칭액을 접촉시킨다. 이 때, 단결정 에피택셜막(17)이 노출되어 있는 부분(지지체(26)의 제 1 측면(26a) 및 제 2 측면(26b) 하측의 노출면)부터 에칭된다. 제 1 실리콘층(16a)은 실리콘 게르마늄층(15) 및 실리콘 버퍼층(18)보다 에칭의 선택비가 작기 때문에, 제 1 실리콘층(16a)을 남겨 실리콘 게르마늄층(15) 및 실리콘 버퍼층(18)을 선택적으로 에칭하여 제거하는 것이 가능하다.
이상에 의해, 실리콘 기판(11)과 제 1 실리콘층(16a) 사이에 중공(中空)의 공동부(29)가 형성된다. 또한, 공동부(29)가 형성됨으로써, 제 1 실리콘층(16a)의 하측에 지지하는 것이 없어지지만, 지지체(26)의 제 3 측면(26c) 및 제 4 측면(26d)에 의해, 제 1 실리콘층(16a)을 유지(지지)하는 것이 가능하게 되어 있다.
도 9에 나타낸 공정에서는, 공동화된 공동부(29)에 매립 절연층(BOX층: Buried Oxide층)(31)을 형성한다. 매립 절연층(31)은 예를 들어 실리콘 산화막이며, 열산화법을 이용함으로써, 실리콘 기판(11) 및 제 1 실리콘층(16a)에 함유되는 실리콘과 산소가 반응하여 형성된다. 또한, 상기한 열산화 처리에 있어서, 실리콘 기판(11) 위에 오염의 원인인 게르마늄이 없기 때문에, 처리를 행하는 노 중이 게르마늄의 분위기로 되는 것이 억제된다.
도 10에 나타낸 공정에서는, 실리콘 기판(11) 위의 필요한 부분에 산화막을 매립하는 동시에, 실리콘 기판 위를 평탄화한다. 우선, SOI 소자를 전기적으로 절연시키기 위해, 실리콘 기판(11)의 상방 전체에 실리콘 산화막으로 이루어지는 절연막(32)을 형성한다. 절연막(32)은 예를 들어 CVD법에 의해 형성된다. 다음으로, 제 2 실리콘층(16b)을 스톱퍼층으로 하여 CMP 연마에 의해 실리콘 기판(11) 위의 전면(全面)을 평탄화한다(평탄화 처리). 이것에 의해, 절연막(32)의 일부, 지지체(26)의 일부, 및 지지체 형성막(27)의 일부가 제거된다. 또한, 상기한 CMP 연마에 있어서, 실리콘 기판(11) 위에 오염의 원인인 게르마늄이 없기 때문에, 게르마늄에 의한 오염이 발생하기 어려워진다.
도 11의 공정에서는, 반도체 기판(41)을 완성시킨다. 우선, 제 1 실리콘층(16a) 위의 불필요한 지지체(26)의 일부, 절연막(32)의 일부, 제 2 실리콘층(16b) 위의 지지체 형성막(27)을 제거한다. 이것에 의해, 제 1 실리콘층(16a)의 상면(16c)이 노출된다. 그 후, 제 2 실리콘층(16b)을 제거한다. 또한, 상기한 에칭 처리에 있어서, 실리콘 기판(11) 위에 오염의 원인인 게르마늄이 없기 때문에, 처리를 행하는 노 중이 게르마늄의 분위기로 되는 것이 억제된다. 이상에 의해, 실 리콘 기판(11) 위에 제 1 실리콘층(16a)이 절연막(32) 및 매립 절연층(31)에 의해 소자 분리된 구조(SOI 구조)가 형성되고, 그 결과, 반도체 기판(41)이 완성된다.
이상과 같이, 이 반도체 기판(41)의 제조 방법에 의하면, 실리콘 기판(11) 위에서의 SOI 소자 형성 영역(13) 이외의 영역(소자 분리막(12) 위 및 벌크 소자 형성 영역(14) 위)만 실리콘 버퍼층(18) 및 실리콘 게르마늄층(15)이 형성되지 않는 조건에 의해 에피택셜 성장시킨다. 이것에 의해, 매립 절연층(31)을 매립하도록 실리콘층(16) 하측의 실리콘 게르마늄층(15)만을 에칭했다고 하여도, 실리콘 기판(11) 위에 오염의 원인인 게르마늄이 남는 것을 적게 할 수 있다.
도 12는 반도체 장치의 제조 방법을 나타내는 모식도이다. 도 12의 (a)는 반도체 장치의 제조 방법을 나타내는 모식 평면도이다. 도 12의 (b)는 도 12의 (a)에서의 A-A' 단면에 따른 모식 단면도이다. 도 12의 (c)는 도 12의 (a)에서의 B-B' 단면에 따른 모식 단면도이다. 이하, 반도체 장치의 제조 방법을 도 12를 참조하면서 설명한다. 또한, 반도체 장치의 제조 방법은 도 1 내지 도 11에서 설명한 반도체 기판의 제조 방법에 이어서 행해진다.
도 12에 나타낸 공정에서는, 반도체 장치(51)를 완성시킨다. 우선, 제 1 실리콘층(16a)의 표면에 열산화를 실시하여 제 1 실리콘층(16a)의 표면에 게이트 절연막(52)을 형성한다. 그리고, 예를 들어 CVD법에 의해, 게이트 절연막(52) 위에 다결정 실리콘층을 형성한다. 그 후, 포토리소그래피 기술을 이용하여 다결정 실리콘층을 패터닝함으로써, 게이트 절연막(52) 위에 게이트 전극(53)을 형성한다.
다음으로, 게이트 전극(53)을 마스크로 하여 As(비소), P(인), B(붕소) 등의 불순물을 제 1 실리콘층(16a) 내에 이온 주입함으로써, 게이트 전극(53)의 양측에 각각 배치된 저농도 불순물 도입층으로 이루어지는 LDD층(54a, 54b)(도 12의 (c) 참조)을 제 1 실리콘층(16a)에 형성한다. 그리고, 예를 들어 CVD법에 의해, LDD층(54a, 54b)이 형성된 제 1 실리콘층(16a) 위에 절연층을 형성하고, RIE 등의 건식 에칭을 이용하여 절연층을 에치백(etch-back)함으로써 게이트 전극(53)의 측벽에 측벽(55a, 55b)을 각각 형성한다.
그리고, 게이트 전극(53) 및 측벽(55a, 55b)을 마스크로 하여 As, P, B 등의 불순물을 제 1 실리콘층(16a) 내에 이온 주입한다. 이것에 의해, 제 1 실리콘층(16a)에서의 측벽(55a, 55b)의 측방에 고농도 불순물 도입층으로 이루어지는 소스/드레인 전극층(56a ,56b)이 형성되고, 그 결과, 트랜지스터가 완성된다. 또한, 벌크 소자 형성 영역(14)에 벌크 소자를 형성함으로써, 실리콘 기판(11) 위에 SOI 소자와 벌크 소자가 혼재하는 반도체 장치(51)가 완성된다.
이상과 같이, 반도체 장치(51)의 제조 방법에 의하면, 매립 절연층(31)을 매립하도록 제 1 실리콘층(16a) 하측의 실리콘 게르마늄층(15)을 에칭에 의해 제거한 후, 실리콘 기판(11) 위에 오염의 원인인 게르마늄이 남는 양을 적게 하는 것이 가능해지기 때문에, 연속적으로 처리를 행하였다고 하여도, 트랜지스터의 특성을 열화시키는 것이 억제되는 반도체 장치(51)를 제공할 수 있다.
이상 상술한 바와 같이, 본 실시예의 반도체 기판의 제조 방법 및 반도체 장치의 제조 방법에 의하면, 이하에 나타낸 효과가 얻어진다.
(1) 본 실시예에 의하면, 산화막이 형성되지 않은 실리콘 기판(11)이 노출되 어 있는 영역(SOI 소자 형성 영역(13))에만 실리콘 버퍼층(18) 및 실리콘 게르마늄층(15)이 선택적으로 성장하기 위한 조건에 의해 성막하기 때문에, 제 1 실리콘층(16a) 하측에 형성된 실리콘 게르마늄층(15) 대신에 매립 절연층(31)을 매립할 수 있는 동시에, 지지체(26)의 형성 및 매립 절연층(31)을 매립한 후, 실리콘 기판(11) 위에 오염의 원인인 게르마늄이 남는 것을 억제할 수 있다. 따라서, 연속되는 공정에서, 노 중에 게르마늄이 확산되는 것이 억제되고, 게르마늄이 실리콘 기판(11) 위에 부착되는 것에 의한, 트랜지스터의 특성을 열화시키는 것을 억제할 수 있다.
또한, 본 실시예는 상기에 한정되지 않아, 이하와 같은 형태로 실시할 수도 있다.
(변형예 1) 상기한 바와 같이, 산화막이 형성되지 않은 영역(SOI 소자 형성 영역(13))에만 실리콘 버퍼층(18) 및 실리콘 게르마늄층(15)이 성장하는 조건에 의해 성막하는 것 대신에, 산화막 위에 실리콘 게르마늄층(15)이 성장하지 않을 정도의 막 두께이면, 산화막 위에 실리콘 버퍼층(18)이 성막될 수도 있다.
(변형예 2) 상기한 바와 같이, 공동부(29)에 매립 절연층(31)을 형성하는 방법은 열산화법에 한정되지 않아, 예를 들어 CVD법에 의해 형성하도록 할 수도 있다.
(변형예 3) 상기한 바와 같이, 반도체 기재의 재질로서 실리콘을 사용하여 설명했지만, 이것에 한정되지 않아, 예를 들어 Ge, SiGe, SiC, SiSn, PbS, GaAs, InP, GaP, GaN, ZnSe 등을 사용하도록 할 수도 있다.
(변형예 4) 상기한 바와 같이, 제 1 반도체층의 재질로서 실리콘 게르마늄, 제 2 반도체층의 재질로서 실리콘을 예로 들어 설명했지만, 제 1 반도체층보다도 에칭의 선택비가 작은 제 2 반도체층을 조합시키면 되고, 예를 들어 제 1 반도체층과 제 2 반도체층의 재질로서, Ge, SiC, SiSn, PbS, GaAs, InP, GaP, GaN, ZnSe 등 중에서 선택된 조합을 사용하도록 할 수도 있다.
(변형예 5) 상기한 바와 같이, 에피택셜 성장시킬 때에 사용하는 Si2H6(디실란) 가스 대신에, SiH4(실란)이나 SiH2Cl2(디클로로실란) 가스를 사용하도록 할 수도 있다.
상술한 바와 같이 본 발명에 의하면, 반도체 기판에 오염 물질이 부착되는 것을 억제하여 트랜지스터의 특성을 열화시키지 않고 제조할 수 있는 반도체 기판의 제조 방법 및 반도체 장치의 제조 방법을 제공할 수 있다.
Claims (8)
- 반도체 기재(基材) 위에 제 1 반도체층을 형성하는 공정과,상기 제 1 반도체층보다도 에칭의 선택비가 작은 제 2 반도체층을 상기 제 1 반도체층 위에 형성하는 공정과,소자 영역 주변의 상기 제 2 반도체층 및 상기 제 1 반도체층의 일부를 제거하여 상기 반도체 기재를 노출시키는 지지체 구멍을 형성하는 공정과,상기 지지체 구멍을 메우고, 또한 상기 제 2 반도체층이 덮이도록 하여 상기 반도체 기재 위에 지지체 형성층을 형성하는 공정과,상기 지지체 구멍과 상기 소자 영역을 포함하는 영역을 남기고, 그 이외의 부분을 에칭함으로써, 지지체 및 상기 지지체의 하방(下方)에 위치하는 상기 제 1 반도체층 및 상기 제 2 반도체층의 단부(端部) 일부를 노출시키는 노출면을 형성하는 공정과,상기 노출면을 통하여 상기 제 1 반도체층을 에칭함으로써, 상기 소자 영역의 상기 제 2 반도체층과 상기 반도체 기재 사이에 공동부(空洞部)를 형성하는 공정과,상기 공동부 내에 매립 절연층을 형성하는 공정과,상기 제 2 반도체층의 상방(上方)을 평탄화 처리하고, 상기 제 2 반도체층 위에 위치하는 상기 지지체의 일부를 제거하는 공정을 포함하며,상기 제 1 반도체층을 형성하는 공정은, 상기 반도체 기재 위에서의 산화막 이 없는 제 1 영역에 상기 제 1 반도체층을 제 1 조건에 의해 성막(成膜)하는 것을 특징으로 하는 반도체 기판의 제조 방법.
- 제 1 항에 있어서,상기 제 1 반도체층을 형성하는 공정 및 상기 제 2 반도체층을 형성하는 공정은, 에피택셜(epitaxial) 성장 기술을 이용하여 상기 제 1 반도체층 및 상기 제 2 반도체층을 성장시키는 것을 특징으로 하는 반도체 기판의 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제 1 반도체층을 형성하는 공정에서의 상기 제 1 조건은 상기 반도체 기재의 온도를 450℃로 유지하는 동시에, 상기 제 1 영역에 상기 제 1 반도체층을 30㎚ 성막하는 것을 특징으로 하는 반도체 기판의 제조 방법.
- 제 1 항에 있어서,상기 제 1 반도체층을 형성하는 공정 전에, 상기 반도체 기재의 결정성을 이어받아 상기 제 1 반도체층을 형성하도록 상기 반도체 기재 위에 제 3 반도체층을 형성하는 공정을 더 갖고,상기 제 3 반도체층을 형성하는 공정은, 상기 반도체 기재가 노출되어 있는 영역에만 상기 제 3 반도체층을 제 2 조건에 의해 성막하는 것을 특징으로 하는 반도체 기판의 제조 방법.
- 제 4 항에 있어서,상기 제 3 반도체층을 형성하는 공정에서의 상기 제 2 조건은 상기 반도체 기재의 온도를 600℃로부터 450℃로 낮추면서, 상기 제 1 영역에 상기 제 3 반도체층을 20㎚ 성막하는 것을 특징으로 하는 반도체 기판의 제조 방법.
- 제 1 항에 있어서,상기 제 2 반도체층을 형성하는 공정에서의 성막 조건은 상기 반도체 기재의 온도를 450℃로부터 600℃로 높이면서, 상기 제 2 반도체층을 상기 제 1 반도체층 위 및 상기 반도체 기재 위에 100㎚ 성막하는 것을 특징으로 하는 반도체 기판의 제조 방법.
- 제 1 항에 있어서,상기 제 1 반도체층은 실리콘 게르마늄층이고,상기 제 2 반도체층은 실리콘층인 것을 특징으로 하는 반도체 기판의 제조 방법.
- 제 1 항에 기재된 반도체 기판의 제조 방법을 행한 후에, 상기 제 2 반도체층에 트랜지스터를 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
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