JP2007165584A - 半導体基板の製造方法及び半導体装置の製造方法 - Google Patents

半導体基板の製造方法及び半導体装置の製造方法 Download PDF

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Abstract

【課題】半導体基板に汚染物質が付着することを抑えトランジスタの特性を劣化させることなく製造することができる半導体基板の製造方法及び半導体装置の製造方法を提供する。
【解決手段】半導体基板41の製造方法は、シリコン基板11上におけるSOI素子形成領域13のみに、シリコンバッファ層18及びシリコンゲルマニウム層15が成長する条件でエピタキシャル成長させる。次に、シリコン基板11上の全面にシリコン層16を成長させる。そのあと、シリコンゲルマニウム層15に代えて埋め込み絶縁層31を埋め込む。これにより、引き続く工程において、シリコン基板11上に汚染の原因であるシリコンゲルマニウム層15が残ることを少なくすることができ、処理を行う炉の中にゲルマニウムが広がることを抑えることが可能となる。
【選択図】図4

Description

本発明は、半導体基板の製造方法及び半導体装置の製造方法に関し、特に、半導体基板にSOI(Silicon On Insulator)構造を形成する技術に関する。
上記した半導体基板の製造方法は、例えば、非特許文献1に記載のように、SBSI(Separation by Bonding Si Islands)法を用いて、バルクシリコン基板上にSOI層を部分的に形成し、更にこのSOI層にSOIトランジスタを形成する。SOI層を部分的に形成することでSOIトランジスタを低コストで形成することが可能となっている。
バルクシリコン基板上にSOI構造を形成する方法を、図13を参照しながら説明する。図13は、半導体基板の製造方法の一部を示す模式断面図である。バルクシリコン基板101上にSOI構造を形成する場合、SOI構造の領域とバルク構造の領域との領域を絶縁するためにLOCOS(Local Oxidation Silicon)酸化膜104をバルクシリコン基板上に形成することが考えられる。LOCOS酸化膜104は、バルクシリコン基板101上に形成された図示しない酸化膜、及び窒化膜をパターニングし、図13に示すように所望の位置に形成する。その後、窒化膜を除去した後に、SOI領域102上の酸化膜を除去し、バルクシリコン基板101上に、シリコンゲルマニウム(SiGe)層105、シリコン(Si)層106をエピタキシャル成長させる。これにより、SOI領域102のバルクシリコン基板101上には、バルクシリコン基板101の結晶性が反映された単結晶のシリコン層(図示しない第1シリコンゲルマニウム層、及び第1シリコン層106a)が形成される。一方、SOI領域102以外の領域のバルクシリコン基板101上には、多結晶のシリコン層112(第2シリコンゲルマニウム層105b、第2シリコン層106b)が形成される。
次に、第1シリコン層106aを支持するべく支持体107を形成するための支持体穴107aを形成する。その上から支持体107をつくるための酸化膜を成膜し、素子領域形状を得るように周辺の酸化膜、シリコン層106、シリコンゲルマニウム層105をドライエッチングする(支持体形成)。そのあと、第1シリコン層106aの下側にある第1シリコンゲルマニウム層をフッ硝酸で選択的にエッチングして除去すると、第1シリコン層106aが支持体107に支持され第1シリコン層106aの下に空洞部が形成される。そして、この空洞部にSiO2などの絶縁層を埋め込むことでバルクシリコン基板101と第1シリコン層106aとの間にBOX(Buried Oxide)層108を形成する(BOX層形成)。その後、バルクシリコン基板101表面を平坦化処理してシリコン層106aを表面に露出させることでバルクシリコン基板101上のSOI領域102にSOI構造が形成される。
T.Sakai et al.,Second International SiGe Technology and Device Meeting,Meeting Abstract,pp.230−231,May(2004)
しかしながら、SOI領域102以外の領域に形成された第2シリコンゲルマニウム層105bは汚染の原因であり、支持体形成及びBOX層形成を行った後も除去されず、第2シリコンゲルマニウム層105bは露出した状態で後工程まで残る。これにより、例えば半導体基板を形成するための炉の中がゲルマニウムの雰囲気になってしまい、半導体基板を完成させるまでにゲルマニウムが半導体基板の膜などに付着することにより、リーク電流が発生するなどトランジスタの特性を劣化させるという問題があった。
本発明は、半導体基板に汚染物質が付着することを抑えトランジスタの特性を劣化させることなく製造することができる半導体基板の製造方法及び半導体装置の製造方法を提供することを目的とする。
上記目的を達成するために、本発明に係る半導体基板の製造方法は、半導体基材上に第1半導体層を形成する工程と、前記第1半導体層よりもエッチングの選択比が小さい第2半導体層を前記第1半導体層の上に形成する工程と、素子領域周辺の前記第2半導体層および前記第1半導体層の一部を除去して前記半導体基材を露出させる支持体穴を形成する工程と、前記支持体穴を埋め、かつ前記第2半導体層が覆われるようにして前記半導体基材上に支持体形成層を形成する工程と、前記支持体穴と前記素子領域とを含む領域を残して、その他の部分をエッチングすることにより、支持体および前記支持体の下方に位置する前記第1半導体層及び前記第2半導体層の端部の一部を露出させる露出面を形成する工程と、前記露出面を介して前記第1半導体層をエッチングすることにより、前記素子領域の前記第2半導体層と前記半導体基材との間に空洞部を形成する工程と、前記空洞部内に埋め込み絶縁層を形成する工程と、前記第2半導体層の上方を平坦化処理し、前記第2半導体層上に位置する前記支持体の一部を取り除く工程と、を含み、前記第1半導体層を形成する工程は、前記半導体基材上における酸化膜の無い第1領域に前記第1半導体層を第1条件で成膜する。
この方法によれば、半導体基材上における酸化膜が形成されていない第1領域に第1半導体層が選択的に形成される第1条件で成膜するので、素子領域近傍(第1領域の半導体基材上)にある第1半導体層に代えて埋め込み絶縁層を埋め込むことができるとともに、埋め込み絶縁層を埋め込んだあと、半導体基材上に汚染の原因である第1半導体層が残ることを抑えることができる。よって、引き続いて処理を行ったとき、汚染物質が半導体基材上に付着することによる、トランジスタの特性を劣化させることを抑えることができる。例えば、処理を行う炉の中に汚染の原因である汚染物質(第1半導体層)が広がることを抑えることができる。
本発明に係る半導体基板の製造方法では、前記第1半導体層を形成する工程及び前記第2半導体層を形成する工程は、エピタキシャル成長技術を用いて前記第1半導体層及び前記第2半導体層を成長させる。
この方法によれば、エピタキシャル成長技術を用いているので、半導体基材又は半導体基材に形成された膜の結晶を引き継いで、第1半導体層及び第2半導体層を形成することができる。例えば、露出した半導体基材上に、単結晶の第1半導体層及び第2半導体層を形成することができる。
本発明に係る半導体基板の製造方法では、前記第1半導体層を形成する工程における前記第1条件は、前記半導体基材の温度を450℃に維持するとともに、前記第1領域に前記第1半導体層を30nm成膜する。
この方法によれば、上記した第1条件で成膜することにより、第1領域のみ選択的に第1半導体層を形成することが可能となるので、素子領域近傍にある第1半導体層に代えて埋め込み絶縁層を埋め込むことができるとともに、埋め込み絶縁層を埋め込んだあと、半導体基材上に汚染の原因である第1半導体層が残ることを抑えることができる。
本発明に係る半導体基板の製造方法では、前記第1半導体層を形成する工程の前に、前記半導体基材の結晶性を引き継いで前記第1半導体層を形成すべく前記半導体基材上に第3半導体層を形成する工程を更に有し、前記第3半導体層を形成する工程は、前記半導体基材が露出している領域のみに前記第3半導体層を第2条件で成膜する。
この方法によれば、酸化膜が形成されていない半導体基材が露出している領域(第1領域)のみに第3半導体層が選択的に形成される第2条件で成膜するので、第1半導体層を成膜するとき、半導体基材の結晶性を反映させることができるとともに、第1半導体層を酸化膜のない第3半導体層上のみに成膜させやすくすることができる。これにより、素子領域近傍にある第1半導体層に代えて埋め込み絶縁層を埋め込むことができるとともに、埋め込み絶縁層を埋め込んだあと、半導体基材上に汚染の原因である第1半導体層が残ることを抑えることができる。
本発明に係る半導体基板の製造方法では、前記第3半導体層を形成する工程における前記第2条件は、前記半導体基材の温度を600℃から450℃に下げながら、前記第1領域に前記第3半導体層を20nm成膜する。
この方法によれば、上記した第2条件で成膜することにより、第1領域のみ選択的に第3半導体層を形成することが可能となるので、第1半導体層を酸化膜のない第3半導体層上のみに成膜させやすくすることができる。
本発明に係る半導体基板の製造方法では、前記第2半導体層を形成する工程における成膜条件は、前記半導体基材の温度を450℃から600℃に上げながら、前記第2半導体層を前記第1半導体層上及び前記半導体基材上に100nm成膜する。
この方法によれば、半導体基材が露出した領域上に素子をつくるための単結晶の第2半導体層を成膜することができる。更に、酸化膜上に多結晶の第2半導体層が成膜されることにより、平坦化処理におけるストッパー層として用いることができる。
本発明に係る半導体基板の製造方法では、前記第1半導体層は、シリコンゲルマニウム層であり、前記第2半導体層は、シリコン層である。
この方法によれば、シリコンゲルマニウム層に代えて埋め込み絶縁層を埋め込んだあと、半導体基材上にシリコンゲルマニウムが残ることを抑えることから、引き続く処理工程で、汚染の原因であるシリコンゲルマニウムが半導体基材上に付着することによって半導体基板に悪影響を及ぼすことを抑えることができる。更に、シリコンがシリコンゲルマニウムよりエッチングの選択比が小さいことから、シリコン層を残してシリコンゲルマニウム層を選択的にエッチングして除去することが可能となる。これにより、シリコン層の下側に埋め込み絶縁層を埋めるべく空洞部を形成することができる。
上記目的を達成するために、本発明に係る半導体装置の製造方法は、半導体基板の製造方法を行ったあとで、前記第2半導体層にトランジスタを形成する工程を有する。
この方法によれば、第1半導体層に代えて埋め込み絶縁層を埋め込んだあと、半導体基材上に汚染の原因である第1半導体層が残ることが抑えられることから、トランジスタの特性を維持することが可能な半導体装置の製造方法を提供することができる。
以下、本発明に係る半導体基板の製造方法及び半導体装置の製造方法の実施形態について、図面を参照しながら説明する。
図1〜図11は、半導体基板の製造方法を示す模式図である。図1〜図11の各図(a)は模式平面図であり、各図(b)は各図(a)におけるA−A´断面に沿う模式断面図である。以下、半導体基板の製造方法を、図1〜図11を参照しながら説明する。なお半導体基板は、SOI素子が形成されたSOI構造とバルク素子が形成されたバルク構造とが混載する構造を形成すべくSOI素子形成領域とバルク素子形成領域とを有する。以下、半導体基板の製造方法を、SOI素子形成領域における形成方法を主に説明する。
図1に示す工程では、半導体基材(バルクシリコン基板)としてのシリコン基板11に素子分離膜12を形成する。素子分離膜12は、例えば、LOCOS(Local Oxidation of Silicon)酸化膜である。素子分離膜12は、SOI構造のトランジスタが形成される第1領域としてのSOI素子形成領域13と、バルク構造のトランジスタが形成されるバルク素子形成領域14とを電気的に絶縁させるために形成される。まず、シリコン基板11上全体に、図示しないシリコン酸化膜(SiO2)を形成する。次に、SOI素子形成領域13及びバルク素子形成領域14におけるシリコン基板11上に、フォトリソグラフィ技術を用いて図示しないシリコン窒化膜(SiN)を形成する。そのあと、シリコン窒化膜をマスクとして、SOI素子形成領域13及びバルク素子形成領域14以外のシリコン基板11を酸化させる。これにより、SOI素子形成領域13及びバルク素子形成領域14以外の領域のシリコン基板11上に、素子分離膜12が形成される。
図2に示す工程では、シリコン基板11上に、第3半導体層としてのシリコンバッファ(Si Buffer)層18を形成する。詳しくは、シリコン基板11上におけるSOI素子形成領域13のみ選択的に、エピタキシャル成長技術を用いてシリコンバッファ層18を形成する(選択エピタキシャル成長)。なお、選択的に形成する方法として、エピタキシャル成長技術によって成長する膜が所定の膜厚以下であれば酸化膜上に成長されにくい現象を利用する。まず、SOI素子形成領域13におけるシリコン基板11上のシリコン酸化膜(図示せず)を、フォトリソグラフィ技術を用いて除去する。これにより、SOI素子形成領域13のみ、シリコン基板11が露出する。
次に、エピタキシャル成長技術を用いて、シリコン基板11上の全体に、下地層としてのシリコンバッファ層18をエピタキシャル成長させる。なお、シリコンバッファ層18は、上記したように、SOI素子形成領域13のみ選択的にエピタキシャル成長させる。このときの第2条件である成膜条件は、シリコン基板11の表面が酸化膜で覆われていない領域(SOI素子形成領域13)のみに成膜させることが可能な条件であり、例えば、SOI素子形成領域13のシリコン基板11上に、シリコン基板11の温度を600℃から450℃に下げながら、Si26(ジシラン)のガスを用いて、例えば20nm成長させる。これにより、SOI素子形成領域13には、シリコン基板11の結晶性を引き継いで新たに成長した、単結晶のシリコンバッファ層18が成長する。一方、SOI素子形成領域13以外の酸化膜で覆われている領域(バルク素子形成領域14のシリコン基板11上、素子分離膜12上)には、シリコンバッファ層18が形成されない。
図3に示す工程では、シリコンバッファ層18上に、犠牲層として用いられる第1半導体層としてのシリコンゲルマニウム(SiGe)層15を形成する。シリコンゲルマニウム層15もシリコンバッファ層18と同様に、SOI素子形成領域13のみに、選択的にエピタキシャル成長させて成膜する。このときの第1条件である成膜条件は、シリコン基板11の表面が酸化膜で覆われていない領域(シリコンバッファ層18が形成されたSOI素子形成領域13)のみに成膜可能な条件であり、例えば、SOI素子形成領域13のシリコンバッファ層18上に、シリコン基板11の温度を450℃に維持し、Si26(ジシラン)及びGeH4(ゲルマン)のガスを用いて、例えば30nm成長させる。これにより、シリコンバッファ層18上には、シリコンバッファ層18の結晶性を引き継いで新たに成長した、単結晶のシリコンゲルマニウム層15が成長する。一方、SOI素子形成領域13以外の酸化膜で覆われている領域には、シリコンゲルマニウム層15が形成されない。
図4に示す工程では、シリコンゲルマニウム層15上及び酸化膜で覆われているシリコン基板11上、つまりシリコン基板11上全体にSOI素子をつくるための第2半導体層としてのシリコン(Si)層16を形成する。詳しくは、シリコンバッファ層18及びシリコンゲルマニウム層15と同様に、エピタキシャル成長させて成膜する。このときの成膜条件は、例えば、シリコンゲルマニウム層15上及びシリコン基板11上に、シリコン基板11の温度を450℃から600℃に上げながら、Si26(ジシラン)のガスを用いて、例えば100nm成長させる。これにより、シリコン基板11の上方全体に亘って、シリコン層16が成長する。シリコンゲルマニウム層15上には、シリコンゲルマニウム層15の結晶性を引き継いで新たに成長した、単結晶の第1シリコン層16aが形成される。一方、SOI素子形成領域13以外の酸化膜(素子分離膜12を含む)上には、多結晶の第2シリコン層16bが形成される。なお、第2シリコン層16bは、後工程で行うCMP研磨(Chemical Mechanical Polishing:化学的機械研磨)のときのストッパー層として用いられる。また、SOI素子形成領域13に形成された、シリコンバッファ層18、シリコンゲルマニウム層15、及び第1シリコン層16aを合わせて、単結晶エピタキシャル膜17と呼ぶ。
以上のような成膜条件により、酸化膜が形成されていないシリコン基板11(SOI素子形成領域13)上のみ選択的にシリコンバッファ層18を成長させるので、シリコンバッファ層18上のみにシリコンゲルマニウム層15を成長させ易くすることが可能となる。加えて、SOI素子形成領域13以外では必要のないシリコンゲルマニウム層15を、SOI素子形成領域13以外に成長させないようにすることができる。
図5に示す工程では、単結晶エピタキシャル膜17に、第1支持体穴21と、第2支持体穴22とを形成する。まず、第1支持体穴21が形成される領域である第1支持体穴形成領域23と、第2支持体穴22が形成される領域である第2支持体穴形成領域24とに相当する領域が開口するレジストパターン(図示せず)を、フォトリソグラフィ技術を用いて形成する。次に、このレジストパターンをマスクとして、第1支持体穴形成領域23及び第2支持体穴形成領域24の、第1シリコン層16a、シリコンゲルマニウム層15、シリコンバッファ層18、シリコン基板11の一部を、順にエッチングによって除去する。これにより、単結晶エピタキシャル領域19に、第1支持体穴21と第2支持体穴22とが形成される。
また、第1支持体穴21及び第2支持体穴22を開口したことにより、単結晶エピタキシャル膜17の一側面17aと他側面17bとが露出するとともに、シリコン基板11の表面11aが露出する。なお、第1支持体穴21と第2支持体穴22との間の領域が、素子領域25となる。
図6に示す工程では、シリコン基板11上の全体に、支持体26(図7参照)をつくるための支持体形成層である支持体形成膜27を形成する。支持体形成膜27は、例えば、シリコン酸化膜(SiO2)である。まず、前工程で使用したレジストパターンを除去する。次に、例えばCVD(Chemical Vapor Deposition)法などにより、シリコン酸化膜などの支持体形成膜27を、第1支持体穴21及び第2支持体穴22の中に埋め込むとともに、シリコン層16を覆うようにシリコン基板11上全体に形成する。
以上のような支持体形成膜27を形成することにより、第1支持体穴21の中に埋め込まれた支持体形成膜27の一部27aと、単結晶エピタキシャル膜17の一側面17aとが密着した状態になっている。一方、第2支持体穴22の中に埋め込まれた支持体形成膜27の一部27bと、単結晶エピタキシャル膜17の他側面17bとが、密着した状態になっている。
図7に示す工程では、支持体26が形成される領域である支持体形成領域28以外の支持体形成膜27の一部を除去する。除去する方法は、支持体26の平面形状の領域以外の一部が開口するレジストパターン(図示せず)をマスクとして、エッチングにより除去する。更に、同じレジストパターンをマスクとして、支持体形成領域28以外の単結晶エピタキシャル膜17及び第2シリコン層16bの一部を、エッチングにより除去する。
以上により、支持体形成膜27から支持体26が形成され、支持体26の第1側面26a及び第2側面26b(図7a参照)が露出する。また、支持体26における第3側面26c及び第4側面26dは、単結晶エピタキシャル膜17と密着した状態になっている。更に、支持体26の第1側面26a及び第2側面26bの下側にある単結晶エピタキシャル膜17の側面は、第1シリコン層16a、シリコンゲルマニウム層15及びシリコンバッファ層18が露出した露出面となっている。
図8に示す工程では、支持体26の下側にあるシリコンゲルマニウム層15及びシリコンバッファ層18を、選択的に除去する。まず、前工程で使用したレジストパターンを除去する。次に、支持体26の下側にある単結晶エピタキシャル膜17に、フッ硝酸などのエッチング液を接触させる。このとき、単結晶エピタキシャル膜17が露出している部分(支持体26の第1側面26a及び第2側面26bの下側の露出面)からエッチングされる。第1シリコン層16aは、シリコンゲルマニウム層15及びシリコンバッファ層18よりエッチングの選択比が小さいことから、第1シリコン層16aを残してシリコンゲルマニウム層15及びシリコンバッファ層18を選択的にエッチングして除去することが可能である。
以上により、シリコン基板11と第1シリコン層16aとの間に、中空の空洞部29が形成される。また、空洞部29が形成されたことにより、第1シリコン層16aの下側に支えるものがなくなるが、支持体26の第3側面26c及び第4側面26dによって、第1シリコン層16aを保持(支持)することが可能となっている。
図9に示す工程では、空洞化した空洞部29に埋め込み絶縁層(BOX層:Buried Oxide層)31を形成する。埋め込み絶縁層31は、例えばシリコン酸化膜であり、熱酸化法を用いることにより、シリコン基板11及び第1シリコン層16aに含まれるシリコンと酸素とが反応して形成される。なお、上記した熱酸化処理において、シリコン基板11上に汚染の原因であるゲルマニウムが無いことから、処理を行う炉の中がゲルマニウムの雰囲気になることが抑えられている。
図10に示す工程では、シリコン基板11上の必要な部分に酸化膜を埋め込むとともに、シリコン基板上を平坦化する。まず、SOI素子を電気的に絶縁するために、シリコン基板11の上方全体にシリコン酸化膜からなる絶縁膜32を形成する。絶縁膜32は、例えばCVD法によって形成される。次に、第2シリコン層16bをストッパー層として、CMP研磨によってシリコン基板11上の全面を平坦化する(平坦化処理)。これにより、絶縁膜32の一部、支持体26の一部、及び支持体形成膜27の一部が取り除かれる。なお、上記したCMP研磨において、シリコン基板11上に汚染の原因であるゲルマニウムが無いことから、ゲルマニウムによる汚染が発生しにくくなっている。
図11の工程では、半導体基板41を完成させる。まず、第1シリコン層16a上の不用な支持体26の一部、絶縁膜32の一部、第2シリコン層16b上の支持体形成膜27を除去する。これにより、第1シリコン層16aの上面16cが露出する。そのあと、第2シリコン層16bを除去する。なお、上記したエッチング処理において、シリコン基板11上に汚染の原因であるゲルマニウムが無いことから、処理を行う炉の中がゲルマニウムの雰囲気になることが抑えられている。以上により、シリコン基板11上に第1シリコン層16aが絶縁膜32および埋め込み絶縁層31で素子分離された構造(SOI構造)が形成され、その結果、半導体基板41が完成する。
以上のように、この半導体基板41の製造方法によれば、シリコン基板11上におけるSOI素子形成領域13以外の領域(素子分離膜12上及びバルク素子形成領域14上)のみ、シリコンバッファ層18及びシリコンゲルマニウム層15が形成されない条件でエピタキシャル成長させる。これにより、埋め込み絶縁層31を埋め込むべく、シリコン層16の下側のシリコンゲルマニウム層15のみをエッチングしたとしても、シリコン基板11上に汚染の原因であるゲルマニウムが残ることを少なくすることができる。
図12は、半導体装置の製造方法を示す模式図である。図12(a)は、半導体装置の製造方法を示す模式平面図である。図12(b)は、同図(a)におけるA−A´断面に沿う模式断面図である。図12(c)は、同図(a)におけるB−B´断面に沿う模式断面図である。以下、半導体装置の製造方法を、図12を参照しながら説明する。なお、半導体装置の製造方法は、図1〜図11において説明した半導体基板の製造方法に引き続いて行われる。
図12に示す工程では、半導体装置51を完成させる。まず、第1シリコン層16aの表面に熱酸化を施し、第1シリコン層16aの表面にゲート絶縁膜52を形成する。そして、例えばCVD法により、ゲート絶縁膜52上に多結晶シリコン層を形成する。そのあと、フォトリソグラフィ技術を用いて多結晶シリコン層をパターニングすることにより、ゲート絶縁膜52上にゲート電極53を形成する。
次に、ゲート電極53をマスクとして、As(ヒ素)、リン(P)、ボロン(B)などの不純物を第1シリコン層16a内にイオン注入することにより、ゲート電極53の両側にそれぞれ配置された低濃度不純物導入層からなるLDD層54a,54b(図12(c)参照)を第1シリコン層16aに形成する。そして、例えばCVD法により、LDD層54a,54bが形成された第1シリコン層16a上に絶縁層を形成し、RIEなどのドライエッチングを用いて絶縁層をエッチバックすることによりゲート電極53の側壁にサイドウォール55a,55bをそれぞれ形成する。
そして、ゲート電極53およびサイドウォール55a,55bをマスクとして、As、P、Bなどの不純物を第1シリコン層16a内にイオン注入する。これにより、第1シリコン層16aにおけるサイドウォール55a,55bの側方に、高濃度不純物導入層からなるソース/ドレイン電極層56a,56bが形成され、その結果、トランジスタが完成する。加えて、バルク素子形成領域14にバルク素子を形成することにより、シリコン基板11上に、SOI素子とバルク素子とが混載する半導体装置51が完成する。
以上のように、半導体装置51の製造方法によれば、埋め込み絶縁層31を埋め込むべく第1シリコン層16aの下側のシリコンゲルマニウム層15をエッチングによって除去したあと、シリコン基板11上に汚染の原因であるゲルマニウムが残る量を少なくすることが可能となるので、引き続き処理を行ったとしても、トランジスタの特性を劣化させることが抑えられる半導体装置51を提供することができる。
以上詳述したように、本実施形態の半導体基板の製造方法及び半導体装置の製造方法によれば、以下に示す効果が得られる。
(1)本実施形態によれば、酸化膜が形成されていないシリコン基板11が露出している領域(SOI素子形成領域13)のみにシリコンバッファ層18及びシリコンゲルマニウム層15が選択的に成長するべく条件で成膜するので、第1シリコン層16aの下側に形成されたシリコンゲルマニウム層15に代えて埋め込み絶縁層31を埋め込むことができるとともに、支持体26の形成及び埋め込み絶縁層31を埋め込んだあと、シリコン基板11上に汚染の原因であるゲルマニウムが残ることを抑えることができる。よって、引き続く工程において、炉の中にゲルマニウムが広がることが抑えられ、ゲルマニウムがシリコン基板11上に付着することによる、トランジスタの特性を劣化させることを抑えることができる。
なお、本実施形態は上記に限定されず、以下のような形態で実施することもできる。
(変形例1)上記したように、酸化膜が形成されていない領域(SOI素子形成領域13)のみに、シリコンバッファ層18及びシリコンゲルマニウム層15が成長する条件で成膜することに代えて、酸化膜上にシリコンゲルマニウム層15が成長しない程度の膜厚であれば、酸化膜上にシリコンバッファ層18が成膜されてもよい。
(変形例2)上記したように、空洞部29に埋め込み絶縁層31を形成する方法は、熱酸化法に限定されず、例えば、CVD法によって形成するようにしてもよい。
(変形例3)上記したように、半導体基材の材質としてシリコンを用いて説明したが、これに限定されず、例えば、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaN、ZnSeなどを用いるようにしてもよい。
(変形例4)上記したように、第1半導体層の材質としてシリコンゲルマニウム、第2半導体層の材質としてシリコンを例に説明したが、第1半導体層よりもエッチングの選択比の小さい第2半導体層を組み合わせれば良く、例えば、第1半導体層と第2半導体層の材質として、Ge、SiC、SiSn、PbS、GaAs、InP、GaP、GaN、ZnSeなどの中から選択した組合せを用いるようにしてもよい。
(変形例5)上記したように、エピタキシャル成長させるときに用いるSi26(ジシラン)のガスに代えて、SiH4(シラン)やSiH2Cl2(ジクロロシラン)のガスを用いるようにしてもよい。
一実施形態における、半導体基板の製造方法を工程順に示す模式図であり、(a)は半導体基板の製造方法を示す模式平面図、(b)は半導体基板の製造方法を示す模式断面図。 半導体基板の製造方法を示す模式図であり、(a)は半導体基板の製造方法を示す模式平面図、(b)は半導体基板の製造方法を示す模式断面図。 半導体基板の製造方法を示す模式図であり、(a)は半導体基板の製造方法を示す模式平面図、(b)は半導体基板の製造方法を示す模式断面図。 半導体基板の製造方法を示す模式図であり、(a)は半導体基板の製造方法を示す模式平面図、(b)は半導体基板の製造方法を示す模式断面図。 半導体基板の製造方法を示す模式図であり、(a)は半導体基板の製造方法を示す模式平面図、(b)は半導体基板の製造方法を示す模式断面図。 半導体基板の製造方法を示す模式図であり、(a)は半導体基板の製造方法を示す模式平面図、(b)は半導体基板の製造方法を示す模式断面図。 半導体基板の製造方法を示す模式図であり、(a)は半導体基板の製造方法を示す模式平面図、(b)は半導体基板の製造方法を示す模式断面図。 半導体基板の製造方法を示す模式図であり、(a)は半導体基板の製造方法を示す模式平面図、(b)は半導体基板の製造方法を示す模式断面図。 半導体基板の製造方法を示す模式図であり、(a)は半導体基板の製造方法を示す模式平面図、(b)は半導体基板の製造方法を示す模式断面図。 半導体基板の製造方法を示す模式図であり、(a)は半導体基板の製造方法を示す模式平面図、(b)は半導体基板の製造方法を示す模式断面図。 半導体基板の製造方法を示す模式図であり、(a)は半導体基板の製造方法を示す模式平面図、(b)は半導体基板の製造方法を示す模式断面図。 半導体装置の製造方法を示す模式図であり、(a)は半導体装置の製造方法を示す模式平面図、(b)は半導体装置の製造方法を示す模式断面図、(c)は半導体装置の製造方法を示す模式断面図。 従来の半導体基板の製造方法を示す模式断面図。
符号の説明
11…半導体基材であるシリコン基板、11a…表面、12…素子分離膜、13…第1領域としてのSOI素子形成領域、14…バルク素子形成領域、15…第1半導体層であるシリコンゲルマニウム層、15a…第1シリコンゲルマニウム層、15b…第2シリコンゲルマニウム層、16…シリコン層、16a…第2半導体層である第1シリコン層、16b…第2シリコン層、17…単結晶エピタキシャル膜、17a…一側面、17b…他側面、18…第3半導体層としてのシリコンバッファ層、19…単結晶エピタキシャル領域、21…第1支持体穴、22…第2支持体穴、23…第1支持体穴形成領域、24…第2支持体穴形成領域、25…素子領域、26…支持体、26a…第1側面、26b…第2側面、26c…第3側面、26d…第4側面、27…支持体形成層である支持体形成膜、28…支持体形成領域、29…空洞部、31…埋め込み絶縁層、32…絶縁膜、41…半導体基板、51…半導体装置、52…ゲート絶縁膜、53…ゲート電極、54a,54b…LDD層、55a,55b…サイドウォール、56a…ソース電極層、56b…ドレイン電極層。

Claims (8)

  1. 半導体基材上に第1半導体層を形成する工程と、
    前記第1半導体層よりもエッチングの選択比が小さい第2半導体層を前記第1半導体層の上に形成する工程と、
    素子領域周辺の前記第2半導体層および前記第1半導体層の一部を除去して前記半導体基材を露出させる支持体穴を形成する工程と、
    前記支持体穴を埋め、かつ前記第2半導体層が覆われるようにして前記半導体基材上に支持体形成層を形成する工程と、
    前記支持体穴と前記素子領域とを含む領域を残して、その他の部分をエッチングすることにより、支持体および前記支持体の下方に位置する前記第1半導体層及び前記第2半導体層の端部の一部を露出させる露出面を形成する工程と、
    前記露出面を介して前記第1半導体層をエッチングすることにより、前記素子領域の前記第2半導体層と前記半導体基材との間に空洞部を形成する工程と、
    前記空洞部内に埋め込み絶縁層を形成する工程と、
    前記第2半導体層の上方を平坦化処理し、前記第2半導体層上に位置する前記支持体の一部を取り除く工程と、を含み、
    前記第1半導体層を形成する工程は、前記半導体基材上における酸化膜の無い第1領域に前記第1半導体層を第1条件で成膜することを特徴とする半導体基板の製造方法。
  2. 請求項1に記載の半導体基板の製造方法であって、
    前記第1半導体層を形成する工程及び前記第2半導体層を形成する工程は、エピタキシャル成長技術を用いて前記第1半導体層及び前記第2半導体層を成長させることを特徴とする半導体基板の製造方法。
  3. 請求項1又は2に記載の半導体基板の製造方法であって、
    前記第1半導体層を形成する工程における前記第1条件は、前記半導体基材の温度を450℃に維持するとともに、前記第1領域に前記第1半導体層を30nm成膜することを特徴とする半導体基板の製造方法。
  4. 請求項1〜3のいずれか一項に記載の半導体基板の製造方法であって、
    前記第1半導体層を形成する工程の前に、前記半導体基材の結晶性を引き継いで前記第1半導体層を形成すべく前記半導体基材上に第3半導体層を形成する工程を更に有し、
    前記第3半導体層を形成する工程は、前記半導体基材が露出している領域のみに前記第3半導体層を第2条件で成膜することを特徴とする半導体基板の製造方法。
  5. 請求項4に記載の半導体基板の製造方法であって、
    前記第3半導体層を形成する工程における前記第2条件は、前記半導体基材の温度を600℃から450℃に下げながら、前記第1領域に前記第3半導体層を20nm成膜することを特徴とする半導体基板の製造方法。
  6. 請求項1〜5のいずれか一項に記載の半導体基板の製造方法であって、
    前記第2半導体層を形成する工程における成膜条件は、前記半導体基材の温度を450℃から600℃に上げながら、前記第2半導体層を前記第1半導体層上及び前記半導体基材上に100nm成膜することを特徴とする半導体基板の製造方法。
  7. 請求項1〜6のいずれか一項に記載の半導体基板の製造方法であって、
    前記第1半導体層は、シリコンゲルマニウム層であり、
    前記第2半導体層は、シリコン層であることを特徴とする半導体基板の製造方法。
  8. 請求項1に記載の半導体基板の製造方法を行ったあとで、前記第2半導体層にトランジスタを形成する工程を有することを特徴とする半導体装置の製造方法。
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